| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 61 | 半导体结构及其制备方法 | CN202211046045.3 | 2022-08-30 | CN117672848A | 2024-03-08 | 王同辉 |
| 本公开提供一种半导体结构及其制备方法，制备方法包括：提供基底，所述基底包括浅沟槽隔离结构及被所述浅沟槽隔离结构限定的有源区；在所述有源区表面形成沟道层；去除所述浅沟槽隔离结构与所述有源区交界区域的所述沟道层，暴露出部分所述有源区；在所述有源区暴露的表面形成绝缘层。本公开实施例提供的半导体结构的制备方法在形成沟道层后去除沟道层厚度较薄的边缘部分，并利用绝缘层进行填充，形成厚度均一高质量的沟道层，大大提高了半导体结构的性能，扩大了以硅锗材料为沟道的半导体结构的适用范围。 | ||||||
| 62 | 半导体结构的制作方法及半导体结构 | CN202210663531.3 | 2022-06-13 | CN117276077A | 2023-12-22 | 冯道欢; 李晓杰 |
| 本公开提供一种半导体结构的制作方法及半导体结构，涉及半导体技术领域。半导体结构的制作方法包括：提供衬底，在衬底中形成凹槽；在凹槽的侧壁上形成阻挡层；基于凹槽的槽底外延生长沟道材料，以在凹槽内形成中间结构；去除部分中间结构和部分衬底，以形成鳍片结构。对比于基于凹槽的两个侧壁以及底面生长硅锗，本公开实施例基于凹槽的槽底生长沟道材料，形成的鳍片结构内部晶格排列稳定，有利于提高晶体管的性能。 | ||||||
| 63 | 集成电路器件 | CN202310660218.9 | 2023-06-05 | CN117199071A | 2023-12-08 | 郑谞珍; 金正泽; 梁炆承; 俞秀旼; 赵南奎; 金锡勋; 朴判贵 |
| 一种集成电路(IC)器件包括：鳍型有源区；沟道区，在鳍型有源区上；栅极线，在鳍型有源区上围绕沟道区；源极/漏极区，在鳍型有源区上与栅极线相邻并具有面对沟道区的侧壁，其中源极/漏极区包括第一缓冲层、第二缓冲层和主体层，第一缓冲层、第二缓冲层和主体层在远离鳍型有源区的方向上依次堆叠，每个包括掺有p型掺杂剂的Si1‑xGex层(x大于0)，并具有不同的Ge浓度，第二缓冲层共形地覆盖第一缓冲层的面对主体层的表面。第二缓冲层的侧缓冲部分与底缓冲部分的厚度比率在约0.9至约1.1的范围内。 | ||||||
| 64 | 半导体器件及其制造方法 | CN202311376292.4 | 2023-10-24 | CN117116995A | 2023-11-24 | 赵晓龙 |
| 本发明提供一种半导体器件及其制造方法，通过在P型漂移区与N型漂移区之间设置第一隔离结构，第一隔离结构的深度小于P型漂移区的深度，以及通过设置第一接触结构，由于第一接触结构对准第一隔离结构，且第一接触结构的底部伸入第一隔离结构中，可以对第一隔离结构的底部和边缘处的电场进行调节，由此改善器件边缘的电场集中的现象，从而提高器件的反向击穿电压，有效的提高器件的耐压能力，并降低漏电流。 | ||||||
| 65 | 一种沟道的刻蚀方法 | CN202310789675.8 | 2023-06-29 | CN116825823A | 2023-09-29 | 孙新; 苏京北; 刘桃; 汪大伟; 徐磊; 徐敏; 朱健; 谢琦 |
| 本发明提供了一种沟道的刻蚀方法，包括：提供一待刻蚀对象，包括若干鳍结构，每个鳍结构均包括交叠的牺牲层与沟道层，若干鳍结构沿沟道方向的宽度存在不同；对待刻蚀对象进行一次刻蚀后，循环进行表面处理吹扫处理以及二次刻蚀，直至刻蚀掉所有的鳍结构的牺牲层；所述吹扫处理用于除去第一物质与第二物质；所述第一物质表征了进行表面处理时引入的物质；所述第二物质表征了进行表面处理时产生的物质；该技术方案，在实现SiGe相对于Si高选择比刻蚀的同时，还解决了表面处理过程导致的牺牲层相对于介质材料(比如SiN等)的选择比较低，进而减小后续刻蚀工艺对于介质材料(如SiN等)的损伤的问题。 | ||||||
| 66 | 通过使用凝聚形成局域化的弛豫衬底的方法 | CN202310978953.4 | 2015-01-20 | CN116779657A | 2023-09-19 | P·莫林; N·卢贝 |
| 本发明涉及通过使用凝聚形成局域化的弛豫衬底的方法。描述了用于形成衬底的局域化的应变区域的方法和结构。沟槽可以在衬底的局域化区域的边界处形成。在局域化区域处的侧壁的上部部分可以由覆盖层覆盖，并且在局域化区域处的侧壁的下部部分可以不被覆盖。转变材料可以被形成为与局域化区域的下部部分和加热的衬底接触。加热可以将来自转变材料的化学种类引入到下部部分中，这在局域化区域中产生应力。所述方法可以用于形成应变沟道finFET。 | ||||||
| 67 | 一种半导体结构及其形成方法 | CN202310780520.8 | 2023-06-28 | CN116705839A | 2023-09-05 | 胡书怀; 陈沛煜 |
| 本发明提供一种半导体结构及其形成方法，其中，所述半导体结构包括一基底，所述基底具有一沟槽，所述沟槽具有横向延伸突出的尖端；形成于所述基底上的若干个栅极结构，所述沟槽与相邻的所述栅极结构之间的距离大于所述尖端的横向延伸长度，且所述尖端与相邻的所述栅极结构之间的横向距离为27埃～33埃；以及，填充所述沟槽的锗硅外延层，所述锗硅外延层包括自下而上依次堆叠的缓冲层、主体层和盖帽层，所述缓冲层、所述主体层和所述盖帽层中掺杂有硼，且硼的浓度依次递减。通过控制所述尖端与所述栅极结构之间的横向距离以增加压应力，并减少锗硅外延层的硼的浓度以减少硼的扩散，实现在保证半导体结构性能的基础上解决漏电流。 | ||||||
| 68 | 一种硅锗选择性外延生长工艺及FinFET结构的形成方法 | CN202310371825.3 | 2023-04-04 | CN116646386A | 2023-08-25 | 三重野文建 |
| 本申请提供一种硅锗选择性外延生长工艺及FinFET结构的形成方法，所述硅锗选择性外延生长工艺包括：对半导体衬底表面执行预处理工艺；采用不含氯元素的硅源和锗源作为反应物，采用卤素化合物作为催化物，仅在所述半导体衬底表面形成硅锗外延层。本申请提供一种硅锗选择性外延生长工艺及FinFET结构的形成方法，采用不含氯元素的硅源和锗源作为反应物，可以在形成外延源漏时避免损害器件，从而提高器件可靠性。 | ||||||
| 69 | 一种三维应变Si双极结型晶体管及其制备方法 | CN202111113232.4 | 2021-09-23 | CN113838923B | 2023-07-25 | 周春宇; 李作为; 尚建蕊; 王冠宇; 徐超; 孙继浩; 关义春; 赵鸿飞 |
| 现有双极结型晶体管增益小特征频率小，并要求小尺寸化。本申请提供了一种三维应变Si双极结型晶体管，在第一方向上，包括依次设置的p型Si衬底、n+发射区、SiO2浅沟道隔离结构、SiO2层、鳍型半导体p型基区、SiGe应变外延层和n型集电区，第一方向为由衬底指向n型集电区的方向；鳍型半导体p型基区上设置有n型集电区；SiO2层上设置有发射极接触，SiGe应变外延层上设置有基极接触，P型集电区上设置有集电极接触；SiGe应变外延层对鳍型半导体p型基区和n型集电区同时施加单轴拉应力。电子迁移率增加，减小基区与集电区渡越时间，增加器件的特征频率。 | ||||||
| 70 | 用于应变半导体纳米带的包覆和缩合 | CN202211232444.9 | 2022-10-10 | CN116110932A | 2023-05-12 | A·阿格拉瓦尔; A·穆尔蒂; J·T·卡瓦列罗斯; R·K·保罗; G·杜威; S·高斯; 成承训 |
| 本公开的发明名称是“用于应变半导体纳米带的包覆和缩合”。本文中提供了形成具有增加的应变的纳米线的半导体器件的技术。硅锗或锗锡的薄层可被沉积在一个或多个悬浮的纳米带之上。然后，可使用退火工艺来驱动硅锗或锗锡贯穿一个或多个半导体纳米带，从而形成沿着一个或多个纳米带的长度具有变化的材料成分的一个或多个纳米带。在一些示例中，一个或多个纳米带中的至少一个包括在纳米带一端的基本没有锗的第一区域、在纳米带另一端的基本没有锗的第二区域以及在第一和第二区域之间的具有基本均匀的非零锗浓度的第三区域。材料成分沿着纳米带长度的变化施加压应变。 | ||||||
| 71 | 一种半导体器件以及制备方法 | CN202310104444.9 | 2023-01-30 | CN115985946A | 2023-04-18 | 刘靖雄; 王桂磊; 吴振华; 孔真真; 张毅文; 任宇辉 |
| 本发明提供了一种半导体器件以及制备方法，在该半导体器件中，第一缓冲层中第一缓变组分的含量在第一方向上逐渐增加从而逐渐缩小了晶格失配，同时第二缓冲层中第一缓变组分的含量在第一方向上逐渐减小从而给后续生长的外延层提供了张应力，进一步降低了缓冲叠层的表面的粗糙度，两者结合实现了位错容纳，将大部分位错和缺陷限制在缓冲叠层中，相比于现有技术，在衬底上生长该缓冲叠层可以得到更高的驰豫和更低的表面粗糙度，为之后半导体器件形成高质量的外延层提供了基础。 | ||||||
| 72 | 一种具有硅锗沟道的pFET器件的形成方法 | CN202111193900.9 | 2021-10-13 | CN115966597A | 2023-04-14 | 汤汉杰; 王洪岩 |
| 本申请提供一种具有硅锗沟道的pFET器件的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底表面形成有垫氧化层，且所述半导体衬底包括稀疏区和密集区；在所述稀疏区的半导体衬底和垫氧化层中形成第一沟槽；在所述密集区的半导体衬底和垫氧化层中形成第二沟槽，所述第一沟槽在所述稀疏区中的密度小于所述第二沟槽在所述密集区中的密度；在所述第一沟槽和所述第二沟槽中外延生长形成表面高于所述垫氧化层表面的外延层；在所述外延层和所述垫氧化层表面形成牺牲层；去除所述牺牲层、所述外延层和所述垫氧化层至所有区域都完全暴露半导体衬底表面。本申请提供的pFET器件的形成方法，可以提高密集区和稀疏区表面高度一致性。 | ||||||
| 73 | 一种基于超高迁移率场效应晶体管的低功耗CMOS电路 | CN202211294670.X | 2022-10-21 | CN115763480A | 2023-03-07 | 刘欢; 玉虓; 丑录录; 于飞; 韩根全; 刘艳 |
| 本发明公开了一种基于超高迁移率场效应晶体管的低功耗CMOS电路，所述低功耗CMOS电路由超高空穴迁移率场效应晶体管和超高电子迁移率场效应晶体管串联组成；所述超高空穴迁移率场效应晶体管的衬底采用n型高迁移率沟道材料；所述超高电子迁移率场效应晶体管的衬底采用p型高迁移率沟道材料。超高迁移率场效应晶体管由其迁移率调制实现，所述迁移率调制是基于可移动带正电氧空位受电场调控形成的偶极子作用，本发明基于超高电子和空位迁移率的场效应晶体管，极大提升器件性能，减小操作电压，实现低功耗的CMOS电路，这可用于数字电路集成芯片。 | ||||||
| 74 | 具有改进的沟道迁移率的三维晶体管 | CN202210246528.1 | 2014-10-14 | CN114613771A | 2022-06-10 | S·弗莱克豪斯基; J·亨治尔; R·里克特; P·扎沃卡 |
| 本发明涉及具有改进的沟道迁移率的三维晶体管，提供一种包括至少第一及第二三维晶体管的半导体结构，其中，该第一晶体管与该第二晶体管彼此并联电性连接，以及其中，各晶体管包括源极和漏极，其中，该第一晶体管的源极和/或漏极分别与该第二晶体管的源极和/或漏极至少部分隔开。本发明还涉及一种用以形成这样的半导体结构的制程。 | ||||||
| 75 | 具有增强的高迁移率沟道元件的高性能纳米片制造方法 | CN202080067957.1 | 2020-08-17 | CN114503277A | 2022-05-13 | 马克·I·加德纳; H·吉姆·富尔福德 |
| 一种半导体器件包括形成在衬底上方的第一晶体管对。第一晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。n型晶体管具有第一沟道区，该第一沟道区包括具有第一带隙值的一个或多个第一纳米沟道。该一个或多个第一纳米沟道沿着该衬底横向延伸、堆叠在该衬底上方并彼此间隔开。p型晶体管具有第二沟道区，该第二沟道区包括由化合物材料制成的一个或多个第二纳米沟道，该化合物材料具有基于该化合物材料的预定材料比的第二带隙值。该一个或多个第二纳米沟道沿着衬底横向延伸、堆叠在该衬底上方并彼此间隔开。 | ||||||
| 76 | 一种LDMOSFET、制备方法及芯片、电路 | CN202210132826.8 | 2022-02-14 | CN114188402A | 2022-03-15 | 余山; 赵东艳; 王于波; 陈燕宁; 付振; 刘芳; 王凯; 吴波; 邓永峰; 刘倩倩; 郁文 |
| 本发明实施例提供一种LDMOSFET、制备方法及芯片、电路。所述LDMOSFET包括：衬底，所述衬底上设有埋层；所述埋层和衬底上方设有高压N型阱和第一高压P型阱；所述高压N型阱上方设有第二高压P型阱；所述第二高压P型阱上方依次设有第一P型漂移区、N型体区及第二P型漂移区；所述第一P型漂移区上设有第一沟道漏极，所述第一沟道漏极的深度小于所述第一P型漂移区的深度；所述第二P型漂移区上设有第二沟道漏极，所述第二沟道漏极的深度小于所述第二P型漂移区的深度；所述第一沟道漏极和第二沟道漏极均设有锗硅。所述LDMOSFET通过提高载流子的迁移率，大大提升了自身的驱动能力和驱动速度。 | ||||||
| 77 | 在导电层上形成图案化的绝缘层的方法及使用所述方法制造的制品 | CN201980090156.4 | 2019-11-12 | CN113348561A | 2021-09-03 | T·M·温 |
| 用于在导电层上形成图案化的绝缘层的方法可包括：使用光化学烧蚀，沿着掩模的中心区域的周界切断设置在导电层上的掩模。可移除掩模的中心区域以在掩模中形成开口，由此，围绕掩模中的开口的掩模的剩余区域覆盖导电层的对应的周围区域。可向导电层的中心区域和掩模的剩余区域施加绝缘层。可从导电层移除掩模的剩余区域，以移除设置在掩模的剩余区域上的过量的绝缘层部分，由此，与掩模中的开口对应的绝缘层的剩余部分限定了设置在导电层上的图案化的绝缘层。 | ||||||
| 78 | 半导体元件 | CN202011509547.6 | 2020-12-18 | CN113013246A | 2021-06-22 | 王匀远; 萧至翔; 倪懿池; 吴志毅 |
| 一种半导体元件包括基板、通道堆叠、源极/漏极接触件，及栅电极。通道堆叠在基板之上且包括2D通道层及阻障层。阻障层的能量带隙大于2D通道层的能量带隙。源极/漏极接触件与通道堆叠接触。栅电极在基板上方。 | ||||||
| 79 | 具有混晶区的半导体装置 | CN202011482376.2 | 2020-12-15 | CN113013225A | 2021-06-22 | 托尼·范胡克; 马哈茂德·谢哈布·穆罕默德·阿尔沙蒂; 约翰内斯·J·T·M·唐克尔; 让·威廉·斯伦特伯 |
| 一种半导体装置的实施例可以包括：半导体衬底；第一半导体区，所述第一半导体区形成于所述半导体衬底内，包括具有第一极性的第一材料；以及第二半导体区，所述第二半导体区形成于所述半导体衬底内且耦合到所述第一半导体区，包括具有第二极性的所述第一材料。在实施例中，半导体装置还可以包括：耦合到所述第一半导体区的第一电极、耦合到所述第二半导体区的第二电极，以及形成于所述第一半导体区与所述第二半导体区之间的耗尽区。所述耗尽区可以包括混晶区，所述混晶区包括所述第一材料和第二材料的混晶合金，其中所述混晶区的带隙能量比所述第一材料的带隙能量低。 | ||||||
| 80 | 制造半导体器件的方法和半导体器件 | CN202010288219.1 | 2020-04-14 | CN112670181A | 2021-04-16 | 张筱君; 沈冠杰 |
| 在制造包括Fin FET的半导体器件的方法中，形成鳍结构，鳍结构具有由SiGe制成的上部鳍结构和由与上部鳍结构不同的材料制成的底部鳍结构，在鳍结构上方形成覆盖层，对由覆盖层覆盖的鳍结构执行热操作，以及在上部鳍结构的源极/漏极区域中形成源极/漏极外延层。热操作改变上部鳍结构中的锗分布。本发明的实施例还涉及半导体器件。 | ||||||
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