| 序号 | 专利名 | 申请号 | 申请日 | 公开（公告）号 | 公开（公告）日 | 发明人 |
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| 161 | 一种绝缘体上锗硅衬底及其制造方法和半导体器件 | CN201610804720.2 | 2016-09-06 | CN107799459B | 2020-06-09 | 黄河; 李海艇; 朱继光; 丁敬秀 |
| 本发明提供一种绝缘体上锗硅衬底及其制造方法和半导体器件，涉及半导体技术领域。该方法包括：提供第一衬底，在所述第一衬底的正面依次形成缓冲层、牺牲层和锗硅层；提供第二衬底，在所述第二衬底上形成第一绝缘层；将所述第一衬底上的形成有所述锗硅层的面和所述第二衬底上形成有所述第一绝缘层的面相接合；形成从所述第一衬底的背面开始，依次贯穿所述第一衬底和所述缓冲层的若干开口，所述开口暴露所述牺牲层；通过所述开口，湿法刻蚀去除所述牺牲层，并同时使剩余的所述第一衬底和所述缓冲层从所述牺牲层上剥离。根据本发明的制造方法制备获得绝缘体上锗硅衬底，该绝缘体上锗硅衬底的锗硅层厚度均匀，质量更好。 | ||||||
| 162 | 互补纳米线半导体器件及其制造方法 | CN201510943725.9 | 2015-12-15 | CN106887409B | 2020-02-21 | 肖德元 |
| 本发明提出了一种互补纳米线半导体器件及其制造方法，采用多次热氧化‑去除氧化层工艺对第一纳米线进行处理时，热氧化法会与第一纳米线中的硅进行反应生成氧化层，可以降低第一纳米线中硅的含量，提高锗的含量，进而提高半导体器件的性能；此外，采用本发明中的技术方案，能够通过较为简单的工艺形成圆柱形的第二纳米线，降低了制造难度。 | ||||||
| 163 | 静态随机存取记忆体元件 | CN201910133498.1 | 2019-02-22 | CN110556379A | 2019-12-10 | 廖忠志 |
| 本申请提供一种静态随机存取记忆体元件。在一实施方式中，静态随机存取记忆体元件包含第一传输栅极场效晶体管(FET)和第一上拉场效晶体管，形成于第一N型井区域(N-Well)中的至少一硅锗鳍片之上；第二传输栅极场效晶体管和第二上拉场效晶体管形成于第二N型井区域中的至少一硅锗鳍片之上；第一下拉场效晶体管形成于介于第一和第二N型井区域之间的P型井(P-well)区域中的数个硅鳍片的其中一个之上；以及第二下拉场效晶体管形成于P型井区域中的数个硅鳍片的另一个之上。 | ||||||
| 164 | 一种SiGe沟道结构的半浮栅晶体管及其制作方法 | CN201910618159.2 | 2019-07-10 | CN110416085A | 2019-11-05 | 张卫; 王晨; 田梓良; 何振宇; 顾正豪; 李涵; 甘露荣; 陈琳; 孙清清 |
| 本发明属于半导体技术领域，具体为一种SiGe沟道结构的半浮栅晶体管及其制作方法。本发明的半浮栅晶体管包括：衬底；SiGe层，衬底上的SiGe层；衬底中的U型槽；第一栅极叠层，包括第一栅氧化层和第一多晶硅层，第一栅氧化层覆盖U型槽的表面并部分覆盖SiGe层，在SiGe层形成开口，第一多晶硅层覆盖第一栅介质层，在开口处与SiGe层相接触；第二栅极叠层，包括第二栅氧化层和第二多晶硅层，第二栅氧化层覆盖第一多晶硅层和部分SiGe层，第二多晶硅层覆盖第二栅氧化层；栅极侧墙，以及源区和漏区。本发明通过改变沟道材料为SiGe，提高了电子和空穴的迁移率，提高了半导体存储器的速度，并克服了器件微缩带来的短沟道效应。 | ||||||
| 165 | 通过使用凝聚形成局域化的弛豫衬底的方法 | CN201910005560.9 | 2015-01-20 | CN110047928A | 2019-07-23 | P·莫林; N·卢贝 |
| 本发明涉及通过使用凝聚形成局域化的弛豫衬底的方法。描述了用于形成衬底的局域化的应变区域的方法和结构。沟槽可以在衬底的局域化区域的边界处形成。在局域化区域处的侧壁的上部部分可以由覆盖层覆盖，并且在局域化区域处的侧壁的下部部分可以不被覆盖。转变材料可以被形成为与局域化区域的下部部分和加热的衬底接触。加热可以将来自转变材料的化学种类引入到下部部分中，这在局域化区域中产生应力。所述方法可以用于形成应变沟道finFET。 | ||||||
| 166 | 一种碳化硅双极结型晶体管 | CN201610488399.1 | 2016-06-28 | CN105957886B | 2019-05-14 | 郭飞; 申华军; 汤益丹; 张有润; 白云; 杨成樾; 宋凌云; 柏思宇; 彭朝阳 |
| 一种碳化硅双极结型晶体管，该晶体管在发射极(1)台面边缘与基极(2)欧姆接触之间的外基区表面形成有一个肖特基接触结构，从而在所述外基区表面形成肖特基势垒。所述肖特基接触结构包括一基区及位于所述基区上的一金属层。本发明的碳化硅双极结型晶体管能够通过该肖特基接触结构阻止电子向表面处运动，抑制表面复合，提高器件的电流增益。 | ||||||
| 167 | 一种基于无线传输的硅基肖特基二极管及整流电路 | CN201811620029.4 | 2018-12-28 | CN109713031A | 2019-05-03 | 刘奕晨; 李薇 |
| 本发明涉及一种基于无线传输的硅基肖特基二极管及整流电路，硅基肖特基二极管包括：Si衬底、第一Ge层、第二Ge层、SiGe/Ge应变超晶格插层、第一N型张应变Ge层、第二N型张应变Ge层、铝Al金属层和钨W金属层，第一Ge层设置在Si衬底的表面；第二Ge层设置在第一Ge层的表面；SiGe/Ge应变超晶格插层设置在第二Ge层的表面；第一N型张应变Ge层设置在第二Ge层的表面；第二N型张应变Ge层内嵌在第一N型张应变Ge层中；Al金属层设置在第二N型张应变Ge层的表面上；W金属层设置在第一N型张应变Ge层的表面的预设的肖特基接触指定区域内。应用本发明实施例可以提高肖特基二极管的电子迁移率。 | ||||||
| 168 | 基于SiGe的PMOS器件及其制备方法 | CN201711241015.7 | 2017-11-30 | CN107978529A | 2018-05-01 | 左瑜 |
| 本发明涉及一种基于SiGe的PMOS器件及其制备方法，该制备方法包括：(a)选取单晶Si衬底；(b)在所述Si衬底表面淀积Si1-xGex外延层；(c)利用激光再晶化工艺晶化所述Si1-xGex外延层；(d)在晶化后的所述Si1-xGex外延层表面淀积N型Si1-xGex沟道层；(e)在所述N型Si1-xGex沟道层表面制备PMOS的栅极；(f)在所述N型Si1-xGex沟道层进行离子注入以制备PMOS源区和漏区；(g)制备PMOS源区和漏区接触孔，并淀积金属W形成源漏接触；(h)在整个器件表面淀积钝化层形成所述PMOS器件。本发明提供的基于SiGe的PMOS器件及其制备方法，可有效降低Si1-xGex外延层与Si衬底的位错密度和表面粗糙度，且制备工艺均与现有Si工艺兼容，在工艺制造、减小体积和降低成本方面具有十分明显的优势。 | ||||||
| 169 | Ge/Si虚衬底材料及其制备方法 | CN201610728747.8 | 2016-08-25 | CN107785408A | 2018-03-09 | 魏青; 宋建军; 蔡丽莹; 胡辉勇; 宣荣喜; 舒斌; 张鹤鸣 |
| 本发明涉及一种Ge/Si虚衬底材料及其制备方法。该制备方法包括：选取Si衬底；在第一温度下，Ge衬底表面生长第一Ge籽晶层；在第二温度下，在第一Ge籽晶层表面生长第二Ge主体层；加热整个衬底，并利用激光工艺对整个衬底进行晶化，激光工艺的参数包括：激光波长为808nm，激光光斑尺寸10mm×1mm，激光功率为1.5kW/cm2，激光移动速度为25mm/s；冷却形成Ge/Si虚衬底材料。本发明采用激光再晶化(LaserRe-Crystallization，简称LRC)工艺即通过连续激光再晶化薄Ge/Si虚衬底，可有效降低Ge/Si虚衬底的位错密度；连续激光再晶化工艺选择性高，仅作用于Ge外延层，控制精确，避免了Si-Ge互扩的问题；连续激光再晶化工艺辅助制备Ge/Si虚衬底，晶化速度快，因而还具有工艺步骤简单，工艺周期短，热预算低的优点。 | ||||||
| 170 | 碳化硅晶圆片的制备方法和碳化硅晶圆片 | CN201610656629.0 | 2016-08-11 | CN107723797A | 2018-02-23 | 贺冠中 |
| 本发明提供了一种碳化硅晶圆片的制备方法和碳化硅晶圆片，其中，制备方法包括：在碳化硅基板的背面形成不透明的结构层，其中，所述不透明的结构层包括不透明的硅化物层、金属层和硅层中的至少一种。通过本发明的技术方案，有效地解决了碳化硅晶圆片兼容于标准集成电路工艺的技术问题。 | ||||||
| 171 | 外延碳化硅单晶晶片的制造方法 | CN201680033576.5 | 2016-07-29 | CN107709635A | 2018-02-16 | 蓝乡崇; 伊藤涉; 藤本辰雄 |
| 提供一种制造外延碳化硅单晶晶片的方法，该外延碳化硅单晶晶片是在偏斜角度小的碳化硅单晶基板上具有高品质且基底面位错少的碳化硅单晶薄膜而成的。所述制造方法是通过热CVD法在碳化硅单晶基板上使碳化硅外延生长来制造外延碳化硅单晶晶片，所述制造方法的特征在于，在外延生长炉内流入蚀刻气体，对碳化硅单晶基板的表面预先进行蚀刻以使得算术平均粗糙度Ra值达到0.5nm以上且3.0nm以下，然后开始外延生长，将碳化硅单晶基板的表面处的基底面位错的95％以上变换成贯通刃状位错。 | ||||||
| 172 | 半导体装置和电子装置 | CN201710831804.X | 2013-06-04 | CN107644807A | 2018-01-30 | 申东石; 金明宣; 南性真; 朴判贵; 郑会晟; 李来寅 |
| 提供了一种半导体装置和电子装置。在半导体装置中，第一有源区域具有第一∑形状，第二有源区域具有第二∑形状。当垂直于基底并且经过第一区域中的第一栅电极的侧表面的线被限定为第一垂直线时，当垂直于基底并且经过第二区域中的第二栅电极的侧表面的线被限定为第二垂直线时，当第一垂直线和第一沟槽之间的最短距离被限定为第一水平距离时，当第二垂直线和第二沟槽之间的最短距离被限定为第二水平距离时，第一水平距离和第二水平距离之间的差等于或小于1nm。 | ||||||
| 173 | CMOS架构的隧穿场效应晶体管（TFET）以及制造N型和P型TFET的方法 | CN201710216991.0 | 2013-06-12 | CN107359197A | 2017-11-17 | R·科特利尔; S·M·塞亚; G·杜威; B·舒-金; U·E·阿维奇; R·里奥斯; A·乔杜里; T·D·小林顿; I·A·扬; K·J·库恩 |
| 描述了CMOS架构的隧穿场效应晶体管(TFET)以及制造N型和P型TEFT的方法。例如，隧穿场效应晶体管(TFET)包括同质结有源区，所述同质结有源区设置在衬底上方。所述同质结有源区包括在其中具有无掺杂的沟道区的弛豫的Ge或GeSn本体。所述同质结有源区还包括掺杂的源极区和漏极区，所述掺杂的源极区和漏极区设置在所述沟道区的任一侧上的弛豫的Ge或GeSn本体中。所述TFET还包括栅极叠置体，所述栅极叠置体设置在所述源极区与所述漏极区之间的所述沟道区上。所述栅极叠置体包括栅极电介质部分和栅极电极部分。 | ||||||
| 174 | 具有非对称源极/漏极的半导体器件 | CN201710281354.1 | 2016-04-25 | CN107123685A | 2017-09-01 | 郑钟基; 姜明一; 金伦楷; 李宽钦 |
| 一种半导体器件包括衬底、从所述衬底突出的有源鳍以及布置在所述有源鳍的上表面上的非对称菱形源极/漏极。所述源极/漏极包括第一晶体生长部分和第二晶体生长部分，第二晶体生长部分与第一晶体生长部分共享一个平面，并且第二晶体生长部分的下表面布置在比第一晶体生长部分的下表面更低的水平高度上。 | ||||||
| 175 | 半导体器件及其制造方法 | CN201610907124.7 | 2016-10-19 | CN106992154A | 2017-07-28 | 王圣祯; 游佳达; 李凯璿; 杨世海 |
| 在半导体器件的制造中，形成第一半导体层和第二半导体层的堆叠件。通过图案化第一半导体层和第二半导体层形成鳍结构。在鳍结构的底部分上形成覆盖层以覆盖鳍结构的底部的侧壁和鳍结构的上部的侧壁的底部分。形成绝缘层，从而使得鳍结构嵌入在绝缘层内。去除上部的部分，从而在绝缘层中形成开口。在开口中的第二半导体层的剩余的层上形成第三半导体层。使绝缘层凹进，从而使得从绝缘层暴露第三半导体层的部分，并且形成栅极结构。本发明的实施例还涉及半导体器件及其制造方法。 | ||||||
| 176 | 半导体装置 | CN201710130527.X | 2013-05-23 | CN106898545A | 2017-06-27 | 申忠桓; 姜尚范; 金大容; 金桢益; 金哲性; 柳制亨; 李相遇; 崔孝锡 |
| 本发明提供了一种半导体装置。所述半导体装置包括：第一层间绝缘膜，包括孔，位于基底上；栅极，形成在孔中；抬升源极/漏极区域，形成在栅极的两侧上；开口，位于第一层间绝缘膜中并暴露抬升源极/漏极区域的表面；金属硅化物，形成在开口中；其中，金属硅化物包括远离抬升源极/漏极区域的表面的硅化物下轮廓，硅化物下轮廓具有弯曲的剖面，其中，金属硅化物包括具有底部和侧壁的上凹进，其中，上凹进的底部与硅化物下轮廓的底部分开的距离大于上凹进的侧壁与硅化物下轮廓的侧壁分开的距离，其中，上凹进的侧壁与开口的侧壁共面，其中，半导体装置的集成密度是20nm或更小。 | ||||||
| 177 | 纳米线场效应晶体管的形成方法 | CN201510136675.3 | 2015-03-26 | CN106158633A | 2016-11-23 | 张海洋 |
| 一种纳米线场效应晶体管的形成方法，包括：提供基底，所述基底上形成有锗层和锗锡层交替堆叠的堆叠结构，堆叠结构包括纳米线区域、分别位于纳米线区域两侧的源极区域和漏极区域；在所述堆叠结构上形成图形化的掩膜层，所述图形化的掩膜层暴露出堆叠结构的纳米线区域的部分表面；进行干法刻蚀工艺，刻蚀去除纳米线区域的部分顶层锗锡层，形成顶层纳米线；进行微波刻蚀工艺，刻蚀去除顶层纳米线底部的一层锗层，形成凹槽，使得顶层纳米线悬空；循环进行各向异性的第一刻蚀工艺和各向同性的第二刻蚀工艺，依次刻蚀下层的锗锡层和锗层，形成相应的下层纳米线以及形成使得对应的下层纳米线悬空的凹槽。本发明的方法使得每一层的纳米线尺寸保持一致。 | ||||||
| 178 | 一种三维集成CMOS集成单元 | CN201610402612.2 | 2016-06-08 | CN106098689A | 2016-11-09 | 孙兵; 刘洪刚; 王盛凯; 常虎东; 龚著靖 |
| 本发明属于半导体集成技术领域，具体提供一种三维集成CMOS集成单元，该三维集成CMOS集成单元采用单芯片三维集成的方式将高电子迁移率的铟镓砷沟道NMOSFET和高空穴迁移率的应变硅锗沟道PMOSFET三维集成在单晶硅衬底上，铟镓砷沟道NMOSFET和应变硅锗沟道PMOSFET的通孔互连技术可以与源漏接触的通孔互连技术工艺相同。本发明能够有效避免常规通孔硅(TSV)技术晶圆级封装技术引入的对准误差，提高CMOS集成技术的集成度，减小不同沟道器件间互连引线延迟，具有取代传统硅基CMOS器件的潜力，在后摩尔时代具有实际的应用价值。 | ||||||
| 179 | 超结集电区应变硅异质结双极晶体管 | CN201410146902.6 | 2014-04-12 | CN103943670B | 2016-10-05 | 金冬月; 胡瑞心; 张万荣; 王肖; 付强; 鲁东 |
| 本发明公开了一种应变硅异质结双极晶体管，尤其是同时具有大电流增益和高击穿电压的超结集电区应变硅异质结双极晶体管。所述晶体管采用SiGe虚拟衬底结构，并在弛豫SiGe集电区中引入n型柱区和p型柱区交替排列的超结结构，其上分别外延生长应变SiGe基区和应变Si发射区。所述晶体管在弛豫SiGe集电区上外延生长应变SiGe基区可有效提高SiGe基区内Ge含量，增大发射区和基区间的带隙差，从而达到提高发射效率、增大器件电流增益的目的。同时，所述晶体管在集电区采用超结结构，可引入横向电场，改善集电区电场分布，从而达到提高器件击穿电压的目的。与常规的功率异质结双极晶体管相比，所述晶体管在保持优异高频特性的同时电流增益更大，击穿电压更高，可有效拓展异质结双极晶体管在射频和微波功率领域的应用。 | ||||||
| 180 | 一种碳化硅双极结型晶体管 | CN201610488399.1 | 2016-06-28 | CN105957886A | 2016-09-21 | 郭飞; 申华军; 汤益丹; 张有润; 白云; 杨成樾; 宋凌云; 柏思宇; 彭朝阳 |
| 一种碳化硅双极结型晶体管，该晶体管在发射极(1)台面边缘与基极(2)欧姆接触之间的外基区表面形成有一个肖特基接触结构，从而在所述外基区表面形成肖特基势垒。所述肖特基接触结构包括一基区及位于所述基区上的一金属层。本发明的碳化硅双极结型晶体管能够通过该肖特基接触结构阻止电子向表面处运动，抑制表面复合，提高器件的电流增益。 | ||||||
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