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直接带隙GeSn互补型TFET

专利类型	发明授权	法律事件	公开; 实质审查; 申请权转移; 授权;
专利有效性	有效专利	当前状态	授权
申请号	CN201710687778.8	申请日	2017-08-11
公开(公告)号	CN107611123B	公开(公告)日	2019-12-24
申请人	合肥矽景电子有限责任公司;	申请人类型	企业
发明人	张捷;	第一发明人	张捷
权利人	合肥矽景电子有限责任公司	权利人类型	企业
当前权利人	合肥矽景电子有限责任公司	当前权利人类型	企业
省份	当前专利权人所在省份：安徽省	城市	当前专利权人所在城市：安徽省合肥市
具体地址	当前专利权人所在详细地址：安徽省合肥市高新区望江西路800号创新产业园A3楼516室	邮编	当前专利权人邮编：230000
主IPC国际分类	H01L27/082	所有IPC国际分类	H01L27/082 ; H01L29/16 ; H01L29/161 ; H01L29/739
专利引用数量	4	专利被引用数量	0
专利权利要求数量	9	专利文献类型	B
专利代理机构	北京同辉知识产权代理事务所	专利代理人	饶富春;
摘要	本发明涉及一种直接带隙GeSn互补型TFET，包括：Si衬底101；Ge 外延层102，设置于衬底101上表面；GeSn层103，设置于Ge外延层102上表面；P型基底104、N型基底105，设置于GeSn层103内；第一源区106、第一漏区107，设置于P型基底104内并位于两侧位置处；第二源区108、第二漏区109，设置于N型基底105内并位于两侧位置处；第一源区电极 110，设置于第一源区106上表面；第一漏区电极111，设置于第一漏区107上表面；第二源区电极112，设置于第二源区108上表面；第二漏区电极113，设置于第二漏区109上表面。本发明采用晶化Ge层为Ge外延层，可有效降低Ge外延层的位错密度、表面粗糙度、界面缺陷，提升Ge外延层的质量从而得到更高质量的GeSn外延层，为高性能TFET的制备提供物质基础。
权利要求	1.一种直接带隙GeSn互补型TFET(100)，其特征在于，包括： Si衬底(101)； Ge外延层(102)，设置于所述衬底(101)上表面；所述Ge外延层为晶化Ge层，所述晶化Ge层采用连续激光再晶化工艺处理，激光波长为808nm，激光光斑尺寸10mm×1mm，激光功率为 1.5kW/cm2，激光移动速度为25mm/s，加热温度700℃； GeSn层(103)，设置于所述Ge外延层(102)上表面； P型基底(104)、N型基底(105)，设置于所述GeSn层(103)内；第一源区(106)、第一漏区(107)，设置于所述P型基底(104)内并位于两侧位置处；第二源区(108)、第二漏区(109)，设置于所述N型基底(105)内并位于两侧位置处；第一源区电极(110)，设置于所述第一源区(106)上表面；第一漏区电极(111)，设置于所述第一漏区(107)上表面；第二源区电极(112)，设置于所述第二源区(108)上表面；第二漏区电极(113)，设置于所述第二漏区(109)上表面。 2.根据权利要求1所述的互补型TFET(100)，其特征在于，所述Si衬底(101)为N型单晶硅且其掺杂浓度为5×1018cm-3。 3.根据权利要求1所述的互补型TFET(100)，其特征在于，所述Ge外延层(102)为N型掺杂且其厚度为200 300nm。 ~ 4.根据权利要求1所述的互补型TFET(100)，其特征在于，所述GeSn层(103)为N型掺杂且其厚度为140 160nm。 ~ 5.根据权利要求1所述的互补型TFET(100)，其特征在于，所述第一源区电极(110)、所述第一漏区电极(111)、所述第二源区电极(112)及所述第二漏区电极(113)的厚度均为20~ 30nm。 6.根据权利要求5所述的互补型TFET(100)，其特征在于，还包括第一栅介质层(114)、第一栅极材料层(115)、第二栅介质层(116)及第二栅极材料层(117)；其中，所述第一栅介质层(114)，设置于所述P型基底(104)上表面中间位置处；所述第一栅极材料层(115)，设置于所述第一栅介质层(114)上表面；所述第二栅介质层(116)，设置于所述N型基底(105)上表面中间位置处；所述第二栅极材料层(117)，设置于所述第二栅介质层(116)上表面。 7.根据权利要求6所述的互补型TFET(100)，其特征在于，还包括侧墙(118)，所述侧墙(118)设置于所述第一栅介质层(114)、所述第一栅极材料层(115)、所述第二栅介质层(116)及所述第二栅极材料层(117)的两侧位置处。 8.根据权利要求1所述的互补型TFET(100)，其特征在于，还包括隔离层(119)，所述隔离层(119)设置于所述P型基底(104)与所述N型基底(105)之间。 9.根据权利要求8所述的互补型TFET(100)，其特征在于，还包括钝化层(120)与介质层(121)；其中，所述钝化层(120)覆盖于所述第一源区电极(110)、所述第一漏区电极(111)、所述第二源区电极(112)及所述第二漏区电极(113)上表面；所述介质层(110)填充于所述钝化层(109)与所述第一源区电极(110)、所述第一漏区电极(111)、所述第二源区电极(112)、所述第二漏区电极(113)及所述隔离层(119)形成的空间位置处。
说明书全文	直接带隙GeSn互补型TFET 技术领域 [0001] 本发明涉及集成电路技术领域，特别涉及一种直接带隙GeSn互补型TFET。背景技术 [0002] 半导体行业是现代科技的象征，伴随着近几十年现代科技行业日新月异的进步，以集成电路为主的半导体行业市场规模也不断增长，现在已经成为了全球经济的重要支柱行业之一。随着半导体器件特征尺寸的不断减小，尤其是进入纳米尺寸之后，器件中的短沟效应等负面效应对器件泄露电流、亚阈特性、开态/关态电流等性能的影响越来越突出，电路速度和功耗的矛盾也将愈加严重。 [0003] 针对这一问题，目前已提出较为有效的办法是可以通过采用低亚阈值摆幅的新型器件隧穿场效应晶体管取代传统的MOSFET来减小短沟道效应的影响。隧穿场效应晶体管(tunneling field effect transistor,简称TFET)是一种PIN结构的晶体管，它基于载流子的量子隧穿效应工作，并且可以通过器件优化，使得隧穿晶体管的亚阈值摆幅在室温里降到60mV/dec以下。利用互补型TFET代替传统CMOS，可以进一步缩小电路尺寸，降低电压，减小功耗。 [0004] 但是由于隧穿晶体管的开态电流较小，使其电路性能不足，限制了隧穿晶体管的应用。发明内容 [0005] 因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种直接带隙GeSn互补型TFET。 [0006] 具体地，本发明一个实施例提出的一种直接带隙GeSn互补型 TFET100，包括： [0007] Si衬底101； [0008] Ge外延层102，设置于所述衬底101上表面； [0009] GeSn层103，设置于所述Ge外延层102上表面； [0010] P型基底104、N型基底105，设置于所述GeSn层103内； [0011] 第一源区106、第一漏区107，设置于所述P型基底104内并位于两侧位置处； [0012] 第二源区108、第二漏区109，设置于所述N型基底105内并位于两侧位置处； [0013] 第一源区电极110，设置于所述第一源区106上表面； [0014] 第一漏区电极111，设置于所述第一漏区107上表面； [0015] 第二源区电极112，设置于所述第二源区108上表面； [0016] 第二漏区电极113，设置于所述第二漏区109上表面。 [0017] 在本发明的一个实施例中，所述Si衬底101为N型单晶硅且其掺杂浓度为5×1018cm-3。 [0018] 在本发明的一个实施例中，所述Ge外延层102为晶化Ge层。 [0019] 在本发明的一个实施例中，所述Ge外延层102为N型掺杂且其厚度为200～300nm。 [0020] 在本发明的一个实施例中，所述GeSn层103为N型掺杂且其厚度为140～160nm。 [0021] 在本发明的一个实施例中，所述第一源区电极110、所述第一漏区电极111、所述第二源区电极112及所述第二漏区电极113的厚度均为20～30nm。 [0022] 在本发明的一个实施例中，所述直接带隙GeSn互补型TFET10 还包括第一栅介质层114、第一栅极材料层115、第二栅介质层116 及第二栅极材料层117；其中，[0023] 所述第一栅介质层114，设置于所述P型基底104上表面中间位置处； [0024] 所述第一栅极材料层115，设置于所述第一栅介质层114上表面； [0025] 所述第二栅介质层116，设置于所述N型基底105上表面中间位置处； [0026] 所述第二栅极材料层117，设置于所述第二栅介质层116上表面。 [0027] 在本发明的一个实施例中，所述直接带隙GeSn互补型TFET10 还包括侧墙118，所述侧墙118设置于所述第一栅介质层114、所述第一栅极材料层115、所述第二栅介质层116及所述第二栅极材料层117的两侧位置处。 [0028] 在本发明的一个实施例中，所述直接带隙GeSn互补型TFET10 还包括隔离层119，所述隔离层119设置于所述直接带隙GeSn互补型TFET10内部两侧及中间位置处。 [0029] 在本发明的一个实施例中，所述直接带隙GeSn互补型TFET10 还包括钝化层120与介质层121；其中， [0030] 所述钝化层120覆盖于所述第一源区电极110、所述第一漏区电极111、所述第二源区电极112及所述第二漏区电极113上表面； [0031] 所述介质层110填充于所述钝化层109与所述第一源区电极 110、所述第一漏区电极111、所述第二源区电极112、所述第二漏区电极113及所述隔离层119形成的空间位置处。 [0032] 在上述实施例中，Ge外延层为晶化Ge层，是采用激光再晶化 (Laser Re-Crystallization，简称LRC)工艺，即一种热致相变结晶的方法，通过连续激光热处理，使Si衬底上Ge外延层熔化再结晶，横向释放Ge外延层的位错缺陷，不仅可获得高质量的Ge外延层，还可以克服常规两步法工艺存在的问题，为高质量直接带隙窄禁带GeSn材料的生长提供了必要基础，从而成为直接带隙GeSn互补型TFET器件制备的有利技术条件。 [0033] 通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。附图说明 [0034] 下面将结合附图，对本发明的具体实施方式进行详细的说明。 [0035] 图1为本发明实施例提供的一种直接带隙GeSn互补型TFET的结构示意图； [0036] 图2为本发明实施例提供的一种激光辅助再晶化工艺的示意图； [0037] 图3为本发明实施例提供的另一种直接带隙GeSn互补型TFET 的结构示意图； [0038] 图4a-图4y为本发明实施例提供的一种直接带隙GeSn互补型 TFET的工艺示意图。具体实施方式 [0039] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。 [0040] 实施例一 [0041] 请参见图1，图1为本发明实施例提供的一种直接带隙GeSn互补型TFET100的结构示意图，包括： [0042] Si衬底101； [0043] Ge外延层102，设置于所述衬底101上表面； [0044] GeSn层103，设置于所述Ge外延层102上表面； [0045] P型基底104、N型基底105，设置于所述GeSn层103内； [0046] 第一源区106、第一漏区107，设置于所述P型基底104内并位于两侧位置处； [0047] 第二源区108、第二漏区109，设置于所述N型基底105内并位于两侧位置处； [0048] 第一源区电极110，设置于所述第一源区106上表面； [0049] 第一漏区电极111，设置于所述第一漏区107上表面； [0050] 第二源区电极112，设置于所述第二源区108上表面； [0051] 第二漏区电极113，设置于所述第二漏区109上表面。 [0052] 进一步地，在上述实施例的基础上，所述Si衬底101为N型单晶硅且其掺杂浓度为518 -3 ×10 cm 。 [0053] 进一步地，在上述实施例的基础上，所述Ge外延层102为晶化 Ge层。其中，采用激光再晶化(Laser Re-Crystallization，简称 LRC工艺)，即一种热致相变结晶的方法，通过连续激光热处理，使 Si衬底上Ge外延层熔化再结晶形成所述晶化Ge层，横向释放Ge 外延层的位错缺陷，不仅可获得高质量的Ge外延层，还可以克服常规两步法工艺存在的问题，为高质量直接带隙窄禁带GeSn材料的生长提供了必要基础，从而成为直接带隙GeSn互补型TFET器件制备的有利技术条件。 [0054] 进一步地，在上述实施例的基础上，所述Ge外延层102为N型掺杂且其厚度为200～300nm。 [0055] 进一步地，在上述实施例的基础上，所述GeSn层103为N型掺杂且其厚度为140～160nm。 [0056] 进一步地，在上述实施例的基础上，所述第一源区电极110、所述第一漏区电极111、所述第二源区电极112及所述第二漏区电极113的厚度均为20～30nm。 [0057] 进一步地，在上述实施例的基础上，所述直接带隙GeSn互补型 TFET10还包括第一栅介质层114、第一栅极材料层115、第二栅介质层116及第二栅极材料层117；其中，[0058] 所述第一栅介质层114，设置于所述P型基底104上表面中间位置处； [0059] 所述第一栅极材料层115，设置于所述第一栅介质层114上表面； [0060] 所述第二栅介质层116，设置于所述N型基底105上表面中间位置处； [0061] 所述第二栅极材料层117，设置于所述第二栅介质层116上表面。 [0062] 进一步地，在上述实施例的基础上，请参见图3，图3为本发明实施例提供的另一种直接带隙GeSn互补型TFET的结构示意图，所述直接带隙GeSn互补型TFET10还包括侧墙118，所述侧墙118 设置于所述第一栅介质层114、所述第一栅极材料层115、所述第二栅介质层116及所述第二栅极材料层117的两侧位置处。 [0063] 进一步地，在上述实施例的基础上，请再次参见图3，所述直接带隙GeSn互补型TFET10还包括隔离层119，所述隔离层119设置于所述直接带隙GeSn互补型TFET10内部两侧及中间位置处。 [0064] 进一步地，在上述实施例的基础上，请再次参见图3，所述直接带隙GeSn互补型TFET10还包括钝化层120与介质层121；其中， [0065] 所述钝化层120覆盖于所述第一源区电极110、所述第一漏区电极111、所述第二源区电极112及所述第二漏区电极113上表面； [0066] 所述介质层110填充于所述钝化层109与所述第一源区电极 110、所述第一漏区电极111、所述第二源区电极112、所述第二漏区电极113及所述隔离层119形成的空间位置处。 [0067] 本发明的有益效果具体为： [0068] 1、本发明采用晶化Ge层为Ge外延层，可有效降低Ge外延层的位错密度、表面粗糙度、界面缺陷，提升Ge外延层的质量从而得到更高质量的GeSn外延层，为高性能TFET的制备提供物质基础； [0069] 2、本发明提供的基于LRC工艺的直接带隙GeSn互补型TFET，较于传统CMOS器件，该结构亚阈效应小，可以解决短沟效应；相对于传统Si材料，GeSn材料的载流子迁移率提高了数倍，而且通过对Sn组分的调节使间接带隙材料转化为直接带隙材料，增加载流子隧穿几率，从而提高了TFET器件的电流驱动与频率特性。 [0070] 实施例二 [0071] 请参见图4a-图4y，图4a-图4y为本发明实施例提供的一种直接带隙GeSn互补型TFET的工艺示意图。在上述实施例的基础上，本实施例将较为详细地对本发明的工艺流程进行介绍。该方法包括： [0072] S101、衬底选取。如图4a所示，选取掺杂浓度为5×1018cm-3的N型单晶硅(Si)衬底片001为初始材料001； [0073] S102、Ge外延层生长。如图4b所示，在500℃～600℃温度下，利用CVD工艺在所述Si衬底材料001表面生长200～300nm N型轻掺杂的Ge外延层002； [0074] S103、保护层的制备。如图4b所示，利用CVD工艺在Ge外延层002表面上淀积100～150nm SiO2层003； [0075] S104、Ge外延层的晶化及保护层刻蚀。如图4c-4d所示，将包括Si衬底材料001、Ge外延层002及SiO2层003的整个衬底材料加热至700℃，连续采用激光再晶化工艺晶化所述整个衬底材料，其中，激光波长为808nm，激光光斑尺寸10mm×1mm，激光功率为1.5kW/cm2，激光移动速度为25mm/s，自然冷却所述整个衬底材料，利用干法刻蚀工艺刻蚀SiO2层003，得到由直接外延的Ge材料002 再晶化后形成的高质量Ge外延层材料004； [0076] S105、GeSn层生长。如图4e所示，在H2氛围中将温度降到350℃以下，SnCl4和GeH4分别作为Sn和Ge源。GeH4/SnCl4气体流量比为 6.14～6.18(由Ge/Sn组分决定，此处我们生长的是x＝0.86的GexSn1-x的GeSn材料)。生长140～160nm厚的N型轻掺杂的GeSn区域005。其中GeSn区域005的厚度还可以选择146nm。 [0077] S106、浅槽隔离。如图4f所示，GeSn区域005制备浅槽隔离结构，形成的是沟槽隔离006； [0078] S107、P阱形成。如图4g-4h所示： [0079] S1071、在GeSn区域005、沟槽隔离006表面淀积一层光刻胶007，掩膜曝光光刻出P阱区域； [0080] S1072、用离子注入的方法在P阱区域内形成P阱008作为 N型隧穿晶体管的基底区域； [0081] S1073、去除光刻胶007； [0082] S1074、退火。在600～1000℃的H2环境中加热，以修复离子注入造成的Si表面晶体损伤。 [0083] S108、淀积绝缘层与导电层。如图4i所示，淀积等效氧化层厚度(EOT，equivalent oxide thickness)为1nm的高k栅介质层 009、栅极材料层010与氮化硅保护层011。 [0084] 其中，较薄的栅介质厚度保证了栅电极对隧穿结的控制能力，同时应用高k介质，显著提高该器件的驱动电流，亚阈值摆幅等电学特性。 [0085] S109、栅层叠区光刻。如图4j-4l所示： [0086] S1091、淀积光刻胶012，掩膜曝光光刻出栅层叠区的图形； [0087] S1092、分别刻蚀掉高k栅介质层009、栅极材料层010与氮化硅保护层011，直到露出GeSn区域005，形成N型TFET与P型 TFET的栅极； [0088] S1093、去除光刻胶012和氮化硅保护层011； [0089] S110、源漏区定义。如图4m-4t所示： [0090] S1101、淀积光刻胶013；光刻出P型TFET源区的注入图形；离子注入剂量为3×1019cm-2的P+，形成N型掺杂的源区014；去除光刻胶013； [0091] S1102、淀积光刻胶015；光刻出N型TFET漏区的注入图形；离子注入剂量为2×1018cm-2的P+形成N型掺杂的漏区016；去除光刻胶015； [0092] S1103、淀积形成光刻胶017；光刻出P型TFET漏区的注入图形；离子注入剂量为5×1018cm-2的BF2+形成P型掺杂的漏区018；去除光刻胶017； [0093] S1104、淀积形成光刻胶019；光刻出N型TFET源区的注入图形；离子注入剂量为1×1019cm-2的BF2+形成P型掺杂的源区020；去除光刻胶019。 [0094] S111、源漏区的活化。源漏区在400℃的温度下快速退火5min 激活杂质。 [0095] S112、侧墙的形成。如图4u-4v所述，淀积一层二氧化硅薄膜 021，再淀积光刻胶022，经过刻蚀形成N型TFET栅极与P型TFET 的栅极侧墙023，去除光刻胶022与二氧化硅薄膜021。 [0096] S113、淀积金属电极： [0097] S1131、淀积介质层。如图4w所示，利用CVD工艺淀积 20～30nm的BPSG形成介质层024，以防止移动离子扩散到栅极而损害器件性能。 [0098] S1132、刻蚀接触孔。用硝酸和氢氟酸刻蚀BPSG形成源漏接触孔； [0099] S1133、形成接触电极。如图4x所示：蒸发淀积10～20nm 的接触金属025，并选择刻蚀去指定区域接触金属，利用化学机械抛光(CMP)进行平坦化处理。 [0100] S1134、钝化。如图4y所示：利用CVD工艺淀积20～30nm 的氮化硅026，用于钝化电介质。 [0101] 综上所述，本文中应用了具体个例对本发明实施例提供的一种直接带隙GeSn互补型TFET的结构及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

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