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降低寄生电容并耦合到电感耦合器模式

阅读：724发布：2020-05-24

专利汇可以提供降低寄生电容并耦合到电感耦合器模式专利检索，专利查询，专利分析的服务。并且一种量子比特耦合器件，包括：包括沟槽的电介质衬底；电介质衬底的表面上的第一超导体层，其中第一超导体层的边缘沿着第一方向延伸，并且超导体层的至少一部分与电介质衬底的表面接触，并且其中超导体层由在相应的临界温度或低于相应的临界温度下表现出超导体特性的超导体材料形成；电介质衬底内的沟槽的长度与第一超导体层的边缘邻近并在第一方向上沿着第一超导体层的边缘延伸，并且其中沟槽的电容率小于电介质衬底的电容率。，下面是降低寄生电容并耦合到电感耦合器模式专利的具体信息内容。

权利要求

1.一种量子比特耦合器件，包括：
包括沟槽的电介质衬底；和
电介质衬底表面上的第一超导体层，其中第一超导体层的边缘沿着第一方向延伸，其中所述超导体层的至少一部分与所述电介质衬底的表面接触，并且其中所述超导体层由在相应的临界温度或低于相应的临界温度时表现出超导体特性的超导体材料形成，并且其中所述电介质衬底内的沟槽的长度与第一超导体层的边缘邻近并在第一方向上沿着第一超导体层的边缘延伸，其中所述沟槽的电容率小于所述电介质衬底的电容率。
2.根据权利要求1所述的器件，其中所述沟槽的宽度延伸到第一超导体层的边缘，而不延伸到第一超导体层的下方。
3.根据权利要求1所述的器件，其中所述沟槽的宽度至少部分地延伸到第一超导体层的下方。
4.根据权利要求1所述的器件，其中所述沟槽的宽度完全地延伸到第一超导体层的下方。
5.根据权利要求4所述的器件，其中所述衬底包括沟槽内的并且支撑第一超导体层的一个或多个柱。
6.根据前述任一项权利要求所述的器件，其中所述量子比特耦合器件至少包括：(a)可调节耦合器网络，和(b)至少一条耦合器控制线。
7.根据前述任一项权利要求所述的器件，进一步包括：
量子比特器件，被布置成耦合到所述量子比特耦合器件，其中所述量子比特器件包括：
所述电介质衬底的表面上的第二超导体层，其中第二超导体层的至少一部分与所述电介质衬底的表面接触，并且包括超导体材料。
8.根据权利要求7所述的器件，其中所述量子比特器件包括gmon量子比特、xmon量子比特或通量量子比特。
9.一种用于制造量子比特耦合器件的方法，包括：
提供电介质衬底；
在所述电介质衬底的表面上沉积第一超导体层，其中第一超导体层的边缘沿着第一方向延伸，其中第一超导体层的至少一部分与所述电介质衬底的表面接触，并且包括在相应的临界温度或低于相应的临界温度时表现出超导体特性的超导体材料；和在所述电介质衬底内蚀刻沟槽，其中所述电介质衬底内的沟槽的长度与第一超导体层的边缘邻近并在第一方向上沿着第一超导体层的边缘延伸，并且其中所述沟槽的电容率小于所述电介质衬底的电容率。
10.根据权利要求9所述的方法，其中所述沟槽的宽度延伸到第一超导体层的边缘，而不延伸到第一超导体层的下方。
11.根据权利要求10所述的方法，其中蚀刻所述沟槽包括对所述电介质衬底执行各向异性蚀刻。
12.根据权利要求9所述的方法，其中所述沟槽的宽度至少部分地延伸到第一超导体层的下方。
13.根据权利要求9所述的方法，其中所述沟槽的宽度完全地延伸第一超导体层的下方。
14.根据权利要求13所述的方法，其中蚀刻所述沟槽包括：
图案化第一超导体层以包括从所述超导体层的顶表面延伸到所述电介质衬底的一个或多个孔；
将所述量子比特耦合器件暴露于蚀刻剂，使得所述蚀刻剂通过所述一个或多个孔蚀刻所述电介质衬底；和
去除所述蚀刻剂以在所述电介质衬底中留下支撑第一超导体层的多个柱。

说明书全文

降低寄生电容并耦合到电感耦合器模式

技术领域

[0001] 本公开涉及降低寄生电容和耦合到电感耦合器模式。

背景技术

[0002] 量子计算是一种相对较新的计算方法，它利用量子效应，诸如基态和纠缠的叠加，比经典数字计算机更有效地执行某些计算。与以比特形式(例如，“1”或“0”)存储和操纵信息的数字计算机相反，量子计算系统可以使用量子比特操纵信息。量子比特可以指能够叠加多种状态(例如，处于“0”和“1”状态两者的数据)的量子器件和/或叠加本身处于多种状态的数据。根据传统术语，量子系统中“0”和“1”状态的叠加可以表示为例如α│0>+β│1>。数2
字计算机的“0”和“1”状态分别类似于量子比特的│0>和│1>基态。值│α│代表量子比特处于│0>状态的概率，而值│β│2代表量子比特处于│1>基态的概率。
发明内容

[0003] 本公开的主题涉及用于降低寄生电容和耦合到耦合器模式的技术。

[0004] 一般而言，本文所述主题的创新方面可以体现在量子比特耦合器件中，其中量子比特耦合器件包括具有沟槽的电介质衬底和电介质衬底的表面上的第一超导体层，其中第一超导体层的边缘在电介质衬底的表面上沿着第一方向延伸。超导体层的至少一部分与电介质衬底的表面接触。超导体层由超导体材料形成，该材料在相应的临界温度或低于相应的临界温度时表现出超导特性。电介质衬底内的沟槽的长度与第一超导体层的边缘邻近并在第一方向上沿着第一超导体层的边缘延伸。此外，沟槽具有小于电介质衬底的电容率的电容率。

[0005] 在一些实施方式中，沟槽的宽度延伸到超导体层的边缘，而不延伸到第一超导体层的下方。沟槽的宽度可以至少部分或全部延伸到第一超导体层的下方。

[0006] 在一些实施方式中，衬底包括在沟槽内并支撑第一超导体层的一个或多个柱。

[0007] 超导体层可以形成电感或电容耦合器的一部分或量子比特的一部分，以及量子计算电路器件的其他组件。在一些实施方式中，量子比特耦合器件包括至少一个可调节耦合器网络和至少一条耦合器控制线。在一些实施方式中，量子比特耦合器件耦合到量子比特器件，该量子比特器件包括电介质衬底的表面上的第二超导体层，其中第二超导体层的至少一部分与电介质衬底的表面接触并包括超导体材料。量子比特器件可以是例如gmon量子比特、xmon量子比特或通量量子比特。

[0008] 与超导体层邻近的沟槽可以有许多形式，包括：其壁与超导体层邻近的沟槽。另一个沟槽可以包括超导体层的底切(undercut)，使得沟槽至少部分在超导体层下方。沟槽的第三种情况可以涉及完全底切超导体层，使得超导体层的一部分浮动(floating)在电介质衬底的柱之间。

[0009] 在一些实施方式中，与两个超导体层邻近的沟槽可以至少与分开的两个超导体层一样深。例如，对于具有2微米间距的两个平行超导体带，位于两个平行超导体带之间的电介质衬底中的沟槽深度将至少为2微米。

[0010] 一般而言，在一些方面，本公开的主题可以体现在用于制造量子比特耦合器件的方法中，包括提供电介质衬底，在电介质衬底的表面上沉积第一超导体层，其中第一超导体层的边缘沿着第一方向延伸，并且其中第一超导体层的至少一部分与电介质衬底的表面接触，并且包括在相应的临界温度或低于相应的临界温度时表现出超导体特性的超导体材料。在电介质衬底内蚀刻沟槽，其中电介质衬底内的沟槽长度与第一超导体层的边缘邻近并在第一方向上沿着第一超导体层的边缘延伸，并且沟槽的电容率小于电介质衬底的电容率。

[0011] 在一些实施方式中，蚀刻沟槽包括执行电介质衬底的各向异性蚀刻。

[0012] 在一些实施方式中，蚀刻沟槽包括图案化第一超导体层以包括从超导体层的顶表面延伸到电介质衬底的一个或多个孔，将量子比特耦合器件暴露于蚀刻剂，使得蚀刻剂通过一个或多个孔蚀刻电介质衬底，并且移除蚀刻剂以在电介质衬底中留下支撑第一超导体层的多个柱。

[0013] 可以实施本说明书中描述的主题的特定实施例，以便实现一个或多个以下优点。通过在电介质衬底内以及在超导体层附近和/或下方形成沟槽，该区域的有效电介质常数可以显著降低。例如，在一些实施方式中，在硅晶片内形成沟槽的情况下，该区域的有效电介质常数可以降低高达约6.2倍。在一些实施方式中，为了使该区域的有效电介质常数降低整6.2倍，可以在超导体层之下完全形成沟槽，除了由衬底支撑的超导体层的端部需要去除。通过降低有效电介质常数，寄生电容同样可以降低6.2倍。寄生电容的降低可能导致寄生模式的频率到离量子比特器件的跃迁频率更远的频率的偏移。

[0014] 这里描述的技术可以针对各种量子计算器件来实施，包括耦合到可调电感耦合网络的gmon量子比特，其中它可以抑制位于电感耦合网络中的传输线和量子比特之间的寄生模式。此外，在超导体层附近和/或下方增加沟槽将降低该区域的有效电容率(由于沟槽具有低于电介质衬底的电介质常数)，同时保持该区域的相同磁导率(由于电介质衬底和真空具有相同的磁导率)。因此，在超导体层附近和/或下方增加沟槽可以最小化电容，同时提供相同的每单位长度的电感。该特性将为新的设计参数和布局(例如，器件接近度和大小)创造额外的灵活性。例如，通过将寄生电容降低6.2倍，共面波导的长度可以增加2.5倍，同时保持相同的频率，从而可能为2.5倍多的量子比特创造额外的物理空间。此外，降低寄生电容可以降低量子比特(例如，fluxmon量子比特)的相干时间对通量噪声的灵敏度，同时保持量子比特的其他参数恒定。此外，传输线可以具有降低的缺陷密度，并且可以另外具有较低的背景耗散水平。这里描述的技术也可以应用于xmon量子比特和通量量子比特。

[0015] 本说明书中描述的主题的一个或多个实施例的细节在附图和以下描述中阐述。从说明书、附图和权利要求书中，主题的其他特征、方面和优点将变得显而易见。

附图说明

[0016] 图1A-图1D是示出了与电介质衬底上的超导体层邻近的示例性沟槽的各种俯视图和横截面图的示意图。

[0017] 图2A-图2D是示出示例性浮动超导体层的不同视图的示意图。

[0018] 图3A和图3B分别是用于制造沟槽和浮动超导体层的示例性工艺的流程图。

[0019] 图4A是说明包括两个Gmon量子比特和可调耦合器网络的Gmon耦合器的示例性布局的示意图。

[0020] 图4B是示出图4B的可调耦合器网络的示意图。

[0021] 图5A和图5B分别描绘了沟槽的模拟布局和描绘了各种沟槽配置上电容/长度提高的模拟结果图。

[0022] 不同附图中相同的附图标记和名称表示相同的元件。

具体实施方式

[0023] 量子计算需要相干处理存储在量子计算机的量子比特(qubit)中的量子信息。超导体量子计算是量子计算技术的有希望的实施方式，其中量子计算电路元件部分由超导体材料形成。超导体量子计算机是典型的多级系统，其中只有前两级被用作计算基础。在某些实施方式中，量子计算电路元件，诸如量子比特，在非常低的温度下工作，从而可以实现超导性，并且热波动不会导致能量级之间的转换。此外，可能优选的是，量子计算电路元件以低能量损耗和耗散运行(例如，量子计算电路元件表现出高品质因数，Q)。低能量损耗和耗散可以有助于避免例如量子退相干(decoherence)。

[0024] 具有超导体元件的集成量子计算电路元件的制造通常涉及沉积和图案化超导体材料、电介质和金属层。超导体材料可用于形成各种量子计算电路元件和组件，诸如约瑟夫森结、超导体共面波导、量子LC 振荡器、量子比特(例如通量量子比特或电荷量子比特)、超导量子干涉器件(superconducting quantum interference device，SQUID)(例如RF-SQUID(radio-frequency SQUID，射频SQUID)或DC-SQUID(direct current-SQUID，直流SQUID))、电感器、电容器、传输线、接地平面等。

[0025] 在一些实施方式中，量子计算电路元件可能表现出寄生电容，该寄生电容导致量子比特器件耦合到不期望的寄生模式。特别地，在某些情况下，寄生电容可以产生工作在量子比特器件的跃迁频率附近的一个或多个模式，使得量子比特器件在被激发时耦合到寄生模式，导致退相干。Gmon耦合器是量子计算电路元件的一个示例，在一些实施方式中，其可能导致量子比特器件耦合到不希望的寄生模式。Gmon耦合器可以理解为包括通过可调耦合网络耦合的至少两个量子比特器件。Gmon耦合器可以具有平面结构，其中电介质衬底上的图案化超导体层形成量子比特器件和耦合网络。特别地，耦合网络可以根据具有结的超导体线形成，该结用作可调电感器来控制量子比特器件之间的耦合强度。示例性的Gmon耦合器可以如下操作：激发Gmon耦合器的第一量子比特器件(Q1)；然后改变Q1的频率，同时固定第二量子比特器件(Q2)的频率，直到共振相互作用发生并且来自Q1的激发态耦合到Q2。在一些实施方式中，耦合器网络呈现寄生模式，受激发的量子比特而不是其他量子比特器件耦合到该寄生模式。耦合器网络的寄生模式可以接近量子比特器件的|0>-|2>跃迁频率，例如，零偏置时接近大约12GHz的频率。在一些实施方式中，处于基态|0>的量子比特被耦合器网络中的一个或多个耦合器激发成寄生模式。寄生耦合器模式可能由于耦合器网络的控制线的外部耦合而被激发。虽然寄生耦合在上面关于Gmon耦合器进行了描述，但是这种寄生耦合可以发生在其他类型的量子比特器件(例如，Xmon量子比特、Fluxmon量子比特、transmon量子比特等)和其他类型的量子比特耦合器中。

[0026] 本公开涉及通过降低与电路元件邻近的区域中的电容率来降低寄生电容并耦合到电路元件的不期望的寄生模式。例如，为了降低电容率，可以在与电路元件邻近的电介质衬底中形成沟槽。沟槽可以具有低于(例如，显著低于)沟槽所替代的电介质的电容率的电容率。结果，电路元件的寄生电容同样可以降低。寄生电容的降低可能导致寄生模式的频率偏离量子比特器件的谐振频率。使寄生模式的频率偏离量子比特器件的谐振频率可以降低不希望的耦合到寄生模式的可能性，并且从而降低量子比特退相干的可能性。

[0027] 这里描述的不同沟槽和制造技术可以用于各种量子计算电路元件的各种配置中，并且这里讨论的所讨论的示例性结构并不代表可能的实施方式的全部范围。

[0028] 图1A-图1D是示出用于降低量子计算电路元件中寄生电容的示例性结构的俯视图和不同的可能横截面图的示意图。图1A-图1D所示的结构包括形成在电介质衬底104的表面上的超导体材料102。超导体材料102和(在某些情况下)衬底104可以形成量子计算电路元件的一部分或全部，诸如量子比特器件(例如，fluxmon量子比特、gmon量子比特、xmon量子比特或其他量子比特器件)、约瑟夫森结、量子LC振荡器、SQUID或共面波导，以及其他电路元件。

[0029] 图1A-图1D(和图2A-图2D)中描绘的超导体层102可以是共沉积结构，在单独的步骤中沉积，在单层中沉积，并且后续处理以制造单独的结构，等等。图1B-图1D中的每一个描绘了形成在电介质衬底104内并与超导体层102邻近的沟槽区域的不同可能配置，其中沟槽区域具有低于(例如，基本低于)衬底104的相对电容率的相对电容率。例如，沟槽区域可以由例如真空或空气构成。典型的真空条件(例如，超高真空(ultra-high vacuum，UHV)条件)可以包括低于大约10-9托的压力。在一些实施方式中，与超导体层102邻近的具有较低相对电容率的沟槽区域的存在可以降低超导体层102所属的量子计算电路元件所呈现的寄生电容。

[0030] 图1A是示出电介质衬底104上超导体层102-1、102-2和102-3的俯视图的示意图100。超导体层102-1与超导体层102-2分开第一距离108-1。超导体层102-2与超导体层102-
3分开第二距离108-2。第一沟槽106-1形成在超导体层102-1和超导体层102-2之间并与超导体层102-1和超导体层102-2邻近的区域中。第二沟槽106-2形成在超导体层102-2和超导体层102-3之间并与超导体层102-2和超导体层102-3邻近的区域中。

[0031] 图1B是示出根据沟槽106-1和106-2的第一配置的图1A中描绘的超导体层102-1、102-2和102-3沿着横截面线A-A的横截面图的示意图110。在这种配置中，第一沟槽106-1和第二沟槽106-2位于超导体层102附近，并且分别具有宽度108-1和108-2。也就是说，第一沟槽106-1的宽度基本上与超导体层102-1和超导体层102-2之间的第一距离108-1相同。第二沟槽106-2的宽度基本上与超导体层102-2和超导体层102-3之间的第二距离108-2相同。对于每个沟槽，沟槽的宽度延伸到与超导体层102的边缘共面的平面，而不延伸到超导体层
102的下方。每个沟槽106-1和106-2具有深度112。如图1B所示，深度112从与超导体层102的底表面共面的平面延伸到电介质衬底中。尽管沟槽106-1和106-2在图1B中被描绘为具有相同的深度112，但是在一些实施方式中，沟槽可以具有不同的深度。在一些实施方式中，沟槽深度可以由通过蚀刻工艺去除的电介质衬底的量来确立，这将参考下面的图3A和图3B进行更详细的讨论。

[0032] 图1C是示出根据第二不同配置的超导体层102-1、102-2和102-3沿着图1A的横截面A的横截面视图的示意图120。在第二配置中，第一沟槽114-1和第二沟槽114-2分别具有宽度116-1和116-2，并且具有沟槽深度112。同样，第一沟槽114-1位于超导体层102-1和102-2附近，并且第二沟槽114-2位于超导体层102-2和102-3附近。在这种配置中，第一沟槽
114-1和第二沟槽114-2中的每一个的一部分部分地延伸到至少一个超导体层下方。例如，沟槽114-1的至少一部分宽度在超导体层102-1下方延伸，并且沟槽114-2的至少一部分宽度在超导体层102-2下方延伸。沟槽宽度延伸到超导体层的下方的量可以变化。

[0033] 图1D是示出了根据第三不同配置的超导体层102-1、102-2和102-3沿着图1A的横截面A的横截面视图的示意图130。同样，两个沟槽122-1和122-2位于各自的超导体层附近。与图1B至图1C所示的沟槽相反，沟槽122-1和122-2不具有矩形横截面。沟槽122-1和122-2具有变化的沟槽宽度和深度(例如，沟槽122-2的宽度可以从第一宽度124-1变化到第二宽度124-2)。每个沟槽也可以具有变化的深度(例如，沟槽122-1的深度可以从第一深度126-1变化到第二不同深度126-2)。在一些实施方式中，由于各种原因，包括制造容易，不规则沟槽形状可能是优选的。例如，对于一些电介质衬底(例如离轴硅晶片)，电介质衬底将优先沿着特定的晶体取向(orientation)蚀刻，使得形成的沟槽将具有遵循晶体取向的不规则几何形状。

[0034] 沟槽宽度、深度和长度可以取决于沟槽的类型和其中并入沟槽的量子计算电路元件而在数值范围内变化。例如，沟槽可以具有大约1微米到大约5毫米之间的长度。在一些实施方式中，沟槽的长度可以延伸到与形成沟槽的邻近电路元件相同的长度。例如，对于形成为共面波导量子比特耦合器元件的超导体层，沟槽可以具有沿着共面波导量子比特耦合器元件的整个长度延伸的长度(例如，沟槽可以具有与共面波导量子比特耦合器元件相同的长度)。沟槽可以具有几纳米(例如，5-10纳米)到几微米或几十微米之间的宽度。在一些实施方式中，沟槽的深度将与沟槽的宽度具有相似的比例，例如共面波导，其中共面波导的特征之间的沟槽的宽度为5-10纳米，沟槽的深度也将在5-10纳米的数量级。此外，在一些实施方式中，沟槽可以具有高达几百微米的深度。

[0035] 图2A至图2D是示出电介质衬底上示例性浮动超导体层的不同视图的示意图。

[0036] 图2A是示出电介质衬底204上超导体层202-1、202-2和202-3的俯视图的示意图200。电介质衬底204内的沟槽206位于超导体层202-1、202-2和202-3附近。在该示意图中，沟槽206的宽度208延伸到与超导体层202-1和202-3的边缘共面的平面。此外，沟槽206完全延伸到超导体层202-2的下方，使得超导体层202-2的部分浮动在两个柱210-1和210-2之间。在一些实施方式中，柱是电介质衬底204的未被移除以形成沟槽206的部分。在一些实施方式中，超导体层可以在超导体层的底表面和电介质衬底204之间具有一个、两个或多个柱
210。

[0037] 图2B示出了样品(sample)200沿着图2A的线A-A的横截面图。图2C示出了样品200沿着图2A的线B-B的横截面图。

[0038] 如图2B所示，沟槽206具有宽度208，并且完全延伸到超导体层202-2下方。在该示意图中，沟槽206的宽度208延伸到与超导体层202-1和202-3的边缘共面的平面，而不延伸到超导体层202-1和202-3下方。如所描绘的，超导体层202-2在横截面A处至少部分浮动在沟槽206上。柱210由虚线描绘，并且在沿着图2B的Z轴的平面内。沟槽206在电介质衬底204内具有深度212。在一些实施方式中，深度112从与超导体层202的底表面共面的平面延伸到电介质衬底中。在一些实施方式中，沟槽深度可以由通过蚀刻工艺去除的电介质衬底的量来确立，这将参考下面的图3A和图3B进行更详细的讨论。

[0039] 图2C是示出图2A中描绘的超导体层202-2沿着横截面B-B的横截面图的示意图240。示意图240描绘了超导体层202-2沿着超导体层202-2的长度216，使得两个柱210-1和
210-2可见。长度216可以在100纳米到几个100微米(例如，120微米)的范围内，这取决于包括超导体层的量子电路元件。柱210-1和210-2相隔距离214。在一些实施方式中，两个或多个柱具有周期性的或随机的柱之间的距离。此外，柱可以是各种几何形状或不规则形状，并且不需要全部相同。例如，柱可以具有圆柱形、立方体状或矩形棱柱形等形状。

[0040] 在一些实施方式中，柱之间的间距可以在几微米到几百微米的范围内。此外，柱的维度也可以变化。柱可以具有被定义为从沟槽的顶表面(例如，底面)延伸并延伸到超导体层的底表面的高度。柱可以具有沿着垂直于高度的平面延伸的一个或多个附加维度(例如，宽度、长度或直径)，其中沿着垂直于高度的平面延伸的一个或多个维度的大小可以在几十纳米到几微米之间。浮动层配置中的沟槽维度(例如，长度、宽度和深度)可以类似于上面参考图1A-图1D讨论的沟槽维度。在一些实施方式中，可以基于沟槽邻近于其而并入的量子计算电路元件(例如，共面波导)的一个或多个维度(例如，长度、宽度和深度)来选择沟槽维度中的一个或多个。

[0041] 如本文所述，柱是衬底中未被去除的并且支撑超导体层的部分。下面参考图3B进一步详细描述形成柱的工艺。

[0042] 图2D是示出了图2A中描绘的超导体层202-1和202-2的透视图的示意图260。示意图260描绘了部分浮动的超导体层202-2，其具有以距离214分开的柱210-1和210-2。柱210-1和210-2支撑超导体层202-2，并且在一些实施方式中，可以由电介质衬底204形成。柱具有高度212，其可以等于沟槽206的高度。柱之间的距离214可以是可变的、周期性的或随机的。
柱在图2A-2D中被描绘成柱状，但是可以是各种几何形状或不规则形状，并且不需要全部相同。

[0043] 在一些实施方式中，一些或所有上述特征(例如，与超导体层邻近的沟槽、部分在超导体层下方的沟槽、部分浮动的超导体层)可以是包括量子比特耦合器件的量子计算电路元件的一部分。

[0044] 沟槽制造

[0045] 各种制造工艺可用于在与在衬底顶部上的超导体层邻近的电介质衬底中制造沟槽，包括例如干化学蚀刻(诸如有或没有等离子体的气相蚀刻)、湿法蚀刻、物理蚀刻(诸如电感耦合等离子体蚀刻或离子束铣削)、物理化学蚀刻(诸如反应离子束蚀刻或化学辅助离子束蚀刻)或其组合。

[0046] 取决于沟槽的大小以及超导体层和电介质衬底的材料，某些制造工艺可能优于其它工艺。例如，SF6/O2是沉积在硅电介质衬底上的铝超导体层的硅的各向异性蚀刻剂。SF6/O2也可以用作不同电介质和/或超导体层材料(例如蓝宝石、铌钛)的蚀刻剂。

[0047] 此外，由于制造工艺和/或沟槽引起的退相干，一些制造工艺和/或沟槽可能导致一个或多个量子电路元件的性能降低。例如，导致量子比特的退相干的一个因素是通量噪声。在一些实施方式中，通量噪声可能由量子电路元件中超导体层的附加表面在制造工艺中暴露于环境污染物(例如，氧气)而产生。结果，与量子比特器件中包含的超导体层邻近的沟槽可能仅与超导体层邻近(但不在超导体层下方)。

[0048] 图3A是用于形成图1B所示结构的示例性工艺30的流程图。提供诸如硅或蓝宝石的电介质衬底(302)，并且在电介质衬底的表面上沉积并图案化第一超导体层(304)。超导体层可以包括铝、铌钛或在临界温度以下具有超导性能的其他材料或合金。超导体层可以直接沉积在电介质衬底上，通过一个或多个掩模沉积，在单独的蚀刻工艺中进行后续处理等。超导体层可以具有平面几何形状(例如迹线、环、平行迹线或正方形)，并且形成一个或多个器件(例如共面波导、量子比特器件、量子比特耦合器以及其他器件)的部分或全部。执行蚀刻工艺以蚀刻电介质衬底内并与一个或多个超导体层邻近的一个或多个沟槽(306)。为了形成图1B所示的沟槽结构，其中沟槽侧壁不延伸到超导体层的下方，可以选择各向异性蚀刻工艺。此外，超导体可以用作蚀刻掩模，以保护超导体层下面的衬底的部分不被蚀刻。例如，对于硅衬底上的铝超导体层，可以使用500W的SF6:O2比率的干法蚀刻ICP(inductively coupled plasma，电感耦合等离子体)来制造硅衬底中与超导体层邻近的沟槽，而超导体层很少或没有底切(undercutting)。氧气(O2)可用于防止超导体层在几帕斯卡范围内的O2压力下的底切。在一些实施方式中，蚀刻工艺中使用SF6:O2的比例为2:1。在一些实施方式中，蚀刻速率大约为110纳米/分钟，但是可以取决于工艺参数而变化。另外，在蚀刻工艺中，衬底可以被偏置(例如，在50W)。

[0049] 图3B是示出用于形成图1C或图2A-图2D所示结构的示例性工艺350的流程图的示意图。提供诸如硅或蓝宝石的电介质衬底(352)，并且在电介质衬底的表面上沉积第一超导体层(354)。执行第一各向异性蚀刻工艺，以蚀刻电介质衬底内并与第一超导体层邻近的一个或多个沟槽(356)。在形成电介质衬底内并与超导体层邻近的沟槽之后，执行第二各向同性蚀刻工艺(358)。例如，对于在硅衬底内具有一个或多个邻近沟槽的铝超导体层，XeF2的等离子体干法蚀刻可用于从衬底释放超导体层。XeF2蚀刻是硅的各向同性蚀刻剂，并且相对于铝对硅具有高选择性，使得在根据本公开移除硅以形成沟槽所需的时间内，铝层被有效蚀刻得非常少。相反，铝层充当硅蚀刻的掩模。第二各向同性蚀刻工艺可以进一步用于延伸沟槽，使得沟槽的一部分在超导体层下方。如图1C和图1D所示，沟槽延伸到超导体层的下方的程度可以变化。各向同性蚀刻工艺可以继续，使得对于超导体层的至少一部分，沟槽完全在超导体层下方，形成浮动超导体层(360)。浮动超导体层包括一个或多个柱，如图2A-图2D所示。

[0050] 在一些实施方式中，XeF2蚀刻步骤是各向同性的，并且可以蚀刻(尽管速度较慢)超导体层以及电介质衬底，使得当XeF2底切超导体层时，它也将蚀刻超导体层的一部分。可以实施设计调整(例如，偏置超导体层，使得它在蚀刻后为期望的维度)来补偿各向同性蚀刻。

[0051] 在一些实施方式中，在一个或多个蚀刻工艺之前，可以在超导体层上沉积一个或多个掩模。一个或多个掩模可用于防止沟槽的蚀刻或衬底的特定区域中特定超导体层或超导体层部分的底切。例如，对于与电感耦合器件邻近的量子比特器件，可能希望蚀刻与形成电感耦合器件而不是量子比特器件的超导体层邻近的沟槽。掩模(例如，图案抗蚀剂掩模层)可以用于选择性地暴露与形成电感耦合器件的超导体层邻近的电介质衬底，使得只有暴露的区域被蚀刻。在另一个示例中，可以在一个或多个蚀刻工艺之间使用掩模，使得只有在第一各向异性蚀刻工艺中制造的某些沟槽被第二各向异性蚀刻工艺另外蚀刻。

[0052] 在一些实施方式中，支撑浮动超导体层的柱可以如下形成。在第一步骤中，提供具有图案化超导体层的电介质衬底。例如，超导体层可能已经被蚀刻以形成正方形、迹线或其他图案。超导体层也可以已经被图案化以在超导体层内包括一个或多个开口或孔。开口或孔可以从超导体层的顶表面穿过超导体层厚度延伸到电介质衬底。当提供多个开口或孔时，这些开口或孔可以以固定的距离周期性地彼此间隔开。然后，具有图案化超导体层的衬底可以暴露于蚀刻剂(诸如XeF2)，该蚀刻剂穿过开口或孔并蚀刻下面的衬底。蚀刻工艺可以被定时，使得尽管下面的衬底的大部分被蚀刻，但仍保留继续支撑超导体层的柱。

[0053] 工艺300和350应该被视为可能形成沟槽的许多不同制造工艺中的两个，并且不应该限制参考图1A-图1D和图2A-图2D描述的可能制造沟槽的制造技术的全部范围。

[0054] 在不同量子电路元件(例如量子比特耦合器元件、量子比特器件以及其他量子电路元件)中实施的沟槽可能需要不同的最佳沟槽和制造工艺。例如，对于具有相对宽(例如，约15微米)迹线(trace)的量子电路元件，蚀刻邻近沟槽和蚀刻超导体迹线下方的制造工艺可能需要额外的制造步骤。第一步可以包括使用第一制造技术(例如干法蚀刻ICP)蚀刻沟槽，其中蚀刻沟槽的壁垂直于超导体层的顶表面。第二步可能需要在超导体层中形成孔，以便允许第二蚀刻来均匀地蚀刻超导体层下方的电介质衬底，以便底切超导体层，从而蚀刻下面的衬底的大部分。

[0055] 在一些实施方式中，一旦制造了沟槽，它可以用不同的材料填充，而不是作为真空留下。例如，沟槽可以用具有低电容率(相对于电介质衬底)并且也与量子电路元件的制造工艺兼容的材料填充。例如，二氧化硅或二氧化硅的掺杂变体(例如，掺氟二氧化硅、掺碳二氧化硅)可以通过化学气相沉积来沉积。二氧化硅还可以通过一些电子束蒸发或溅射技术以及旋涂玻璃技术沉积。包括特氟隆(Teflon)(其可以通过化学气相沉积以及旋涂方法沉积)和各种聚合物(例如光致抗蚀剂、聚酰亚胺)的其他具有低电容率的材料可以用于填充沟槽。

[0056] 各种量子计算电路元件和组件可以受益于与形成量子计算电路元件的超导体层邻近的一个或多个沟槽。量子计算电路元件的示例包括约瑟夫森结、超导体共面波导、量子LC振荡器、量子比特(例如通量量子比特或电荷量子比特)、超导量子干涉器件(SQUID)(例如RF-SQUID或DC10SQUID)、电感器、电容器、传输线、接地平面等。

[0057] 量子计算电路元件的示例可以是量子比特耦合器件，其包括可调耦合器网络和一条或多条耦合器控制线。图4A和图4B是示出包括两个Gmon量子比特402-1、402-2和可调节耦合器网络404的Gmon耦合器400的示例性布局的示意图。可以理解，在图4A和图4B中，图中描绘为白色的区域是暴露的电介质衬底，并且非白色区域在表面上至少具有超导体层和/或电介质层。在一些实施方式中，描绘为白色的区域是可以使用这里讨论的技术制造沟槽的位置。

[0058] Gmon耦合器400可以理解为包括通过可调耦合器网络404耦合的至少两个量子比特器件402-1和402-2。Gmon耦合器400可以具有平面结构，其中电介质衬底上的一个或多个图案化超导体层形成量子比特器件和耦合网络。具体地，耦合器网络404可以由具有结的超导体线形成，该结用作可调电感器来控制量子比特器件402-1、402-2之间的耦合强度。

[0059] 现在将提供对量子比特402-2的描述，尽管两个量子比特402-1、402-2具有相同的结构。量子比特402-2具有两条共面波导控制线406-1和406-2。控制线406-1和406-2包括用于激发量子比特402-2中的状态的一条控制线和用于调谐量子比特的频率的一条控制线。耦合器网络404包括以环路形式布置的两条超导体迹线408。另外，耦合器网络404包括用于调谐耦合器408的电感的耦合器控制线410。每个量子比特器件由电介质衬底(例如硅)顶部的超导体层(例如，在其超导温度或以下工作的铝)制成。量子比特的超导体层的至少一部分与电介质衬底接触。虽然Gmon量子比特被描述为量子比特402-1、402-2，但是量子比特器件402-1和402-2可以包括不同类型的量子比特(例如xmon量子比特、transmon量子比特和通量量子比特)。每个量子比特(例如，量子比特402-2)包括超导体迹线411，超导体迹线411将量子比特感应耦合到耦合网络404，参考图4B更详细地描述。

[0060] 图4B是示出耦合器408的布局的示意图。如本文所述，描绘为非白色的区域对应于超导体材料和/或电介质材料(例如，耦合器内的接地平面416和耦合器的迹线414)的至少一层，描绘为白色的区域412对应于电介质衬底暴露的区域，并且其中可以使用本文所讨论的技术制造沟槽。例如，可以形成如图1B所示的沟槽，其中沟槽的宽度延伸到但不超过超导体层的边缘，或者形成如图1C所示，其中沟槽的一部分部分地但不完全延伸到邻近的超导体层的下方，或者形成如图2A-图2D所示，其中沟槽的一部分完全地延伸邻近的超导体层的下方。

[0061] 电感耦合器408包括三条迹线(例如，大约1.5微米宽的迹线)414-1、414-2和414-3。在一些实施方式中，每个迹线的宽度415相对于迹线之间的距离417很小，使得每个迹线彼此靠近，并且实现了大(例如最大)量的电感耦合。量子比特每个包括超导体迹线414-1和
414-3，它们在耦合网络404内电感耦合器408的耦合器迹线414-2的任一侧形成环路。迹线
414-2通过量子比特的迹线414-1和414-3将电感耦合器感应耦合到量子比特。迹线414-1、
414-2、414-3每个形成各自的环路419(例如，如图4B所示的方形环路)。迹线414-2在由两条迹线414-1和414-3形成的各自的回路之间形成回路419的迹线414-2的长度是量子比特和电感耦合器之间可能出现互感的长度。同样，描绘为白色的区域是可以使用这里讨论的技术制造沟槽的位置。通过在这些区域中形成沟槽，有可能降低gmon耦合器400的寄生电容。
例如，可以降低量子比特402-1、402-2和耦合器网络404的寄生电容。

[0062] 图5A和图5B分别描绘了沟槽的示例性模拟布局和描绘了各种沟槽配置上电容/长度提高的模拟结果图。图5A描绘了具有超导体层504的电介质衬底502的模拟示例性布局500。沟槽宽度506-1和506-2与超导体层504邻近，并且具有延伸到超导体层504的下方的宽度的量。

[0063] 图5B是描绘了电介质衬底上的超导体层(例如迹线)的电容/长度与进入邻近超导体层(例如迹线)的沟槽的电介质衬底的深度的依赖关系。使用四个不同的参数扫描(parameter sweep)模拟四个不同的沟槽。在图5B的模拟图中，超导体层504的宽度为1.5微米，并且彼此间隔开1.5微米的间隙(506-1和506-2)。图5B的曲线图描绘了超导体层504的每单位长度的电容，其中每条曲线代表超导体层504之间变化的沟槽宽度(例如底切宽度)和/或沟槽深度的不同示例。每个曲线510、520、530和540在图5B中被指示为对应于各自的x轴(例如，沟槽的底切宽度和/或深度)。曲线510对应于具有延伸到超导体层的边缘的宽度的沟槽，但是没有进一步延伸(例如，沟槽不延伸到超导体层的下方(如图1B所示))。曲线520对应于具有至少部分地延伸到邻近的超导体迹线的下方的宽度的模拟沟槽(例如，如图
1C和图5A所示)。曲线530对应于具有1.5微米的固定沟槽深度的模拟沟槽，并且该沟槽的宽度变化量在超导体层下方直到超导体层完全底切的点使得该沟槽完全延伸到超导体层的下方，使得超导体层完全释放并浮动在柱上(例如，如图2A-图2D所示)。曲线540是通过模拟浮动在电介质衬底表面的顶部而不是浮动在形成沟槽的电介质表面上的超导体层而产生的，其中沟槽深度被模拟为超导体层和电介质衬底表面之间的距离。虚线550突出曲线510和530的两个不同参数扫描的相同结果，使得虚线530和曲线510之间的交叉点以及虚线550和曲线530之间的交叉点代表包括1.5微米沟槽深度且没有超导体层的底切的相同模拟结构。

[0064] 曲线510到达类似于沟槽宽度(～1.5微米)的沟槽深度附近的翻转点552。曲线530另外示出了比曲线510更大的电容/长度的降低，这表明底切超导体层进一步降低了寄生电容效应。

[0065] 出于本公开的目的，超导(或者“超导体”)材料可以理解为在超导临界温度处或超导临界温度下表现出超导特性。超导体材料的示例包括铝(超导临界温度为1.2开尔文)和铌(超导临界温度为9.3开尔文)。

[0066] 另外，为了本公开的目的，电介质衬底或电介质材料可以被理解为是可以被施加的电场极化的电绝缘体的材料。电介质衬底的示例包括硅(体电介质常数为11.7)和蓝宝石(体电介质常数为11.5)。

[0067] 可用于形成量子计算电路元件的超导体材料的示例是铝。铝可以与电介质结合使用，以建立约瑟夫森结，约瑟夫森结是量子计算电路元件的常见组件。可以用铝形成的量子计算电路元件的示例包括电路元件，诸如超导体共面波导、量子LC振荡器、量子比特(例如通量量子比特或电荷量子比特)、超导量子干涉器件(SQUID)(例如RF-SQUID或DC-SQUID)、电感器、电容器、传输线、接地平面等。

[0068] 铝也可以用于形成超导体经典电路元件，其与超导体量子计算电路元件以及基于互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)电路的其他经典电路元件互操作。可以用铝形成的经典电路元件的示例包括快速单通量量子(rapid single flux quantum，RSFQ)器件、互易量子逻辑(reciprocal quantum logic，RQL)器件和ERSFQ(Energy-efficient RSFQ，节能RSFQ)器件，ERSFQ是不使用偏置电阻的RSFQ的节能版本。其他经典电路元件也可以用铝形成。经典电路元件可以被配置为通过对数据执行基本的算术、逻辑和/或输入/输出操作来共同执行计算机程序的指令，其中数据以模拟或数字形式表示。

[0069] 这里描述的工艺可能需要沉积一种或多种材料，诸如超导体、电介质和/或金属。取决于所选择的材料，这些材料可以使用沉积工艺来沉积，诸如化学气相沉积、物理气相沉积(例如蒸发或溅射)、或外延技术以及其他沉积工艺。这里描述的工艺也可能需要在制造工艺中从器件中移除一种或多种材料。取决于要移除的材料，移除工艺可以包括例如湿法蚀刻技术、干法蚀刻技术或剥离工艺。

[0070] 本说明书中描述的量子主题和量子操作的实施方式可以在合适的量子电路中实施，或者更一般地，在量子计算系统中实施，包括本说明书中公开的结构及其结构等同物，或者在它们中的一个或多个的组合中实施。术语“量子计算系统”可以包括但不限于量子计算机、量子信息处理系统、量子密码系统或量子模拟器。

[0071] 术语量子信息和量子数据是指由量子系统承载、保持或存储的信息或数据，其中最小的有意义的系统是量子比特，例如定义量子信息的单位的系统。应当理解，术语“量子比特”包括在相应上下文中可以适当近似为两级系统的所有量子系统。这种量子系统可以包括多级系统，例如具有两级或多级。举例来说，这样的系统可以包括原子、电子、光子、离子或超导量子比特。在许多实施方式中，计算基础状态用基态和第一激发态来标识，然而应当理解，计算状态用更高水平激发态来标识的其他设置也是可能的。应当理解，量子存储器是能够以高保真度和高效率长时间存储量子数据的器件，例如光用于传输并且物质用于存储和保存量子数据的量子特征(诸如叠加或量子相干)的光-物质界面。

[0072] 量子计算电路元件可以用于执行量子处理操作。也就是说，量子计算电路元件可以被配置成利用量子力学现象，诸如叠加和纠缠，来以非确定性方式对数据执行操作。某些量子计算电路元件，诸如量子比特，可以被配置为表示和操作同时处于多于一种状态中的信息。可用本文公开的工艺形成的超导量子计算电路元件的示例包括电路元件，诸如共面波导、量子LC振荡器、量子比特(例如通量量子比特或电荷量子比特)、超导量子干涉器件(SQUID)(例如RF-SQUID或DC-SQUID)等等。

[0073] 相比之下，经典电路元件通常以确定性的方式处理数据。经典电路元件可以被配置为通过对数据执行基本的算术、逻辑和/或输入/输出操作来共同执行计算机程序的指令，其中数据以模拟或数字形式表示。在一些实施方式中，经典电路元件可用于通过电或电磁连接向量子计算电路元件发送数据和/或从量子计算电路元件接收数据。可以用本文公开的工艺形成的经典电路元件的示例包括快速单通量量子(RSFQ)器件、互易量子逻辑(RQL)器件和ERSFQ器件，ERSFQ是不使用偏置电阻器的RSFQ的节能版本。其它经典电路元件也可以用这里公开的工艺形成。

[0074] 在使用超导量子计算电路元件和/或超导经典电路元件(诸如本文所述的电路元件)的量子计算系统的操作期间中，超导电路元件在低温恒温器中被冷却到允许超导材料展现超导特性的温度。

[0075] 虽然本说明书包含许多具体的实施方式细节，但是这些细节不应被解释为对所要求保护的范围的限制，而是对可以特定于特定实施方式的特征的描述。本说明书中在单独实施方式的上下文中描述的某些特征也可以在单个实施方式中组合实现。相反，在单个实施方式的上下文中描述的各种特征也可以在多个实施方式中单独实现或以任何合适的子组合实现。此外，尽管上述特征可以被描述为在某些组合中起作用，并且甚至最初是这样要求保护的，但是在一些情况下，可以从该组合中删除所要求保护的组合中的一个或多个特征，并且所要求保护的组合可以指向子组合或子组合的变体。

[0076] 类似地，尽管在附图中以特定顺序描述了操作，但这不应理解为要求以所示的特定顺序或顺序地执行这些操作，或者要求执行所有所示的操作，以获得期望的结果。例如，权利要求中列举的动作可以以不同的顺序执行，并且仍然获得期望的结果。在某些情况下，多任务处理和并行处理可能是有利的。此外，上述实施方式中各种组件的分离不应理解为在所有实施方式中都需要这种分离。

[0077] 已经描述了许多实施方式。然而，应当理解，在不脱离本发明的精神和范围的情况下，可以进行各种修改。其他实施方式也在以下权利要求的范围内。

标题	发布/更新时间	阅读量
一种二能级缺陷空间分布的测量方法及测量装置	2020-05-21	208
实现拓扑量子比特的装置和相应的制备方法	2020-05-23	621
氧化还原纳米药物量子点构成室温超导量子比特网络的方法	2020-05-16	53
可扩展的超导量子比特结构	2020-05-12	910
基于无氧铜矩形谐振腔的可调传输子量子比特系统	2020-05-22	160
多超导量子比特中任意两个比特耦合的方法及其系统	2020-05-15	813
用于超导通量量子比特的耦合架构	2020-05-12	815
在堆叠的量子计算装置中的集成电路元件	2020-05-26	213
用于超导量子比特的集成驱动和读出电路	2020-05-14	216
微波谐振腔耦合自组织锗硅纳米线量子点装置	2020-05-31	292

降低寄生电容并耦合到电感耦合器模式

降低寄生电容并耦合到电感耦合器模式

技术领域

背景技术

附图说明

具体实施方式

该功能需要专业版企业版VIP权限，您可以：