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密集阵列和电荷存储器件及其制造方法

阅读：533发布：2022-01-31

专利汇可以提供密集阵列和电荷存储器件及其制造方法专利检索，专利查询，专利分析的服务。并且提供一种 单体 三维阵列的电荷 存储器 件，其包括多个器件层面，其中两个连续器件层面之间至少一个表面用化学机械 抛光 整平。，下面是密集阵列和电荷存储器件及其制造方法专利的具体信息内容。

1.存储器件包括：
第一输入/输出导体，其在衬底第一平面上或其上方形成；
第二输入/输出导体；
半导体区，其位于第一输入/输出导体与第二输入/输出导体之间 导体凸出部的交叉处；
电荷存储介质；及
其中存储在电荷存储介质中的电荷影响在第一输入/输出导体与 第二输入/输出导体间流动的电流量。
2.权利要求1的存储器件，其中电荷存储介质在第一输入/输出导 体和第二输入/输出导体的交叉处形成。
3.权利要求2的存储器件，其中电荷存储介质直接在半导体区上 形成。
4.权利要求1的存储器件，其中电荷存储介质邻接半导体区形成。
5.权利要求4的存储器，其进一步包括邻接电荷存储介质形成的 控制栅。
6.权利要求1的存储器，其中电流在与衬底所说的平面相垂直的 方向流过半导体区。
7.权利要求1的存储器，其中半导体区包括掺杂硅。
8.存储器件包括：
第一输入/输出导体，其在衬底第一平面上或上方形成；
第二输入/输出导体，其在第一输入/输出导体上方形成并且与第 一输入/输出导体有凸出的交叉；
硅本体，其位于第一输入/输出导体与第二输入/输出导体之间并 且与第一和第二输入/输出导体的交叉处直接对准；
电荷存储介质；及
其中读出电流在与衬底平面垂直的方向流过第一输入/输出与第 二输入/输出之间的硅本体，同时其中存储在电荷存储介质中的电荷影 响在第一输入/输出导体与第二输入/输出导体间施加给定电压时流过 第一输入/输出导体与第二输入/输出导体之间的读出电流量。
9.权利要求8的存储器件，其中电荷存储介质在硅本体上形成并 与第一和第二输入/输出导体的交叉处直接对准。
10.权利要求8的存储器件，其中电荷存储介质邻接硅本体形成。
11.权利要求8的存储器件，其进一步包括邻接电荷存储介质形成 的控制栅。
12.存储器件包括：
第一输入/输出导体，其在衬底第一平面上或上方形成；
第二输入/输出导体，其在第一输入/输出导体上方形成；
第三输入/输出导体，其在第二输入/输出导体上方形成；
第一半导体区，其位于第一输入/输出导体和第二输入/输出导体 交叉凸出部之间；
第二半导体区，其位于第二输入/输出导体和第三输入/输出导体 的交叉凸出部之间；及
第一电荷存储介质，它影响在第一输入/输出导体与第二输入/输 出导体之间流动的电流量。
13.存储器单元包括：
二极管，其有第一区和第二区；
电荷存储区；
绝缘区，其邻接电荷存储区设置；
第一接点，其接至第一区，及
第二接点；
其中加在第一和第二接点的预先确定的电位使电源流过二极管， 绝缘区和电荷存储区。
14.权利要求13的存储器单元，其包括第二绝缘区，它邻接第二 接点和与第一绝缘区相对的电荷存储区设置。
15.权利要求13的存储器单元，其中绝缘区为氧化物区。
16.权利要求13的存储器单元，其中电荷存储区包括氮化合物。
17.权利要求16的存储器单元，其中化合物包括氧。
18.权利要求16的存储器单元，其中化合物包括硅。
19.权利要求16的存储器单元，其中存储区包括氧化铝。
20.权利要求13的存储器单元，其中二极管包括掺杂衬底区。
21.权利要求14或15的存储器单元，其中二极管包括置于衬底上 方的层。
22.权利要求15的存储器单元，其中氧化物区约1-5nm厚。
23.权利要求22的存储器单元，其中氧化物区约2-3nm厚。
24.非易失性读写存储器单元包括：
N掺杂区；
P掺杂区；
存储元件，其置于N掺杂区和P掺杂区之间；
导体，用于使电流通过N掺杂区，P掺杂区和存储元件。
25.权利要求24限定的存储器单元，其中存储元件包括第一氧化 物区。
26.权利要求25限定的存储器单元，其中存储元件包括第二氧化 物区。
27.权利要求25限定的存储器单元，其中存储元件包括含氮区。
28.权利要求27限定的存储器单元，其中存储元件包括第二氧化 物区。
29.权利要求24限定的存储器单元，其中存储元件与掺杂区至少 之一直接电连接。
30.权利要求24限定的存储器单元，其中存储元件包括硅。
31.权利要求25限定的存储器单元，其中存储元件包括氧化铝。
32.权利要求24限定的存储器单元，其中掺杂区至少之一置于衬 底中。
33.权利要求24限定的存储器单元，其中掺杂区至少之一置于衬 底上方。
34.操作存储器单元的方法包括：
在区内俘获电荷对单元编程；
从单元读出数据时使电流通过该区。
35.权利要求34限定的方法，在此方法中，通过步骤包括使电流 在第一方向上流动以对单元编程和读出。
36.权利要求34限定的方法，在此方法中，通过步骤进一步包括 使电流在第二方向上流动以对单元擦除。
37.权利要求34限定的方法，其中俘获步骤包括使电流在第一方 向上流过存储元件。
38.权利要求34限定的方法，其中擦除步骤包括使电流在第二方 向上流过存储元件。
39.在具有二极管和氧化物区并在对该二级管加正向偏压时其显 示出负电阻特性的结构中，改进措施包括：
俘获电荷的存储区邻接氧化物区设置，这样通过二极管和氧化物 区的电流就流过该存储区。
40.权利要求39限定的改进结构，其中存储区包括含氮的化合物。
41.权利要求40限定的改进结构，其中化合物包括氧。
42.权利要求41限定的改进结构，其中化合物包括硅。
43.权利要求39限定的改进结构，其中存储区包括氧化铝。
44.存储器单元阵列包括：
多个单元，其至少有一个半导体区和俘获电荷的存储区；及
控制装置，其用于控制电流通过半导体区和存储区的流动。
45.权利要求44限定的阵列，其中控制装置置于单元中。
46.权利要求44限定的阵列，其中至少一个半导体区为N型。
47.权利要求46限定的阵列，其中控制装置包括P型半导体区且 其邻接N型半导体区设置。
48.权利要求47限定的阵列，其中存储装置包括氧化物区。
49.权利要求48限定的阵列，其中存储装置包括氮化合物。
50.权利要求44限定的阵列，其中控制装置置于单元之外。
51.权利要求44限定的阵列，其中单元的半导体区置于衬底中。
52.权利要求44限定的阵列，其中单元的半导体区由多晶硅形成。
53.权利要求47限定的阵列，其中控制装置包括n沟道，含n型 区的场效应晶体管。
54.存储器阵列，其在衬底上方形成，有N个层面，这里N为2或 更多，每个层面包括：
第一分隔的导体，其在平行于衬底的第一平面中；
第二分隔的导体，其在平行于衬底且在第一平面上方的第二平面 中；
多个单元，一个单元置于其各自的第一和第二导体之间，每个单 元包括：
导向元件，其更易于在一个方向上传导电流，及
存储堆叠，其包括第一和第二氧化物区而存储区在氧化物区之 间；
导向元件和存储堆叠置于第一与第二导体之间，这样电流从一个 导体通过导向元件，第一氧化物，存储区和第二氧化物再到达第二导 体。
55.权利要求54限定的存储器阵列，其中层面N-1中的第二导体 为第二导体上方和下方的单元所共用。
56.权利要求54限定的存储器阵列，其中导向元件包括p型区和n 型区而存储堆叠至少与n型掺杂区连接。
57.在置于衬底上方，具有多个层面而每个层面又有非线性元件的 三维存储器阵列中，改进措施包括：
与各非线性元件相关联的存储堆叠包括置于氧化物区之间的俘获 电荷存储区，因此流过非线性元件的电流通过氧化物区之一，存储区 和另一氧化物层。
58.权利要求57限定的改进措施，其中通过使至少第一预定密度 电流沿第一方向流过将电荷俘获在存储区。
59.权利要求58限定的改进措施，其中被俘获在存储区的电荷通 过使小于第二预定密度的电流在第一方向上流过来进行检测，所说的 第二密度小于第一密度。
60.权利要求59限定的改进措施，其中被俘获的电荷利用沿与第 一方向相反的第二方向通过存储区的电流被中和。
61.权利要求60限定的改进措施，其中当电流沿第一方向通过时， 向二极管加正向偏压。
62.权利要求61限定的改进措施，其中存储区包括氮化合物。
63.权利要求62限定的改进措施，其中二极管包括邻接氧化物区 之一的n型半导体区。
64.存储器包括：
单晶体衬底，其具有平面；
第一接点，其在衬底的所述平面上或上方；
本体，其在第一接点上；
第二接点，其在本体上，其中第二接点基本上在第一接点上方竖 直对准；
电荷存储介质，其与所述邻接，其中读出电流在与该衬底平面垂 直的方向上在第一接点与第二接点之间流动；及
控制栅，其与电荷存储介质邻接。
65.权利要求64的存储器，其中本体包括硅。
66.权利要求64的存储器，其中本体包括硅膜包围的电介质膜。
67.权利要求64的存储器，其中电荷存储介质包括电介质堆叠。
68.权利要求64的存储器，其中电荷存储介质包括硅浮栅，其由 电介质与本体分开。
69.权利要求64的存储器，其中电荷存储介质包括浮栅，其由导 电纳米晶体形成并由电介质与本体分开。
70.存储器包括：
硅晶体衬底，其具有平面；
第一硅膜，其为第一导电类型且具有第一浓度的第一导电类型掺 杂剂，掺杂剂在衬底上方形成；
第二硅膜，其为第二导电类型且具有第二浓度的第二导电类型掺 杂剂，其中第一浓度大于第二浓度；
第三硅膜，其为第一导电类型且具有第三浓度的第一导电类型掺 杂剂，其中第一硅膜与第三硅膜基本上是竖直对准；
电荷存储介质，其与第二硅膜邻接；及
控制栅，其与电荷存储介质邻接。
71.权利要求70的存储器，其中电荷存储介质包括ONO膜。
72.权利要求70的存储器，其中电荷存储介质包括邻接第二硅膜 的第一电介质层，邻接第一电介质层的浮栅，以及浮栅和控制栅之间 的第二电介质层。
73.权利要求72的存储器，其中浮栅包括纳米晶体。
74.权利要求72的存储器，其中浮栅包括连续硅膜。
75.权利要求70的存储器，其中第一导电类型为N型导电，第二 导电类型为P型导电。
76.存储器包括：
第一金属接点，其在衬底上方形成；
硅膜，其为第一导电类型，在第一金属接点上形成，并且与第一 金属接点形成肖特基(Schottky)结。
第二金属接点，其在硅膜上形成并且与硅膜形成第二肖特基结。
电荷存储介质，其与硅膜邻接；及
控制栅，其与电荷存储介质邻接。
77.权利要求76的存储器，其中电荷存储介质包括ONO膜。
78.权利要求76的存储器，其中电荷存储介质包括邻接硅膜的第 一电介质，邻接第一电介质的浮栅，以及浮栅和控制栅之间的第二电 介质。
79.权利要求78的存储器，其中浮栅包括纳米晶体。
80.权利要求78的存储器，其中浮栅为硅浮栅。
81.权利要求78的存储器，其中第一导电类型为p型导电。
82.存储器包括：
第一硅膜，其为第一导电类型，在衬底上方形成；
第一电介质层，其在第一硅膜上形成；
第二硅膜，其为第一导电类型，在电介质层上形成；
第三硅膜，其与第一硅膜，第一电介质层和第二硅膜邻接并与它 们连接，其中第三硅膜为第二导电类型，与第一导电类型相反；
电荷存储介质，其与第三硅膜邻接；及
控制栅，其与电荷存储介质邻接。
83.权利要求82的存储器，其中电荷存储介质为ONO膜。
84.权利要求82的存储器，其中电荷存储介质包括邻接第三硅膜 的第三电介质，邻接第二电介质的浮栅，以及浮栅和控制栅之间的第 三电介质。
85.权利要求84的存储器，其中浮栅由纳米晶体形成。
86.权利要求84的存储器件，其中浮栅由硅形成。
87.权利要求82的存储器件，其中第一导电类型为N型导电，第 二导电类型为P型导电。
88.存储器包括：
衬底；
第一硅膜，其在衬底上方具有第一导电类型和第一浓度；
第二硅膜，其在第一硅膜之上具有第一导电类型和第二浓度，其 中第二浓度小于第一浓度；
第三硅膜，其为第二导电类型，在第二硅膜上形成；
电荷存储介质，其与第二硅膜邻接；及
控制栅，其与电荷存储介质邻接。
89.权利要求88的存储器，其中电荷存储介质包括ONO膜。
90.权利要求88的存储器，其中电荷存储器件包括邻接第二硅膜 的第一电介质，邻接第一电介质的浮栅，以及浮栅和控制栅之间的第 二电介质。
91.权利要求90的存储器件，其中浮栅由纳米晶体形成。
92.权利要求90的存储器件，其中浮栅由硅形成。
93.权利要求88的存储器件，其中第一导电类型为P型导电，第 二导电类型为N型导电。
94.存储器包括：
单晶硅衬底，其有一平面；
电介质，其在所说的单晶硅衬底平面上方形成；
第一接点，其在电介质上形成；
本体，其在第一接点上形成；
第二接点，其在本体上形成；
电荷存储介质，其与本体邻接，其中读出电流在第一接点和第二 接点间在垂直于该衬底平面的方向上流动；及
控制栅，其与电荷存储介质邻接。
95.存储器包括：
第一柱体，其包括第一接点，第一接点上的本体，及本体上的第 二接点；
第二柱体，其在第一柱体上方形成，第二柱体包括第三接点，在 第三接点上形成的第二本体，及在第二本体上形成的第四接点；
第一电荷存储介质，其与第一柱体邻接；
第二电荷存储介质，其与第二柱体邻接；及
连续膜控制栅，其邻接第一电荷存储介质和第二电荷存储介质形 成。
96.权利要求95的存储器，其中第一电荷存储介质包括含纳米晶 体的膜。
97.存储器包括：
第一柱体，其包括第一接点，第一接点上的本体，及本体上的第 二接点；
第二柱体，其在第一柱体上方形成，第二柱体包括第三接点，在 第三接点上形成的第二本体，及在所说的本体上形成的第四接点；
第一电介质，其在第一柱体和第二柱体的侧壁上形成；
纳米晶体膜，其在邻接第一和第二柱体的第一电介质上形成并与 其邻接；
第二电介质，其邻接该纳米晶体形成；
第一控制栅，其邻接与第一柱体邻接的第二电介质形成；及
第二控制栅，其邻接与第二柱体邻接的第二电介质形成。
98.权利要求97的存储器，其中第一控制栅和第二控制栅由连续 膜形成。
99.半导体器件包括：
单体三维阵列电荷存储器件，其在单晶体半导体衬底上方的非晶 或多晶半导体层中形成；及
驱动电路，其在衬底中形成，至少部分地在阵列下方，阵列之内 或阵列上方。
100.权利要求99的半导体器件，其中驱动电路包括在衬底中阵列 下方形成的至少一个检测放大器和电荷泵。
101.权利要求99的半导体器件，其中两个连续器件层面之间的至 少一个表面用化学机械抛光来整平。
102.权利要求101的半导体器件，其中阵列包含四个或更多个层 面。
103.权利要求102的半导体器件，其中各个电荷存储器件选自柱 形TFT EEPROM，有电荷存储区的柱形二极管，自对准TFT EEPROM， 以及轨道堆叠TFT EEPROM。
104.权利要求103的半导体器件，其中阵列中的每一个层面都通 过抛光的平面型层间绝缘层与阵列的另一层面分隔开。
105.权利要求104的半导体器件，其中每一个器件层面对邻接器 件层面都是平的。
106.三维半导体器件包括多个器件层面，每个器件层面包含：
有源半导体区；
电荷存储区；
第一电极；
第二电极；及
其中有源半导体区的第一侧面与第一和第二电极之一的第一侧面 对准。
107.权利要求106的半导体器件，其中有源半导体区的第二侧面 与第一和第二电极中的另一个的第二侧面对准。
108.权利要求107的半导体器件，其中：
有源半导体区包括含沟道，源和漏区的竖直柱体；
第一和第二电极连接源和漏区中的一个；及
器件进一步包括栅电极。
109.权利要求107的半导体器件，其中：
有源半导体区包括竖直的p-n结柱体；及
第一和第二电极连接p-n结的p区和n区中的一个。
110.包括多个器件层面的三维半导体器件的制造方法，每个器件 层面的制造方法包括：
形成有源半导体区；
形成电荷存储区；
形成第一电极；
形成第二电极；及
使有源半导体区的至少两个侧面和第一电极在同一光刻步骤期间 形成图案。
111.权利要求110的方法，其中有源半导体区和第一电极使用第 一掩膜蚀刻。
112.权利要求111的方法，进一步包括使用第二掩膜蚀刻第二电 极和有源半导体区。
113.权利要求111的方法，其中：
有源半导体区包括含沟道，源和漏区的竖直柱体；
第一和第二电极连接源和漏区中的一个；及
进一步包括形成栅电极。
114.权利要求111的方法，其中：
有源半导体区包括竖直的p-n结柱体；及
第一和第二电极连接p-n结的p区和n区中的一个。
115.半导体器件包括：
有源半导体区，其包括沟道，源和漏区；
栅绝缘层；
源电极；
漏电极；及
栅电极。
其中有源半导体区的第一侧面只在有源半导体区的沟道部分与栅 电极的侧面对准。
116.权利要求115的器件，其中栅绝缘层包括电荷存储区的一部 分。
117.权利要求116的器件，其中器件包括纳入单体三维阵列器件 中的自对准TFT。
118.半导体器件的制造方法，其包括：
形成包含沟道，源和漏区的有源半导体区；
形成栅绝缘层；
形成源电极；
形成漏电极；
形成栅层；及
使栅层和有源半导体层的源和漏区，但其沟道区除外，在同一光 刻步骤期间形成图案。
119.权利要求118的方法，其中：
有源半导体区和栅层使用第一掩膜进行蚀刻；及
栅绝缘层包括一部分电荷存储区。
120.权利要求119的方法，其进一步包括形成单体三维阵列电荷 存储器件，该阵列包括形成图案的有源半导体层。
121.场效应晶体管，其包括：
源；
漏；
沟道；
栅；
在栅与沟道之间至少一个绝缘层；及
栅线，其基本上平行于源-沟道-漏的方向延伸并且与栅连接和 对栅自对准。
122.权利要求121的晶体管，其中源、漏和沟道在位于层间绝缘 层上方的多晶硅有源层中形成。
123.权利要求122的晶体管，其中：
晶体管包括EEPROM；
栅包括控制栅；及
至少一个绝缘层位于控制栅和沟道之间的电荷存储区。
124.权利要求123的晶体管，其中电荷存储区包括ONO电介质膜 或含导电纳米晶体的绝缘层。
125.权利要求123的晶体管，其中电荷存储区包括：
隧道电介质，其在沟道上方；
浮栅，其在隧道电介质上方；及
控制栅电介质，其在浮栅上方。
126.权利要求123的晶体管，其进一步包括：
侧壁间隔，其邻接栅侧壁设置，高度约与栅高度相同；及
栅间绝缘层，其与侧壁间隔邻接设置而在源和漏区的上方，并且 其高度约与侧壁间隔高度相同。
127.权利要求126的晶体管，其中：
栅线设置在侧壁间隔和栅间绝缘层的上方；及
栅线穿过侧壁间隔之间的开口与栅连接。
128.权利要求127的晶体管，其进一步包括：
第一位线，其与源区连接；及
第二位线，其与漏区连接；
其中第一和第二位线设置在栅间绝缘层下边并且沿基本上与源- 沟道-漏方向相垂直的方向延伸。
129.权利要求124的晶体管，其中栅包括：
第一部分，其连接电荷存储区；及
第二部分，其在第一部分的上方；
其中第一和第二栅部分包括分隔沉积的层。
130.权利要求126的晶体管，其中：
栅线包括字线，而字线包括两个多晶硅层之间的硅化物层；及
栅线直接设置在栅间绝缘层上和侧壁间隔的顶部。
131.权利要求123的晶体管，其中栅线包括字线，而字线与沟道 和电荷存储区自对准。
132.三维非易失性器件阵列，其包括：
多个竖直分隔的器件层面，每个层面包括一个TFT EEPROM阵列， 每个TFT EERPOM包括沟道，源和漏区，而电荷存储区与沟道区邻接；
每个器件层面中的多个位线列，每个位线连接TFT EEPROM的源或 漏区；
每个器件层面中的多个字线行；及
至少一个层间绝缘层，其设置在器件层面之间。
133.权利要求132的阵列，其中：
在至少一个器件层面中，位线列置于TFT EEPROM沟道与字线行相 反的侧面上；
每个TFT EEPROM的沟道包括非晶硅或多晶硅；
位线列基本上沿垂直于TFT EEPROM的源-沟道-漏方向延伸；
每个字线连接TFT EEPROM的控制栅或每个字线起TFT EEPROM控 制栅的作用，而字线行基本上沿平行于TFT EEPROM的源-沟道-漏方 向延伸；及
字线与阵列TFT EEPROM的控制栅自对准，同时字线与设置在各自 字线底下的TFT EEPROM的沟道和电荷存储区自对准。
134.权利要求133的阵列，其中每个电荷存储区包括ONO电介质 膜或含导电纳米晶体的绝缘层。
135.权利要求133的阵列，其中每个电荷存储区包括：
隧道电介质，其在沟道上方；
浮栅，其在隧道电介质上方；及
控制栅电介质，其在浮栅上方。
136.权利要求133的阵列，其进一步包括：
侧壁间隔，其邻接TFT EEPROM控制栅的侧壁设置，其中侧壁间隔 高度约与控制栅高度相同；及
栅间绝缘层，其在每个器件层中TFT EEPROM源和漏区上方的侧壁 间隔之间设置，其中栅间绝缘层高度约与侧壁间隔高度相同。
137.权利要求136的阵列，其中：
字线设置在每个器件层面中的侧壁间隔上和栅间绝缘层上；及
字线通过侧壁间隔之间的开口连接各个TFT EEPROM的控制栅。
138.权利要求137的阵列，其中每个器件层面中的位线包括在栅 间绝缘层之下延伸的轨道。
139.权利要求138的阵列，其中：
轨道包括在掺杂半导体区上方的硅化物层；及
掺杂半导体区包括在邻接TFT EEPROM沟道设置的掺杂半导体区的 范围内的TFT EEPROM源和漏区。
140.权利要求132的阵列，其中每个控制栅包括：
第一部分，其连接电荷储区；及
第二部分，其在第一部分上方；
其中第一和第二栅部分包括分隔的沉积层。
141.权利要求132的阵列，其进一步包括字线接点和位线接点， 这些接点把字线和位线与设置在阵列第一器件层面下边半导体衬底中 的外围电路相连接。
142.权利要求141的阵列，其中字线和位线接点在多个器件层面 之间延伸。
143.权利要求132的阵列，其中：
每个存储器单元包括TFT EEPROM；及
每位每个存储器单元大小约为(2F2)/N，这里F为最小特征尺寸， N是第三维上的器件层数，此处N＞1。
144.EEPROM包括：
沟道；
源；
漏；
隧道电介质，其设置在沟道上方；
浮栅，其设置在隧道电介质上方；
侧壁间隔，其邻接浮栅侧壁设置；
字线，其设置在浮栅上方；及
控制栅电介质，其设置在控制栅和浮栅之间；
其中控制栅电介质设置在侧壁间隔上方。
145.权利要求144的EEPROM，其中：
侧壁间隔延伸至浮栅顶部；及
控制栅电介质设置在浮栅和侧壁间隔的顶表面。
146.权利要求144的EEPROM，其中浮栅在侧壁间隔上方竖直延 伸。
147.权利要求146的EEPROM，其中浮栅在侧壁间隔上方横向延 伸，因此浮栅呈“T”形。
148.权利要求147的EEPROM，其中：
控制栅电介质设置在浮栅的顶表面和侧表面的上方，而浮栅在侧 壁间隔上方延伸；及
字线设置在控制栅电介质上方，因此字线起EEPROM控制栅的作 用。
149.权利要求146的EEPROM，其中使浮栅的顶平面要弄粗糙或形 成织构。
150.权利要求144的EEPROM，其中源，漏和沟道在设置在层间绝 缘层上方的多晶硅有源层中形成，因此EEPROM包括TFT。
151.三维存储器阵列，其包括：
多个竖直分隔的器件层面，每个层面包括权利要求150的TFT EEPROM阵列；
各个器件层面中的多个位线列，每个位线连接TFT EEPROM的源或 漏区，而位线列基本上垂直于TFT EEPROM的源-沟道-漏方向延伸；
各个器件层面中的多个字线行，而字线行基本上平行于TFT EEPROM的源-沟道-漏方向延伸；及
至少一个层间绝缘层设置在器件层面之间。
152.权利要求150的阵列，其中：
字线与TFT EEPROM的沟道和浮栅对准；及
各器件层面中的位线包括在字线下边延伸的轨道。
153.非易失存储器单元的阵列，其中每个存储器单元包括半导体 器件，而每位每个存储器单元的大小约为(2f2)/N，其中f为最小特 征尺寸，N为第三维上的器件层数，此处N≥1。
154.权利要求153的阵列，其中：
阵列包括单体三维存储器阵列，其包括多个竖直分隔的器件层 面，其中N＞1；及
半导体器件包括TFT EEPROM，而TFT EEPROM包括沟道，源和漏 区，及电荷存储区。
155.权利要求154的阵列，其进一步包括：
各器件层面中的多个位线列，每个位线连接TFT EEPROM的源或漏 区，而位线列基本上沿垂直于TFT EEPROM的源-沟道-漏方向延伸；
各器件层面中的多个字线行，字线行基本上沿平行于TFT EEPROM 的源-沟道-漏方向延伸；及
至少一个层间绝缘层设置在器件层面之间。
156.权利要求155的阵列，其中：
TFT EEPROM进一步包括控制栅；及
多个字线与设置在各字线底下的各自TFT EEPROM的控制栅，各自 TFT EEPROM的沟道区，以及各自TFT EEPROM的电荷存储区自对准。
157.权利要求156的阵列，其中TFT EEPROM进一步包括：
侧壁间隔，其邻接TFT EEPROM的栅侧壁设置，其中侧壁间隔高度 约与栅高度相同；及
栅间绝缘层，其设置在侧壁间隔之间及各器件层中TFT EEPROM的 源和漏区上方，其中栅间绝缘高度约与侧壁间隔高度相同。
158.权利要求157的阵列，其中：
字线设置在侧壁间隔上和各器件层面中的栅间绝缘层上；及
字线通过侧壁间隔之间的开口连接各自TFT EEPROM的控制栅。
159.权利要求155的阵列，其中TFT EEPROM进一步包括：
浮栅，其设置在电荷存储区；
侧壁间隔，其邻接TFT EEPROM浮栅的侧壁设置；
栅间绝缘层，其设置在侧壁间隔之间和各器件层中TFT EEPROM的 源和漏区上方，其中栅间绝缘层高度约与侧壁间隔高度相同；及
控制栅电介质层，其设置在侧壁间隔和栅间绝缘层的上方以及字 线之下。
160.权利要求159的阵列，其中浮栅在侧壁间隔上方竖直及水平 延伸，因此浮栅呈“T”形。
161.权利要求155的阵列，其进一步包括字线接点和位线接点， 这些接点把字线和位线与设置在阵列第一器件层面下边半导体衬底中 的外设电路连接起来；及
其中位线接点在多个器件层面延伸。
162.EEPROM的制造方法，其包括：
设置半导体有源区；
在有源区上方形成电荷存储区；
在电荷存储区上方形成导电栅层；
使栅层形成图案以形成叠加在电荷存储区上的控制栅；
使用控制栅作为掩膜掺杂有源区以形成有源区中的源和漏区；
在控制栅上方及邻接控制栅形成第一绝缘层；
使控制栅顶部暴露而不用光刻掩膜屏蔽；及
形成字线连接控制栅暴露的顶部，因此字线与控制栅自对准。
163.权利要求162的方法，其进一步包括：
在栅层上方形成阻挡层；
使阻挡层在栅层形成图案步骤期间形成图案；
邻接控制栅和阻挡层侧壁形成侧壁间隔。
164.权利要求163的方法，其中：
阻挡层包括与侧壁间隔材料和控制栅材料不同的材料；
暴露控制栅顶部的步骤包括整平第一绝缘层使阻挡层暴露及选择 性地从侧壁间隔之间去除阻挡层以形成栅连接通孔；及
形成字线的步骤包括在第一绝缘层上方和栅连接通孔中沉积字 线，这样栅连接通孔中的字线部分就形成了控制栅的顶部。
165.权利要求162的方法，其中字线在第一绝缘层上形成，因此 字线的上表面基本上是平的。
166.权利要求162的方法，其中：
暴露控制栅顶部的步骤包括整平第一绝缘层使控制栅暴露；及
其中形成字线的步骤包括在第一绝缘层上方沉积字线，因此字线 连接暴露的控制栅。
167.权利要求162的方法，其中：
设置有源区的步骤包括在层间绝缘层上方形成多晶硅有源层；
形成电荷存储区的步骤包括形成ONO电介质膜或含导电纳米晶体 的绝缘层；及
形成字线的步骤包括在第一绝缘层和暴露控制栅的上方沉积至少 一个导电层，在该至少一个导电层上形成第一光学抗蚀剂掩膜，以及 蚀刻该至少一个导电层以形成字线。
168.权利要求167的方法，其进一步包括使用字线作为掩膜蚀刻 有源区和电荷存储区，因而字线与EEPROM的沟道和电荷存储区自对 准。
169.权利要求168的方法，其进一步包括：
邻接控制栅侧壁形成侧壁间隔；
在控制栅，侧壁间隔，以及掺杂过的源和漏区上方形成金属层；
对金属层加热以在源和漏区上方形成金属硅化物区；及
选择性地从侧壁间隔中去除金属层。
170.权利要求169的方法，其中：
掺杂的源和漏区以及硅化物区包括基本上沿垂直于源-沟道-漏 方向延伸的位线；及
字线基本上平行于源-沟道-漏方向延伸。
171.权利要求170的方法，其中形成多晶硅有源层的步骤包括：
形成非晶硅层或多晶硅层；
在形成金属层后对EEPROM加热，使用金属层作为催化剂使非晶硅 层或多晶硅层再结晶。
172.权利要求162的方法，其中EEPROM使用两个光刻掩膜步骤形 成。
173.EEPROM的制造方法，其包括：
设置半导体有源区；
在有源区上方形成隧道电介质层；
在隧道电介质层上方形成导电栅层；
使栅层形成图案以形成叠加在隧道电介质层上的浮栅；
使用浮栅作为掩膜掺杂有源区以形成有源区中的源和漏区；
邻接浮栅侧壁形成侧壁间隔；
在侧壁间隔上方并邻接侧壁间隔，以及在源和漏区上方形成第一 绝缘层；
在浮栅上方形成控制栅电介质层；及
在控制栅电介质和第一绝缘层上方形成字线。
174.权利要求173的方法，其进一步包括：
在栅层上方形成阻挡层，这里阻挡层包括与侧壁间隔材料和栅层 材料不同的材料；
在栅层形成图案步骤期间使阻挡层形成图案；
形成侧壁间隔从而使其除邻接浮栅侧壁形成延伸邻接阻挡层侧壁 设置；
整平第一绝缘层使阻挡层暴露；
选择性地从侧壁间隔之间去除阻挡层以形成栅连接通孔；
在栅连接通孔中形成控制栅电介质；及
通过在栅连接通孔中沉积部分字线在控制栅电介质上方的栅连接 通孔中形成控制栅。
175.权利要求173的方法，其进一步包括：
整平第一绝缘层使浮栅顶部暴露；
在第一绝缘层上方，侧壁间隔上方和浮栅上方形成控制栅电介 质；及
在控制栅电介质上方形成字线，因此字线起EEPROM控制栅的作 用。
176.权利要求175的方法，其进一步包括形成在侧壁间隔上方竖 直及水平延伸的浮栅的上部。
177.权利要求176的方法，其进一步包括形成浮栅的半球形晶粒 硅上部。
178.权利要求177的方法，其进一步包括弄粗糙浮栅上部的上表 面。
179.权利要求173的方法，其进一步包括：
在浮栅，侧壁间隔以及掺杂过的源和漏区上方形成金属层；
加热金属层以在源和漏区上方形成金属硅化物区；及
选择性地从侧壁间隔去除金属层。
180.权利要求179的方法，其中：
掺杂的源和漏区及硅化物区包括基本上垂直于源-沟道-漏方向 延伸的位线；及
字线基本上沿平行于源-沟道-漏方向延伸。
181.形成非易失性存储器阵列的方法，其包括：
形成半导体有源层；
在有源层上方形成第一绝缘层；
在第一绝缘层上方形成多个栅电极；
使用栅电极作为掩膜掺杂有源层以在有源层中形成多个源和漏 区，而多个位线基本上沿垂直于源-漏方向延伸；
在栅电极上方并且邻接栅电极，以及在源区、漏区和位线上方形 成第二绝缘层；
整平第二绝缘层；及
在基本上平行于源-漏方向延伸的第二绝缘层上方形成多个字 线。
182.权利要求181的方法，其中包括栅电极、源、漏、沟道、部 分字线和部分两个位线的存储器件的每个单元只使用两个光刻掩膜步 骤制造。
183.权利要求182的方法，其进一步包括：
邻接栅电极侧壁形成侧壁间隔；
在栅电极，侧壁间隔，掺杂的源和漏区以及位线的上方形成金属 层；
加热金属层以在源和漏区以及位线的上方形成金属硅化物区；及
选择性地从侧壁间隔中去除金属层。
184.权利要求181的方法，其中栅电极包括EEPROM的控制栅，而 绝缘层包括EEPROM的电荷存储区。
185.权利要求184的方法，其中字线与控制栅自对准。
186.权利要求181的方法，其中栅电极包括EEPROM的浮栅，绝缘 层包括隧道电介质层。
187.权利要求181的方法，其中形成字线的步骤包括在第二绝缘 层上方沉积至少一个导电层，在该至少一个导电层上形成第一光学抗 蚀剂掩膜，以及蚀刻该至少一个导电层以形成字线。
188.权利要求187的方法，其进一步包括使用字线作为掩膜蚀刻 有源层和第一绝缘层，因此字线与设置在源和漏区之间有源层中的多 个EEPROM沟道自对准。
189.权利要求181的方法，其进一步包括在字线上方形成层间绝 缘层及在层间绝缘层上方形成阵列的至少一个附加器件层面。
190.权利要求189的方法，其进一步包括：
在延伸至第一字线或位线的第二绝缘层中形成第一通孔；
形成至少一个导电层；及
使导电层形成图案以形成多个字线或字线连接层以及至少一个位 线连接层，其通过第一通孔连接多个字线或位线中的至少之一。
191.权利要求190的方法，其中：
第一通孔除穿过第二绝缘层延伸以外还要穿过层间绝缘层延伸； 及
使该至少一个导电层形成图案包括在阵列的N+1个层面中形成多 个字线连接层和在阵列的第N个层面中形成至少一个字线或位线连接 层。
192.权利要求189的方法，其进一步包括在同一退火步骤过程中 活化阵列多个器件层面中的掺杂过的源和漏区。
193.权利要求189的方法，其进一步包括在同一退火步骤过程中 使阵列多个器件层面的有源层再结晶。
194.权利要求193的方法，其进一步包括像在再结晶步骤中一样 在退火步骤中活化阵列多个器件层面中的掺杂过的源和漏区。
195.EEPROM阵列的制造方法，其包括：
设置半导体有源区；
在有源区上方形成多个虚拟挡块；
使用虚拟挡块作为掩膜掺杂有源区以在有源区中形成源和漏区；
在虚拟挡块上方和虚拟挡块之间形成栅间绝缘层；
整平栅间绝缘层使虚拟挡块顶部暴露；
选择性地从整平栅间绝缘层的部分之间去除虚拟挡块以在栅间绝 缘层的部分之间形成多个通孔；
在多个通孔中的有源区上方形成电荷存储区；
在电荷存储区上方形成导电栅层；及
使导电栅层形成图案以形成叠加电荷存储区上的控制栅。
196.权利要求195的方法，其中电荷存储区包括ONO电介质膜或 含导电纳米晶体的绝缘层。
197.权利要求195的方法，其中电荷存储区包括隧道电介质和控 制栅电介质之间的浮栅。
198.权利要求195的方法，其中虚拟挡块包括PECVD氮化硅。
199.权利要求195的方法，其中虚拟挡块包括牺牲导电栅和保护 绝缘层。
200.权利要求199的方法，其进一步包括在虚拟挡块侧壁上形成 侧壁间隔。
201.权利要求195的方法，其中：
有源区包括在层间绝缘层上方形成的非晶硅或多晶硅层；及
虚拟挡块材料在低于600℃的温度下沉积。
202.权利要求201的方法，其进一步包括：
在虚拟挡块上方和有源区中暴露的源和漏区上方形成金属层；
对金属层退火以在源和漏区上方形成硅化物区；及
选择性地去除留在虚拟挡块上方金属层的未反应部分。
203.权利要求202的方法，其进一步包括用硅化物区作为催化剂 使有源区再结晶。
204.权利要求202的方法，其中硅化物区包括基本上在垂直于源 -漏方向延伸的埋置的位线。
205.权利要求204的方法，其中导电栅层形成图案的步骤包括在 电荷存储区上方的通孔中形成多个控制栅和在栅间绝缘层上方形成多 个字线。
206.权利要求195的方法，其中每个电荷存储区包含在通孔中有 源区上方的第一水平部分，邻接栅间绝缘层侧壁通孔中的竖直部分， 以及栅间绝缘层上方的第二水平部分。
207.权利要求195的方法，其进一步包括在EEPROM阵列上方形成 层间绝缘层，以及在层间绝缘层上方至少再多形成一个EEPROM阵列。
208.形成TFT EEPROM的方法，其包括：
形成包括非晶硅或多晶硅有源层，电荷存储区和控制栅的TFT EEPROM；
提供连接有源层的结晶催化剂；
在提供催化剂用其使有源层再结晶的步骤之后加热有源层。
209.权利要求208的方法，其进一步包括：
在有源层上方形成多个结晶窗；及
将结晶催化剂提供到结晶窗内。
210.权利要求209的方法，其中形成多个结晶窗的步骤包括：
在TFT EEPROM上方形成绝缘层；及
使绝缘层形成图案以同时形成结晶窗边界和侧壁间隔。
211.权利要求210的方法，其中侧壁间隔在牺牲栅上形成。
212.权利要求211的方法，其进一步包括：
去除牺牲栅；及
在去除牺牲栅和加热步骤之后形成电荷存储区和控制栅。
213.权利要求208的方法，其中催化剂包括Ni，Ge，Mo，Co，Pt， Pd，或它们的硅化物。
214.权利要求208的方法，其进一步包括：
在有源层中形成源和漏区；
形成与源和漏区连接的金属硅化物结晶催化剂；及
用金属硅化物作为结晶催化剂使有源层再结晶。
215.权利要求208的三维阵列TFT EEPROM形成方法，其进一步包 括：
在TFT EEPORM上方形成至少一个层间绝缘层；及
在该至少一个层间绝缘层的上方形成多个第二TFT EEPROM。
216.权利要求215的方法，其进一步包括在同一退火步骤过程中 使阵列多个器件层面内TFT中的有源层再结晶。
217.权利要求216的方法，其进一步包括像再结晶步骤一样在同 一退火步骤过程中使阵列多个器件层面中的TFT被掺杂源和漏区活 化。
218.置于衬底上方的半导体器件阵列，阵列包括：
第一多个分隔的导体，其置于沿第一方向的衬底上方的第一高度 上；及
第二多个分隔的轨道堆叠，其置于与第一方向不同的第二方向的 第二高度，每个轨道堆叠包括：
半导体膜，其第一表面与第一多个分隔的导体连接；
导电膜；及
局部电荷存储膜，其置于半导体膜第二表面与导电膜之间。
219.权利要求218的存储器阵列，其中第二多个分隔的轨道堆叠 置于第一多个分隔的导体上方。
220.权利要求218的存储器阵列，其中分隔导体之间的空间包含 整平的沉积氧化物材料。
221.权利要求218的存储器阵列，其中半导体膜包括多晶硅。
222.权利要求221的存储器阵列，其中多晶硅为P-掺杂的。
223.权利要求222的存储器阵列，其中P-掺杂多晶硅包括在分 隔导体和分隔轨道堆叠之间连接交叉处的N+向外扩散层。
224.权利要求218的存储器阵列，其中局部电荷存储膜包括电荷 俘获介质。
225.权利要求224的存储器阵列，其中电荷俘获介质包括电介质 隔离的浮栅。
226.权利要求224的存储器阵列，其中电荷俘获介质包括电隔离 的纳米晶体。
227.权利要求224的存储器阵列，其中电荷俘获介质包括电介质 堆叠的电荷俘获层。
228.权利要求227的存储器阵列，其中电介质堆叠包括O-N-O 电介质堆叠。
229.权利要求224的存储器阵列，其中导电膜包括导电多晶硅。
230.权利要求229的存储器阵列，其中导电膜包括含导电金属的 膜。
231.权利要求218的存储器阵列，其中分隔的导体包括多晶硅。
232.权利要求231的存储器阵列，其中分隔的导体包括含导电金 属的膜。
233.权利要求231的存储器阵列，其中分隔的导体的多晶硅包括 第二导电类型的多晶硅。
234.权利要求233的存储器阵列，其中第二导电类型多晶硅是N+ 掺杂的。
235.权利要求218的存储器阵列，其中半导体膜包括多晶硅。
236.权利要求2235的存储器阵列，其中第一导电类型是P-掺杂 的。
237.权利要求236的存储器阵列，其中P-掺杂的半导体膜包括在 第一多个分隔导体和第二多个分隔轨道堆叠之间连接交叉处的N+向外 扩散层。
238.权利要求218的存储器阵列，其中：
第一多个分隔导体包括第一导电类型掺杂多晶硅和含金属或金属 硅化物的邻接层；及
导电膜包括第一导电类型掺杂多晶硅和含金属或金属硅化物的邻 接层。
239.置于衬底上方的半导体器件阵列，阵列包括：
第一多个分隔的导体，其置于第一方向衬底上方的第一高度上； 及
第二多个分隔的轨道堆叠，其置于与第一方向不同的第二方向上 的第二高度上，每个轨道堆叠包括：
半导体膜，其第一表面与多个分隔导体连接；
导电膜；及
局部电荷存储膜，其置于半导体膜的第二表面与导电膜之间；
隔离膜；
第三多个分隔导体，其置于第一方向隔离膜上方的第三高度上；
第四多个分隔轨道堆叠，其置于与第一方向不同的第二方向隔离 膜上方的第四高度上，每个轨道堆叠包括：
半导体膜，其第一表面与第三多个分隔导体连接；
导电膜；及
局部电荷存储膜，其置于半导体膜的第二表面与导电膜之间。
240.权利要求239的存储器阵列，其中：
第二多个分隔的轨道堆叠置于第一多个分隔导体的上方；
隔离膜置于第二多个分隔轨道堆叠的上方；
第三多个分隔导体置于隔离膜上方；
第四多个分隔轨道堆叠置于第三多个分隔导体的上方。
241.权利要求239的存储器阵列，其中分隔导体之间的空间包含 整平的沉积氧化物材料。
242.权利要求239的存储器阵列，其中半导体膜包括P-掺杂多晶 硅。
243.权利要求242的存储器阵列，其中P-掺杂多晶硅包括在分隔 导体和分隔轨道堆叠之间连接交叉处的N+向外扩散区。
244.权利要求239的存储器阵列，其中局部电荷存储膜包括电荷 俘获介质。
245.权利要求244的存储器阵列，其中电荷俘获介质包括电介质 隔离的浮栅。
246.权利要求244的存储器阵列，其中电荷俘获介质包括电隔离 的纳米晶体。
247.权利要求244的存储器阵列，其中电荷俘获介质包括电介质 堆叠的电荷俘获层。
248.权利要求247的存储器阵列，其中电介质堆叠包括O-N-O 电介质堆叠。
249.权利要求244的存储器阵列，其中导电膜包括导电多晶硅。
250.权利要求249的存储器阵列，其中导电膜包括含导电金属的 膜。
251.权利要求239的存储器阵列，其中分隔的导体包括多晶硅。
252.权利要求251的存储器阵列，其中分隔的导体包括含导电金 属的膜。
253.权利要求251的存储器阵列，其中分隔导体的多晶硅包括第 二导电类型多晶硅。
254.权利要求253的存储器阵列，其中第二导电类型多晶硅是N+ 掺杂的。
255.权利要求239的存储器阵列，其中半导体膜包括多晶硅。
256.权利要求255的存储器阵列，其中半导体膜多晶硅是P-掺杂 的。
257.权利要求256的存储器阵列，其中P-掺杂半导体膜包括在第 一多个分隔导体和第二多个分隔轨道堆叠之间连接交叉处的N+向外扩 散区。
258.权利要求239的存储器阵列，其中：
第一和第三多个分隔导体包括第一导电类型掺杂多晶硅和含金属 或金属硅化物的邻接层；及
导电膜包括第一导电类型掺杂多晶硅和含金属或金属硅化物的邻 接层。
259.置于衬底上方的存储器阵列，阵列包括：
第一多个第一分隔轨道堆叠，其设置在第一方向衬底上方的第一 高度上，每个第一轨道堆叠包括：
导电膜；
局部电荷存储膜，其置于导电膜上方；及
半导体膜，其置于局部电荷存储膜上方；
第二多个分隔导体，其置于与第一方向不同的第二方向第一高度 上方的第二高度上；及
第三多个第二分隔轨道堆叠，其置于沿第一方向第二高度上方的 第三高度上，每个第二轨道堆叠包括：
半导体膜；
局部电荷存储膜，其置于半导体膜上方；及
导电膜，其置于局部电荷存储膜上方。
260.权利要求259的存储器阵列，其中第二多个分隔导体连接第 一和第三轨道堆叠中的半导体膜。
261.权利要求260的存储器阵列，其中第二多个分隔导体连接第 一和第三轨道堆叠内半导体膜中被掺杂的源和漏区。
262.置于衬底上方的存储器阵列，阵列包括：
第一多个分隔轨道堆叠，其置于第一方向衬底上方的第一高度 上，每个轨道堆叠包括导电膜，置于导电膜上方的局部电荷存储膜和 置于局部电荷存储膜上方的半导体膜；及
第一多个分隔导体，其置于与第一方向不同的第二方向上第一高 度上方的第二高度上，分隔导体叠加在含杂质的半导体膜区上，该区 形成了分隔导体与局部电荷存储膜之间的电连接。
263.权利要求262的存储器阵列，其进一步包括：
第三多个分隔轨道堆叠，其置于第一方向第二高度上方的第三高 度上，每个轨道堆叠包括导电膜，置于导电膜上方的局部电荷存储膜， 以及置于局部电荷存储膜上方的第二半导体膜；及
第四多个分隔导体，其置于第二方向第三高度上方的第四高度 上，分隔导体叠加在含杂质的第二半导体膜区上，该区形成分隔导体 与局部电荷存储膜之间的电连接。
264.权利要求262的存储器阵列，其中分隔导体之间的空间包含 整平的氧化物材料。
265.置于衬底上方的存储器阵列，阵列包括：
第一多个分隔轨道堆叠，其置于第一方向衬底上方的第一高度 上，每个轨道堆叠包括导电膜和置于导电膜上方的局部电荷存储膜；
第一多个分隔导体，其置于与第一方向不同的第二方向第一高度 上方的第二高度上，分隔导体与轨道堆叠进行连接交叉，因此分隔导 体在连接交叉处直接连接局部电荷存储膜；及
半导体膜，其置于分隔导体之间，以及在连接交叉处周围区域中 局部电荷存储膜的上方。
266.权利要求265的存储器阵列，其中分隔导体之间的空间包含 整平的氧化物材料。
267.权利要求265的存储器阵列，其中半导体膜包括多晶硅。
268.权利要求267的存储器阵列，其中多晶硅半导体膜是P-掺杂 的。
269.权利要求268的存储器阵列，其中P-掺杂多晶硅包括邻接分 隔导体的N+向外扩散区。
270.权利要求265的存储器阵列，其中局部电荷存储膜包括电荷 俘获介质。
271.权利要求270的存储器阵列，其中电荷俘获介质包括电介质 隔离浮栅。
272.权利要求270的存储器阵列，其中电荷俘获介质包括电隔离 纳米晶体。
273.权利要求270的存储器阵列，其中电荷俘获介质包括电介质 堆叠的电荷俘获层。
274.权利要求273的存储器阵列，其中电介质堆叠包括O-N-O 电介质堆叠。
275.权利要求270的存储器阵列，其中导电膜包括导电多晶硅。
276.权利要求275的存储器阵列，其中导电膜包括含导电金属的 膜。
277.权利要求265的存储器阵列，其中分隔导体包括多晶硅。
278.权利要求277的存储器阵列，其中分隔导体包括含导电金属 的膜。
279.权利要求277的存储器阵列，其中分隔导体的多晶硅包括第 二导电类型多晶硅。
280.权利要求277的存储器阵列，其中第二导电类型多晶硅是N+ 掺杂的。
281.权利要求265的存储器阵列，其中半导体膜包括多晶硅。
282.权利要求281的存储器阵列，其中半导体膜多晶硅是P-掺杂 的。
283.权利要求282的存储器阵列，其中P-掺杂半导体膜包括在第 一多个分隔导体和第二多个分隔轨道堆叠之间连接交叉处的N+向外扩 散区。
284.权利要求265的存储器阵列，其中：
第一多个分隔导体包括第一导电类型多晶硅和含金属或金属硅化 物的邻接层；
导电膜包括第一导电类型掺杂多晶硅和含金属或金属硅化物的邻 接层。
285.权利要求265的存储器阵列，其中阵列包括单体三维阵列。
286.三维阵列两位信息NMOS存储器单元的存储器单元编程方 法，存储器单元阵列置于衬底上方，其包括第一多个存储器层面Z个， 而第z个存储器层面包括第二多个位线导体X个和第三多个字线导体Y 个，存储器单元有局部电荷存储介质，所说的方法包括：
设置第一电位，第二电位和第三电位，第一电位小于第二电位， 第二电位小于第三电位；
在由字线y，层面z所限定的地址处对置于位线x和x+1之间的编 程存储单元进行选择；
对第一个两位进行编程，通过：
将第一电位加在第z个层面上小于或等于x的所有位线上；
将第二电位加在第z个层面上大于x的所有位线上；
将第三电位加在第z个层面上的字线y上；及
将第一电位加在第z个层面上除y以外的所有字线和除第z个层 面以外层面上的所有字线和位线上；及
对第二个两位进行编程；通过：
将第一电位加在第z个层面上大于x的所有位线上；
将第二电位加在第z个层面上小于或等于x的所有位线上；
将第三电位加在第z个层面上的字线y上；及
将第一电位加在第z个层面上除y以外的所有字线和除第z个层 面之外的层面上的所有字线和位线上。
287.权利要求286的方法，其中第二电位约为3-8伏，大于第一 电位。
288.权利要求287的方法，其中第三电位约为9-13伏，大于第 一电位。
289.三维阵列两位信息PMOS存储器单元的存储器单元编程方 法，存储器单元的阵列置于衬底上方，其包括第一多个存储器层面Z 个，而第z个存储器层间包括第二多个位线导体X个和第三多个字线 导体Y个，存储器单元有局部电荷存储介质，所述方法包括：
设置第一电位，第二电位和第三电位，第一电位大于第二电位， 第二电位大于第三电位；
在由字线y，层面z所限定的地址处对置于位线x和x+1之间的编 程存储单元进行选择；
对第一个两位进行编程，通过：
将第一电位加在第z个层面上小于或等于x的所有位线上；
将第二电位加在第z个层面上大于x的所有位线上；
将第三电位加在第z个层面上的字线y上；及
将第一电位加在第z个层面上除y以外的所有字线和除第z个层 面的外层面上的所有字线和位线上；及
对第二个两位进行编程，通过：
将第一电位加在第z个平面上大于x的所有位线上；
将第二电位加在第z个平面上小于或等于x的所有位线上；
将第三电位加在第z个平面上的字线y上；及
将第一电位加在第z个平面上除y以外的所有字线和除第z个层 面以外层面上的所有字线和位线上。
290.权利要求289的方法，其中第二电位的范围约为3-8伏，小 于第一电位。
291.权利要求290的方法，其中第三电位的范围约为9-13伏， 小于第一电位。
292.三维阵列两位信息NMOS存储器单元的存储器单元的内容的 读出方法，存储器单元阵列置于衬底上方，其包括第一多个存储器层 面Z个，第z个存储器层面包括第二多个位线导体X个和第三多个字 线导体Y个，存储器单元有局部电荷存储介质，所述方法包括：
设置第一电位，第二电位和第三电位，第一电位小于第二电位， 第二电位小于第三电位；
选定地址由字线y、层面z地址限定且置于位线x和x+1之间的读 出单元；
将第二电位加在第z个表面上小于或等于x的所有位线上；
将第一电位加在第z个表面上大于x的所有位线上；
将第三电位加在第z个表面上的字线y上；及
将第一电位加在第z个表面上除y以外的所有字线和除第z个层 面以外层面上的所有字线和位线上；
将第二电位加在第z个层面上大于x的所有位线上；
将第一电位加在第z个层面上小于或等于x的所有位线上；
将第三电位加在第z个层面上的字线y上；及
将第一电位加在第z个层面上除y以外的所有字线和除第z个层 面以外层面上的所有字线和位线上。
293.权利要求292的方法，其中第二电位范围约为50毫伏-3伏， 大于第一电位。
294.权利要求293的方法，其中第三电位范围约为1-5伏，大于 第一电位。
295.三维阵列两位信息PMOS存储器单元的存储器单元存储在本 单元中的存储信息的读出方法，存储器单元阵列置于衬底上方，其包 括第一多个存储器层面z个，第z个存储器层面包括第二多个位线导 体X个和第三多个字线导体Y个，存储器单元有局部电荷存储介质， 所说的方法包括：
设置第一电位，第二电位和第三电位，第一电位大于第二电位， 第二电位大于第三电位；
选定地址由字线y，层面z限定且置于位线x和x+1之间的读出存 储器单元；
将第二电位加在第z个层面上小于或等于x的所有位线上；
将第一电位加在第z个层面上大于x的所有位线上；
将第三电位加在第z个层面上的字线y上；及
将第一电位加在第z个层面上除y以外的所有字线和除第z个层 面以外层面上的所有字线和位线上；及
将第二电位加在第z个层面上大于x的所有位线上；
将第一电位加在第z个层面上小于或等于x的所有位线上；
将第三电位加在第z个层面上的字线y上；及
将第一电位加在第z个层面上除y以外的所有字线和除第z个层 面以外层面上的所有字线和位线上。
296.权利要求295的方法，其中第二电位的范围约为50毫伏-3 伏，小于第一电位。
297.权利要求296的方法，其中第三电位的范围约为1-5伏，小 于第一电位。
298.三维阵列每存储器单元存储两位信息的NMOS存储器单元其 所有存储器单元所属内容的擦除方法，存储器单元的阵列置于衬底上 方，其包括第一多个存储器层面Z个，第z个存储器层面包括第二多 个位线导体X个和第三多个字线导体Y个，存储器单元有局部电荷存 储介质，所说的方法包括：
设置第一电位和第二电位，第一电位小于第二电位；
将第二电位加在所有位线上；及
将第一电位加在所有字线上。
299.权利要求298的方法，其中第二电位的范围约为5-15伏， 大于第一电位。
300.三维阵列每存储器单元存储两位信息的PMOS存储器单元，其 所有存储器单元的内容的擦除方法，存储器单元的阵列置于衬底上 方，其包括第一多个存储器层面Z个，第z个存储器层面包括第二多 个位线导体X个和第三多个字线导体Y个，存储器单元有局部电荷存 储介质，所说的方法包括：
设置第一电位和第二电位，第一电位大于第二电位；
将第二电位加在所有位线上；及
将第一电位加在所有字线上。
301.权利要求300的方法，其中第二电位的范围约为5-15伏， 小于第一电位。
302.三维阵列两位信息的NMOS存储器单元，其存储器单元单一位 的擦除方法，存储器单元的阵列置于衬底上方，其包括第一多个存储 器层面Z个，第z个存储器层面包括第二多个位线导体X个和第三多 个字线导体Y个，存储器单元有局部电荷存储介质，所说的方法包括：
设置第一电位，第二电位和第三电位，第一电位小于或等于第二 电位，而第二电位小于第三电位；
选定地址由字线y，层面z限定且置于位线x和x+1之间存储器单 元的擦除存储器存储地址，存储地址要邻接位线x+1；
读出地址由字线y，层面z限定且置于位线x+1和x+2之间存储 单元的存储器存储地址的内容，存储地址邻接位线x+1；
将所说的内容存储入存储器库；
将第一电位加在字线y上；
将第二电位加在除位线x+1以外的所有位线上；
将第三电位加在位线x+1上；
使除字线y以外的所有字线浮置；
将第一电位加在除第z个层面外层面的所有位线和字线上或使它 们浮置；
从存储器库中恢复所说的内容；及
将所说的内容写入地址由字线y，层面z限定且置于位线x+1和 x+2之间存储单元的存储器存储地址，存储地址邻接位线x+1。
303.权利要求302的方法，其中第二电位的范围约为0-5伏，大 于第一电位。
304.权利要求303的方法，其中第三电位的范围约为5-15伏， 大于第一电位。
305.三维阵列两位信息的PMOS存储器单元其存储器单元单一位 的擦除方法，存储器单元的阵列置于衬底上方，其包括第一多个存储 器层面Z个，第z个存储器层面包括第二多个位线导体X个和第三多 个字线导体Y个，存储器单元有局部电荷存储介质，所说的方法包括：
设置第一电位，第二电位和第三电位，第一电位大于或等于第二 电位，第二电位大于第三电位；
选定地址由字线y，层面z限定且置于位线x和x+1之间存储器单 元的擦除存储器存储地址，存储地址要邻接位线x+1；
读出地址由字线y，层面z限定且置于位线x+1和x+2之间存储 器单元的存储器存储地址的存储信息，存储地址邻接位线x+1；
将存储信息存储在存储器库；
将第一电位加在字线y上；
将第二电位加在除位线x+1以外的所有位线上或使它们浮置；
将第三电位加在位线x+1上；
使除字线y以外的所有字线浮置；
将第一电位加在除z个层面以外层面上的所有位线和字线上；
从存储器库中恢复内容；及
将所说的内容写入地址由字线y，层面z限定且置于位线x+1和 x+2之间存储器单元的存储器存储地址，存储地址邻接位线x+1。
306.根据权利要求305的方法，其中第二电位的范围约为0-5 伏，小于第一电位。
307.根据权利要求306的方法，其中第三电位的范围约为5-15 伏，小于第一电位。
308.三维阵列TFT存储器单元的制造方法，该方法包括：
(a)在衬底上方沉积隔离层；
(b)在隔离层上方沿第一方向沉积第一多个分隔导体；
(c)在第一多个分隔导体上方沉积绝缘层，从而用绝缘材料填满 分隔导体之间的空间；
(d)整平绝缘层使第一多个分隔导体暴露；
(e)在第一多个分隔导体上方沿第二方向沉积第二多个轨道堆叠 并与第一多个分隔导体连接，所说的轨道堆叠包括第一导电类型半导 体材料第一层，包括局部电荷存储膜的第二层，以及第三导电层。
309.权利要求308的方法，其进一步包括：
(f)将(a)，(b)，(c)，(d)和(e)重复所要求的次数以 形成所要求的TFT存储器单元的层面数。
310.权利要求308的方法，其中整平步骤包括CMP。
311.权利要求310的方法，其进一步包括CMP整平隔离层。
312.权利要求308的方法，其进一步包括：
(g)将源和漏掺杂剂从第一多个分隔第二导电类型掺杂多晶硅导 体向外扩散进半导体材料的第一层。
313.权利要求312的方法，其进一步包括 (a)，(b)，(c)，(d)，(e)，(f)和(g)重复所要求的次数以形成所要求 的TFT存储器单元层面数。
314.三维阵列TFT存储器单元的制造方法，该方法包括：
(a)在衬底上方沉积隔离层；
(b)在隔离层上方第一方向上沉积第一多个分隔导体；
(c)在第一多个分隔导体上方沿第一方向沉积局部电荷存储膜轨 道并与第一多个分隔导体连接；
(d)在局部电荷存储膜上方沉积第二多个分隔导体并与其连接， 该导体由第一导电类型多晶硅材料形成；
(e)在第二多个分隔导体中的这些之间沉积第二导电类型半导体 膜；
(f)在半导体膜和第二多个分隔导体上方沉积绝缘层，从而用绝 缘材料填满了第二分隔导体之间的空间；及
(g)整平绝缘层。
315.权利要求314的方法，其进一步包括：
(h)将(a)，(b)，(c)，(d)，(e)，(f)和(g)重复所要求的次数 以形成要求的TFT存储器单元的层面数。
316.三维阵列TFT存储器单元的制造方法，该方法包括：
(a)在衬底上方沉积隔离层；
(b)在隔离层上方沿第一方向沉积第一多个分隔导体；
(c)在第一多个分隔导体上方沉积第一局部电荷存储膜；
(d)在该电荷存储膜上方沉积第一层第一导电类型半导体材料；
(e)在第一层半导体材料上方沿第二方向沉积由第二导电类型掺 杂半导体材料形成的第二多个分隔导体；
(f)在第二多个分隔导体上方沉积绝缘层，从而用绝缘材料填满 第二分隔导体之间的空间；
(g)整平使第二分隔导体暴露；
(h)在第二分隔导体上方沉积第二层第一导电类型半导体材料；
(i)在第二层半导体材料上方沉积第二局部电荷存储膜；
(j)在第二局部电荷存储膜上方第一方向上沉积第一多个分隔导 体；及
(k)在所说的层和分隔导体之间的交叉处在第一和第二层第一导 电类型半导体材料中形成向外扩散区。
317.权利要求316的方法，其进一步包括：
(1)将(c)，(d)，(e)，(f)，(g)，(h)，(i)，(j)和(k)重复所要求 的次数以形成要求的TFT存储器单元层面数。
318.阵列TFT存储器单元的制造方法，该方法包括：
在衬底上方沉积隔离层；
在隔离层上方沿第一方向沉积第一多个轨道堆叠，该轨道堆叠包 括导电膜层，置于导电膜层上方的局部电荷存储膜层，以及置于局部 电荷存储膜层上方的第一导电类型半导体膜层；
在轨道堆叠上方沉积氧化物层；
对氧化物层进行掩膜化；
对氧化物层进行蚀刻；
去除掩膜；
使第二导电类型杂质穿过氧化物层中蚀刻的小孔注入进半导体膜 层；
将导电膜沉积进小孔；及
整平导电层。
319.阵列TFT存储器单元的制造方法，该方法包括：
在衬底上方沉积隔离层；
在隔离层上方沉积第一导电类型非晶硅层；
在非晶硅层上方沉积氮化硅CMP终止层；
对氮化硅层进行掩膜化；
将用掩膜限定的小孔蚀刻进隔离层；
将第二导电类型半导体材料导电层沉积进小孔及其上方；
使导电层与CMP终止层整平；
在CMP终止层上方沉积局部电荷存储膜；
在该电荷存储膜上方沉积导电膜。
320.置于衬底上方的存储器阵列，该阵列包括：
绝缘层；
第一多个分隔导体，其置于第一方向的绝缘层中；
第一导电类型半导体区，其置于分隔导体邻接区之间并与该邻接 区连接；及
第二多个分隔轨道堆叠，其置于沿第二方向第一多个分隔导体的 上方并与该导体连接，每个轨道堆叠包括局部电荷存储膜和置于局部 电荷存储膜上方的导电膜。
321.权利要求320的存储器阵列，其中半导体膜包括多晶硅。
322.权利要求321的存储器阵列，其中多晶硅为P-掺杂。
323.权利要求322的存储器阵列，其中P-掺杂多晶硅包括在分隔 导体与半导体区之间连接处的N+向外扩散区。
324.权利要求320的存储器阵列，其中局部电荷存储膜包含电荷 俘获介质。
325.权利要求324的存储器阵列，其中电荷俘获介质包含电介质 隔离的浮栅。
326.权利要求324的存储器阵列，其中电荷俘获介质包含电隔离 的纳米晶体。
327.权利要求324的存储器阵列，其中电荷俘获介质包含电介质 堆叠的电荷俘获层。
328.权利要求327的存储器阵列，其中电介质堆叠包括O-N-O 电介质堆叠。
329.权利要求324的存储器阵列，其中导电膜包含导电多晶硅。
330.权利要求329的存储器阵列，其中导电膜包含含导电金属的 膜。
331.权利要求320的存储器阵列，其中分隔导体包含多晶硅。
332.权利要求331的存储器阵列，其中分隔导体包含含导电金属 的膜。
333.权利要求331的存储器阵列，其中分隔导体的多晶硅包含第 二导电类型多晶硅。
334.权利要求333的存储器阵列，其中第二导电类型多晶硅为N+ 掺杂。
335.权利要求320的存储器阵列，其中半导体膜包含多晶硅。
336.权利要求335的存储器阵列，其中第一导电类型为P-。
337.权利要求320的存储器阵列，其进一步包括：
隔离膜，其设置于第二多个分隔轨道堆叠的上方；
第三多个分隔导体，其置于沿第一方向隔离膜的上方；
多个第一导电类型半导体区，其置于分隔导体中邻接导体之间并 与邻接导体连接；及
第四多个分隔轨道堆叠，在置于第二方向上第三多个分隔导体上 方并与导体连接，每个轨道堆叠包括局部电荷存储膜和局部电荷存储 膜上方的导电膜。
338.TFT CMOS，其包括：
栅电极；
第一绝缘层，其邻接栅电极的第一侧；
第一半导体层，其为第一导电类型，置于第一绝缘层与栅电极相 对的一侧；
第二导电类型的第一源和漏区，其置于第一半导体层中；
第一源和漏电极，其与第一源和漏区连接且置于第一半导体与第 一绝缘层相对的侧面上；
第二绝缘层，其邻接栅电极的第二侧；
第二半导体层，其为第二导电类型，置于第二绝缘层与栅电极相 对的侧面上；
第一导电类型第二源和漏区，其置于第二半导体层中；及
第二源和漏电极，其与第二源和漏区连接且置于第二半导体层与 第二绝缘层相对的侧面上。
339.权利要求338的TFT CMOS，其进一步包括：
半导体衬底；
层间绝缘层，其在衬底与TFT CMOS之间；
第一平面型绝缘填充层，其置于第一源和漏电极之间；及
第一平面型绝缘填充层，其置于第二源和漏电极之间。
340.权利要求339的TFT CMOS，其中：
第一源和漏电极包括第二导电类型多晶硅轨道，其在第一平面中 层间绝缘层上方延伸；
第一半导体层包括多晶硅层，其在第二平面中第一源和漏电极的 上方延伸；
栅电极包括第二导电类型第一多晶硅层，第一多晶硅层上方的硅 化物层，以及硅化物层上方的第一导电类型第二多晶硅层，其中栅电 极在第三平面中的第一绝缘层上方延伸；
第二半导体层包括多晶硅层，其在第四平面中的栅电极上方延 伸；
第二源和漏电极包括第一导电类型多晶硅轨道，其在第五平面中 的第二半导体层上方延伸；及
其中第一至第五平面不相重叠。
341.权利要求340的TFT CMOS，其中：
栅电极，第一绝缘层，第一半导体层，第二绝缘层和第二半导体 层包括轨道堆叠，其在与衬底平行的平面中垂直于第一和第二源和漏 电极延伸；及
栅电极，第一绝缘层，第一半导体层，第二绝缘层，以及第二半 导体层在垂直于衬底且平行于源-漏方向的平面中自对准。
342.权利要求340的TFT CMOS，其进一步包括：
第一电荷存储区，其包括第一绝缘层；及
第二电荷存储区，其包括第二绝缘层。
343.权利要求342的TFT CMOS，其中：
第一电荷存储区包括O-N-O堆叠，第一绝缘层与控制栅电介质 之间的隔离纳米晶体或浮栅；及
第二电荷存储区包括O-N-O堆叠，第一绝缘层与控制栅电介质 之间的隔离纳米晶体或浮栅。
344.权利要求340的TFT CMOS，其中第一绝缘层包括部分电荷存 储区而第二绝缘层不包括部分电荷存储区。
345.单体三维阵列，其包括由一个或多个层间绝缘层竖直分开的 多个器件层面，其中每个器件层面包含多个权利要求344的TFT CMOS 器件。
346.置于衬底上方的阵列半导体器件，该阵列包括：
第一多个分隔导体，其置于沿第一方向衬底上方的第一高度上；
第二多个分隔轨道堆叠，其置于与第一方向不同的第二方向上第 一高度上方的第二高度上；每个轨道堆叠包括：
第一导电类型第一半导体膜，其包含与第一多个分隔导体连接的 多个第二导电类型源和漏区；
第一局部电荷存储膜，其置于第一半导体膜上方；
栅线，其置于第一局部电荷存储膜上方；
第二局部电荷存储膜，其置于栅线上方；
第二导电类型第二半导体膜，其包含多个第一导电类型源和漏 区；及
第三多个分隔导体，其包含第一导电类型源和漏区，其中第三多 个分隔导体置于第二多个分隔轨道堆叠上方的第三高度上。
347.权利要求346的阵列，其中分隔导体之间的空间包含平面型 沉积绝缘层。
348.权利要求347的阵列，其中第一和第二半导体膜包括多晶硅 层。
349.权利要求348的阵列，其中第一和第二电荷存储膜包括电荷 俘获介质。
350.权利要求349的阵列，其中电荷俘获介质包括电介质隔离浮 栅，电隔离纳米晶体，或O-N-O电介质堆叠。
351.权利要求350的阵列，其中栅线包括邻接第一电荷存储膜的 第二导电类型第一多晶硅层，第一多晶硅层上方的硅化物层，以及邻 接第二电荷存储膜的硅化物层上方的第一导电类型第二多晶硅层。
352.权利要求351的阵列，其中
第一多个分隔导体包括第二导电类型多晶硅层；及
第三多个分隔导体包括第一导电类型多晶硅层。
353.权利要求352的阵列，其中多个第一和第三分隔导体进一步 包括金属或硅化物层。
354.权利要求353的阵列，其中第二导电类型源和漏区包括向外 扩散区。
355.权利要求346的阵列，其中TFT EEPROM CMOS器件在第一和 第三分隔导体与栅线的各交叉处形成。
356.单体三维阵列，其包括由一个或多个层间绝缘层竖直隔开的 多个器件层面，其中每个器件层面包含权利要求346的阵列。
357.权利要求356的阵列，其中阵列包括三个或更多的器件层 面。
358.权利要求357的阵列，其进一步包括驱动电路，此驱动电路 安排在阵列之下的衬底中并且至少部分地与阵列竖直对准。
359.权利要求358的阵列，其中：
电荷存储膜包括至少一个能够存储电荷的绝缘层；及
驱动电路适于在同一器件层面中的分隔导体与栅线之间提供足够 的电压以在导体栅线之间形成导电连接。
360.权利要求359的阵列，其中在至少一个导体和至少一个栅线 之间形成至少一个导电连接。
361.权利要求360的阵列，其中阵列包括至少一个逻辑电路。
362.权利要求361的阵列，其中该至少一个逻辑电路包括倒相器 或NAND栅。
363.权利要求360的阵列，其中阵列包括静态随机存取存储器。
364.一个电路，该电路包括多个电荷存储器件和多个抗熔断器 件。
365.权利要求364的电路，其中多个电荷存储器件和多个抗熔断 器件包括同一套器件，当第一编程电压加在器件上时，器件起电荷存 储器件的作用，当高于第一电压的第二编程电压加在器件上时，器件 起抗熔断器件的作用，这就足以形成通过电荷存储区的导电连接。
366.权利要求365的电路，其中抗熔断器件包括通过电荷存储器 件电荷存储区已形成导电连接的器件。
367.权利要求365的电路，其中电荷存储器件包括含电荷存储区 的半导体二极管。
368.权利要求367的电路，其中：
二极管包括排列在三维单体阵列中的多晶硅或非晶硅二极管，该 阵列包含由层间绝缘层隔开的至少三个器件层面，阵列置于衬底上 方；及
电荷存储区包括绝缘层堆叠，其处在二极管P掺杂与n掺杂区之 间或邻接二极管的p掺杂区或n掺杂区。
369.权利要求365的电路，其中电荷存储器件包括EEPROM晶体 管。
370.权利要求369的电路，其中：
晶体管包括排列在三维单体阵列中的多晶硅或非晶硅薄膜晶体 管，该阵列包含由层间绝缘层隔开的至少三个器件层面，阵列置于衬 底上方；及
电荷存储区包括绝缘层堆叠，其处在薄膜晶体管的沟道与控制栅 之间。
371.权利要求370的电路，其中三维单体阵列的至少一个器件层 面包括：
第一多个分隔导体，其置于第一方向上衬底上方的第一高度上； 及
第二多个分隔轨道堆叠，其置于与第一方向不同的第二方向上的 第二高度上，每个轨道堆叠包括与第一多个分隔导体连接的半导体 膜，置于半导体膜上方的局部电荷存储膜，以及置于局部电荷存储膜 上方的导电膜。
372.权利要求365的电路，其进一步包括驱动电路，该电路适于 向第一组电荷存储器件提供第一编程电压，通过增加第一组电荷存储 器件的阈电压将第一组电荷存储器件断开，同时向第二组电荷存储器 件提供第二编程电压以形成通过第二组电荷存储器件的电荷存储区的 导电连接将第二组电荷存储器件转换成抗熔断器件。
373.权利要求372的电路，其中电路包括场可编程栅阵列或可编 程逻辑器件。
374.权利要求373的电路，其中对电路编程使其起倒相器，NAND 栅或SRAM的作用。
375.权利要求373的电路，其中电路中每逻辑栅的面积是 4(F(x+1))2-5(F(x+1))2，这里F是最小特征尺寸，x是逻辑栅上的输 入数目。
376.电路编程方法，其包括：
设置包括多个电荷存储器件的电路；
将第一编程电压加在第一组电荷存储器件上，通过增加第一组电 荷存储器件的阈电压将第一组电荷存储器件断开；及
将第二编程电压加在第二组电荷存储器件上以形成通过第二组电 荷存储器件的电荷存储区导电连接将第二组电荷存储器件转换成抗熔 断器件。
377.权利要求376的方法，其中第一和第二组电荷存储器件包括 同样的电荷存储器件。
378.权利要求377的方法，其中电荷存储器件包括含电荷存储区 的半导体二极管。
379.权利要求378的方法，其中：
二极管包括排列在三维单体阵列中的多晶硅或非晶硅二极管，该 阵列包含由层间绝缘层隔开的至少三个器件层面，阵列置于衬底上 方；及
电荷存储区包括绝缘层堆叠，其处在二极管的p掺杂区与n掺杂 区之间或邻接二极管的p掺杂区和n掺杂区。
380.权利要求379的方法，其中电荷存储器件包括EEPRM晶体管。
381.权利要求380的方法，其中：
晶体管包括排列在三维单体阵列中的多晶硅或非晶硅薄膜晶体 管，该阵列包含由层间绝缘层隔开的至少三个器件层面，阵列置于衬 底上方；及
电荷存储区包括绝缘层堆叠，其处在薄膜晶体管的沟道与控制栅 之间。
382.权利要求376的方法，其中对电路编程使其起逻辑栅的作 用。
383.权利要求376的方法，其中对电路编程使其起静态随机存取 存储器的作用。
384.半导体器件包括；
半导体有源区；
电荷存储区，其邻接半导体有源区；
第一电极；及
第二电极；
其中当第一编程电压加在第一和第二电极之间时，电荷就存储在 电荷存储区，而当高于第一电压的第二编程电压加在第一和第二电极 之间时，通过电荷存储区形成导电连接从而在第一和第二电极之间形 成导电通孔。
385.权利要求384的器件，其中第一编程电压通过增加器件阈电 压将器件断开。
386.权利要求384的器件，其中器件包括含电荷存储区的半导体 二极管。
387.权利要求386的器件，其中：
二极管包括排列在三维单体阵列中的多晶硅或非晶硅二极管，该 阵列包含由层间绝缘层隔开的至少三个器件层面，阵列置于衬底上 方；及
电荷存储区包括绝缘层堆叠，其处在二极管半导体有源区的p掺 杂部分与n掺杂部分之间或邻接二极管半导体有源区的p掺杂或n掺 杂部分。
388.权利要求385的器件，其中器件包括EEPROM晶体管。
389.权利要求388的器件，其中：
晶体管半导体有源区包括置于绝缘层上的多晶硅或非晶硅薄膜；
晶体管排列在三维单体阵列中，该阵列包含由层间绝缘层隔开的 至少三个器件层面，阵列置于衬底上方；及
电荷存储区包括绝缘层堆叠，其处在晶体管的半导体有源区中的 沟道和控制栅之间。
390.权利要求384的器件，其中器件排列在场可编程栅阵列或可 编程逻辑器件中。
391.置于衬底上方的半导体器件阵列的制造方法，其包括：
形成第一多个分隔导体，其置于沿第一方向衬底上方的第一高度 上；
在第一导体上方以及第一导体之间形成第一绝缘层；
整平绝缘层使第一导体暴露；
形成层堆叠，其包括与第一多个分隔导体连接的第一导电类型第 一半导体层，置于第一半导体层上方的第一局部电荷存储膜，置于第 一局部电荷存储膜上方的栅线，置于栅线上方的第二局部电荷存储 膜，以及第二局部电荷存储膜上方的第二导电类型第二半导体层；
使层堆叠形成图案以形成第二多个分隔的轨道堆叠，其置于与第 一方向不同的第二方向第一高度上方的第二高度上；
在该轨道堆叠上方以及轨道堆叠之间形成第二绝缘层；
整平第二绝缘层；
在第二绝缘层中形成多个沟槽；
在沟槽中和第二绝缘层上方形成导电层；及
整平导电层以形成第三多个分隔导体，其置于第二多个分隔轨道 堆叠上方的第三高度上。
392.权利要求391的方法，其中第一和第二半导体层包括多晶硅 层。
393.权利要求392的方法，其中第一和第二电荷存储膜包括电荷 俘获介质。
394.权利要求393的方法，其中电荷俘获介质包括电介质隔离浮 栅，电隔离纳米晶体或O-N-O电介质堆叠。
395.权利要求395的方法，其中栅线包括邻接第一电荷存储膜的 第二导电类型第一多晶硅层，第一多晶硅层上方的硅化物层，以及邻 接第二电荷存储膜硅化物层上方的第一导电类型第二多晶硅层。
396.权利要求391的方法，其进一步包括将第二导电类型掺杂剂 从第一导体向外扩散进入第一半导体层以形成源和漏区。
397.权利要求391的方法，其进一步包括将第一导电类型离子注 入进沟槽以形成第二半导体层中的源和漏区。
398.权利要求391的方法，其进一步包括在形成第二绝缘层之前 在轨道堆叠侧壁上形成侧壁间隔。
399.权利要求391的方法，其中第二多个轨道堆叠垂直于第一和 第三多个分隔导体设置。
400.权利要求391的方法，其进一步包括单体地形成该阵列的多 个附加器件层面以形成具有至少三个器件层面的三维单体阵列。
401.置于衬底上方的闪速存储器阵列，该阵列包括：
第一多个分隔导电位线，其置于沿第一方向衬底上方的第一高度 上；及
第二多个分隔轨道堆叠，其置于与第一方向不同的第二方向第二 高度上，每个轨道堆叠包括：
多个半导体岛，其第一表面与第一多个分隔导电位线连接；
导电字线；及
电荷存储区，其置于半导体岛第二表面与字线之间。
402.权利要求401的阵列，其中半导体岛包括第一导电类型多晶 硅。
403.权利要求402的阵列，其中多晶硅岛包括在分隔导电位线与 分隔轨道堆叠之间连接交叉处的第二导电类型向外扩散源和漏区。
404.权利要求403的阵列，其中分隔导电位线包括与源和漏区连 接的第二导电类型多晶硅。
405.权利要求404的阵列，其进一步包括与位线连接的金属或金 属硅化物层。
406.权利要求401的阵列，其中分隔导电位线之间的空间包含整 平的绝缘材料。
407.权利要求406的阵列，其中电荷存储区包括电介质隔离浮 栅，电隔离纳米晶体或O-N-O电介质堆叠。
408.权利要求407的阵列，其中：
电荷存储区包括隧道电介质和控制栅电介质之间的浮栅；
隧道电介质和浮栅的横向侧面与半导体岛的横向侧面对准；及
控制栅电介质在半导体岛之间延伸并与半导体岛之间的整平绝缘 材料连接。
409.权利要求407的阵列，其中电荷存储介质包括浮栅，浮栅由 织构化表面的半球形晶粒多晶硅制成，处在隧道电介质和控制栅电介 质之间。
410.权利要求401的阵列，其中字线包括第二导电类型多晶硅和 与多晶硅层连接的金属或金属硅化物层。
411.权利要求401的阵列，其中轨道堆叠设置在位线上方。
412.权利要求401的阵列，其中轨道堆叠设置在位线之下。
413.权利要求401的阵列，其中字线和电荷存储区偏离半导体岛 中的漏区。
414.权利要求413的阵列，其中绝缘层处在半导体岛和偏离区中 的字线之间。
415.权利要求401的阵列，其中半导体岛处在轨道堆叠与位线的 交叉处。
416.权利要求415的阵列，其中TFT EEPROM在轨道堆叠与位线的 交叉处形成。
417.权利要求416的阵列，其进一步包括处在轨道堆叠与位线的 交叉处的存取晶体管。
418.权利要求417的阵列，其中：
半导体岛包含存取晶体管的邻接沟道区和公共源和漏区之间的 EEPROM；
字线形成EEPROM的控制栅和存取晶体管的栅电极；
第一绝缘层形成EEPROM的公共控制栅电介质和存取晶体管的栅绝 缘层；及
浮栅和隧道电介质处在字线和EEPROM沟道区之间。
419.权利要求416的阵列，其中对阵列中的EEPROM单元编程时， 其源位线接地，漏位线或浮置或接地，同时对选定的EEPROM单元的字 线加上正高压脉冲，而同一器件层面上的所有其他位线则留在浮置状 态或置于稍正的电压下，同一器件层面中的所有其他字线都接地。
420.权利要求419的阵列，其中多个EEPROM单元同时编程。
421.权利要求420的阵列，其中编程电压为10-20V。
422.权利要求419的阵列，其中：
阵列中的EEPROM单元通过对其字线加负高值脉冲而将其源和漏位 线接地来进行擦除；或
阵列中的EEPROM单元通过将其字线接地而对其源和漏中至少一个 加正高值脉冲来进行擦除。
423.权利要求422的阵列，其中：
阵列中的多个EEPROM单元通过对多个字线加负高值脉冲而将所有 位线接地来同时擦除；或
阵列中的多个EEPROM单元通过将它们的字线接地而对其源和漏中 的至少一个加正高值脉冲来同时擦除。
424.包括多个器件层面的单体三维阵列，其中每个器件层面都包 含权利要求415的阵列。
425.权利要求424的阵列，其中阵列中每位每个单元的大小约为 8F2/N-11F2/N，这里F是最小特征尺寸，N是阵列中的器件层面数。
426.权利要求424的阵列，其进一步包括：
层间绝缘层，其沿第二多个分隔轨道堆叠的上方；
第三多个分隔导电位线，其在第一方向衬底上方的第三高度上；
第四多个分隔轨道堆叠，其在与第一方向不同的第二方向的第四 高度上；每个轨道堆叠包括：
多个半导体岛，其第一表面与第三多个分隔位线连接；
导电字线；及
电荷存储区，其置于半导体岛第二表面与字线之间。
427.权利要求426的阵列，其进一步包括：
层间绝缘层，其在第四多个分隔轨道堆叠上方；
第五多个分隔导电位线，其置于第一方向层间绝缘层上方的第五 高度上；及
第六多个分隔轨道堆叠，其置于与第一方向不同的第二方向的第 六高度上，其中每个轨道堆叠包括：
多个半导体岛，其第一表面与第五多个分隔位线连接；
导电字线；及
电荷存储区，其置于半导体岛第二表面与字线之间。
428.权利要求424的阵列，其中字线，电荷存储区以及轨道堆叠 的半导体岛在垂直于衬底并平行于源-漏方向的平面中对准。
429.权利要求428的阵列，其中字线，电荷存储区以及轨道堆叠 的半导体岛在垂直于衬底且平行于源-漏方向的两个平面中对准。
430.置于衬底上方闪速存储器阵列的制造方法，其包括：
形成第一多个分隔导体，其置于第一方向衬底上方的第一高度 上；
形成第一绝缘层，其位于第一导体之间；
形成层堆叠，其包括第一半导体层和电荷存储膜；
使该堆叠形成图案以形成多个第一轨道堆叠，其包括半导体轨道 和电荷存储轨道，并且具有至少一个对准的横向边缘；
形成半导体轨道中的源和漏区；
形成第二导电区；及
使第二导电层和第一轨道堆叠形成图案以形成多个第二轨道堆 叠，其包括字线，电荷存储区和半导体岛，其中第二轨道堆叠在垂直 于衬底且平行于源-漏方向的平面中对准。
431.权利要求430的方法，其中：
置于第一导体之间的绝缘层形成步骤包括在第一导体上方以及第 一导体之间形成第一绝缘层并整平第一绝缘层使第一导体暴露；及
层堆叠的形成步骤包括在暴露的第一导体上以及整平的第一绝缘 层上形成层堆叠。
432.权利要求431的方法，其中源和漏区的形成步骤包括将第二 导电类型掺杂剂从第一多个分隔导体向外扩散进第一导电类型半导体 岛。
433.权利要求430的方法，其中：
第一绝缘层的形成步骤包括在第二轨道堆叠的半导体岛上形成第 一绝缘层；及
第一导体的形成步骤包括在第一绝缘层中形成沟槽，在沟槽内和 第一绝缘层上方沉积第二导电层以及将第二导电层整平。
434.权利要求430的方法，其中：
第一导体包括多晶硅层和金属或金属硅化物层；及
字线包括多晶硅和金属或金属硅化物层。
435.权利要求430的方法，其中电荷存储区岛包括电介质隔离浮 栅，电隔离纳米晶体，或O-N-O电介质堆叠。
436.权利要求435的方法，其中：
形成堆叠的步骤包括在第一半导体层上方形成隧道电介质层和浮 栅层；及
使堆叠形成图案的步骤包括在浮栅层上方形成光学抗蚀剂掩膜并 且蚀刻堆叠以形成包括半导体轨道的多个第一轨道堆叠及包括隧道电 介质和浮栅的电荷存储区轨道，第一轨道堆叠有两个对准的横向边 缘。
437.权利要求436的方法，其进一步包括在第一轨道堆叠浮栅的 上方形成控制栅电介质层，其中控制栅电介质层在第一轨道堆叠的横 向边缘以外延伸。
438.权利要求437的方法，其中使第二导电层和第一轨道堆叠形 成图案的步骤进一步包括使控制栅电介质层形成图案从而使控制栅电 介质置于字线与第一绝缘层之间，同时其中控制栅电介质在垂直于衬 底且平行于源-漏方向的平面中与半导体岛，隧道电介质，浮栅以及 控制栅对准。
439.权利要求435的方法，其中：
形成堆叠的步骤包括在第一半导体层上方形成隧道电介质层和浮 栅层；及
使堆叠形成图案的步骤包括对堆叠进行蚀刻以形成多个第一轨道 堆叠，其包括第一宽度的半导体轨道，同时形成电荷存储区轨道，其 包括小于第一宽度的第二宽度隧道电介质和浮栅；因此第一轨道堆叠 包含：
半导体轨道，隧道电介质和浮栅的一个对准横向边缘；及
半导体轨道的暴露部分。
440.权利要求439的方法，其中使堆叠形成图案的步骤包括：
在堆叠上方形成第一宽度第一光学抗蚀剂掩膜；
使用第一光学抗蚀剂掩膜对第一半导体层，隧道电介质层和浮栅 层进行蚀刻；
在浮栅层上方形成小于第一宽度的第二宽度第二光学抗蚀剂掩 膜；及
用第二光学抗蚀剂掩膜对隧道电介质层和浮栅层但不包括第一半 导体层进行蚀刻。
441.权利要求439的方法，其中使堆叠形成图案的步骤包括：
在堆叠上方形成第一宽度第一光学抗蚀剂掩膜；
使用第一光学抗蚀剂掩膜对隧道电介质层和浮栅层蚀刻使部分第 一半导体层暴露；
在浮栅层上方和第一半导体层暴露部分的上方形成大于第一宽度 的第二宽度第二光学抗蚀剂掩膜；及
使用第二光学抗蚀剂掩膜对第一半导体层进行蚀刻。
442.权利要求439的方法，其进一步包括在浮栅上方和在第一轨 道堆叠的半导体轨道暴露部分的上方形成控制栅电介质层，其中控制 栅电介质层起半导体轨道暴露部分上方的存取晶体管栅电介质的作 用。
443.权利要求442的方法，其中控制栅电介质层在第一轨道堆叠 的横向边缘以外延伸。
444.权利要求443的方法，其中使第二导电层和第一轨道堆叠形 成图案的步骤进一步包括使控制栅电介质形成图案从而使控制栅电介 质置于字线与第一绝缘层之间，而且其中控制栅电介质在垂直于衬底 且平行于源-漏方向的平面中与半导体岛，隧道电介质和控制栅对 准。
445.权利要求439的方法，其进一步包括在半导体轨道的暴露部 分与字线之间形成第二绝缘层以形成偏离区。
446.权利要求445的方法，其进一步包括在半导体轨道之间形成 第二绝缘层以使半导体轨道隔离。
447.权利要求430的方法，其进一步包括单体地形成阵列的多个 附加器件层面以形成具有至少三个器件层面的三维单体阵列。
448.权利要求447的方法，其进一步包括在各器件层面之间形成 层间绝缘层。
449.置于衬底上方的电荷存储器件，其包括：
第一层过渡金属结晶硅，其置于衬底上方；
p-n结，其置于所说的第一层中；及
局部电荷存储膜，其邻接第一层设置。
450.单体三维阵列，其包括含权利要求449器件的多个器件层 面，其中p-n结包括源区与沟道或漏区与沟道之间的结。
451.置于衬底上方的存储器阵列，该阵列包括：
第一多个分隔导体，其置于沿第一方向衬底上方的第一高度上； 及
第二多个分隔轨道堆叠，其置于与第一方向不同的第二方向第二 高度上，每个轨道堆叠包括：
第一导电类型半导体膜，其与第一多个分隔导体连接；
局部电荷存储膜，其邻接半导体膜设置；及
导电膜，其邻接局部电荷存储膜设置；
使用过渡金属诱发的横向结晶方法使各半导体膜至少部分地结 晶。
452.电荷存储器件的制造方法，其包括：
在衬底上方设置第一非晶硅或多晶硅层；
对第一层提供过渡金属催化剂；
使第一层结晶；
在第一层中形成p-n结；及
形成局部电荷存储膜，其邻接第一层设置。
453.权利要求452的方法，其中在温度约为400℃-700℃发生结 晶，而且进而包括在约750℃-975℃的范围进行高温退火时使第一层 进一步结晶。
454.权利要求452的方法，其进一步包括形成邻接局部电荷存储 膜设置的栅。
455.权利要求454的方法，其进一步包括形成包含过渡金属结晶 硅TFT的多个器件层面。
456.半导体器件，其包括含多个器件层面的单体三维阵列电荷存 储器件，其中两个连续的器件层面之间至少一个表面用化学机械抛光 来整平。
457.权利要求456的半导体器件，其中阵列包含四个或更多个器 件层面。
458.权利要求457的半导体器件，其中每个电荷存储器件包括柱 形TFT EEPROM。
459.权利要求457的半导体器件，其中每个电荷存储器件包括有 电荷存储区的柱二极管。
460.权利要求457的半导体器件，其中每个电荷存储器件包括自 对准TFT EEPROM。
461.权利要求457的半导体器件，其中每个电荷存储器件包括轨 道堆叠TFT EEPROM。
462.权利要求457的半导体器件，其中各器件层面中绝缘或导电 层的表面用化学机械抛光整平。
463.权利要求457的半导体器件，其中处在两个层面之间的层间 绝缘层表面用化学机械抛光整平。
464.权利要求457的半导体器件，其中用化学机械抛光整平的表 面的峰-峰粗糙度为4000埃或更低。
465.权利要求457的半导体器件，其进一步包括驱动电路，其至 少部分在阵列之下，阵列内或阵列上方的衬底中形成。
466.权利要求465的半导体器件，其中驱动电路包括在衬底中阵 列下方形成的至少一个检测放大器和电荷泵。
467.单体三维阵列电荷存储器件的制造方法包括：
形成多个器件层面；及
用化学机械抛光整平两个连续器件层面之间的至少一个表面。
468.权利要求467的方法，其进一步包括：
形成四个或更多个器件层面；及
用化学机械抛光整平至少三个连续器件层面之间的至少一个表 面。
469.权利要求468的方法，其中各电荷存储器件选自一组包括柱 形TFT EEPROM、有电荷存储区的柱形二极管、自对准TFT EEPROM、 以及轨道堆叠TFT EEPROM。
470.权利要求468的方法，其中各器件层面中绝缘层的表面用化 学机械抛光整平。
471.权利要求468的方法，其中各器件层面中导电层的表面用化 学机械抛光整平。
472.权利要求468的方法，其中处在两个层面之间的层间绝缘层 表面用化学机械抛光整平。
473.权利要求468的方法，其进一步包括在衬底中形成驱动电 路，至少部分在阵列之下，阵列之内或阵列上方。
474.权利要求473的方法，其中驱动电路包括在衬底中阵列下方 形成的至少一个检测放大器和电荷泵。
475.半导体器件，其包括单体三维阵列电荷存储器件，而该阵列 包括多个器件层面，其中两个连续晶体层面之间至少一个表面在阶梯 场内的峰-峰粗糙度为4000埃或更小。
476.权利要求475的半导体器件，其中阵列包含四个或更多个器 件层面。
477.权利要求476的半导体器件，其中每个电荷存储器件包括柱 形TFT EEPROM，有电荷存储区的柱形二极管，自对准TFT EEPROM和 轨道堆叠TFT EEPROM中至少之一。
478.权利要求475的半导体器件，其中两个连续器件层面之间至 少一个表面在阶梯场内的峰-峰粗糙度为500-1000埃。
479.权利要求478的半导体器件，其中该至少一个表面包括各器 件层面中用化学机械抛光的绝缘或导电层的表面。
480.权利要求478的半导体器件，其中该至少一个表面包括处在 两个层面之间用化学机械抛光的层间绝缘层的表面。
481.权利要求475的半导体器件，其进一步包括在衬底中形成的 驱动电路，其至少部分在阵列之下，阵列之内或阵列上方。
482.权利要求481的半导体器件，其中驱动电路包括在衬底中阵 列下方形成的至少一个检测放大器和电荷泵。

说明书全文

1.发明领域

本发明一般来说涉及半导体器件，特别涉及到三维TFT阵列。

2.相关领域的讨论

由于集成电路和计算机已经变得功能强大，要求能够存储大量数 据的新的应用已经出现了。一些应用要求存储器具有擦写数据的能力 和非易失性存储数据的能力。由于把半导体存储器每兆字节的价格降 低到远低于每兆字节一美元，故有许多应用都能实现，所以半导体存 储器与下述产品相比在价格上具有竞争力，例如：(1)存储摄影图象 的化学胶片；(2)存储供销售的音乐和文字资料的光盘(CD)；(3) 存储供销售的影象和多媒体材料的数字式通用光盘(DVD)；及(4) 存储消费者音像记录的录影带和数字录音录像带。这样的存储器应当 是能够存档且是非易失性的，它们应当能够耐受住从设备和所有电源 上取下时间长达约10年之久而其存储的信息质量没有明显下降。这样 的要求接近于CD，DVD，磁带，和大多数形式摄影胶片的一般寿命。

目前，这样的存储器使用电可擦非易失存储器如闪速存储器和 EEPROM形成。遗憾的是，这些器件一般都制造在单晶硅衬底上，因此 限制在二维阵列存储器件，从而使能够存储的数据数量限制在在硅的 单个平面中能够制造的器件数目上。

此外还已经知道制造应用电介质层中俘获电荷的非易失存储器。 一般，电子是利用例如沟道作用使电流通过氮化物层而被俘获在氮化 硅层中的。该氮化硅在与场效应晶体管沟道相隔离的栅之间形成。俘 获电荷改变了晶体管阈电压，从而检测此阈电压以确定电荷是否俘获 在氮化物层。关于这种存储器的实例，见美国专利5,768,192。

B.Eitan的美国专利No 5,768,192，以及B.Eitan等在2000 年11月第21卷第11期IEEE Electron Device Letters中543-545 页，标题为“NROM：新型局域俘获两位非易失存储器单元”(”NORM：A Novel Localized trapping，2-Bit Nonvolatile Memory Cell”， B.Eitan et al.，IEEEE Electron Device Letters，vol.21，No.11， Nov.2000，pp543-545)的技术文章讲授了一种非易失性半导体存储 器单元，该单元使用氧化物-氮化物-氧化物(ONO)堆叠中氮化物电 荷存储层内非对称电荷俘获在一个单元内存储两位。用热电子注入到 漏结上方的电荷存储层来写入单元。在与其被写入时相反的方向上读 出单元(内容)，即电压加在源和栅上，漏接地。存储器单元在p型 硅衬底上构成。但是，这种硅-氧化物-氮化物-氧化物-硅(SONOS) 1TC存储器按NOR虚拟接地阵列排列，单元面积为每位2.5F2，其中F 为最小特征尺寸。这一单元面积比所希望的大，因而导致比最佳单元 密度小。

此外人们还知道现有技术下的负阻器件。这些器件约在1972年左 右出现，在1972.4.15第20卷第8期“应用物理快报”第269页起的 “薄型MIS结构硅负阻二极管”(Applied Pnysies Letters，Volume 20，NO.8，15 April 1972，”Thin-MIS-Structure Si Negative- Resistance Diod”)中有说明。该文章说明的器件为结型二极管，如 图9b的二极管5510，以及置于该二极管n型区上的薄氧化物区，如图 9b的氧化物区5511。器件提供了显示出如图97所示负阻区的开关现 象。注意二极管上的电位在二极管正方向上增加时，直到电压首次达 到如点5512所示的电压之前，在点5512器件显示负阻，几乎没有出 现导电。从点5512起，器件显示出由图97中区段5513所示的有点像 二极管的特性。使用这种开关特性来制造如美国专利5,535,156和 6,015,738中所示的静态存储器单元(触发器)。另外，这种器件的 基本工作情况在Sze的半导体器件物理学(第二版，第9.5章，549 -553页)中有说明，虽然这一说明在极性讨论中可能会包含有错误。

图9b的器件包括PN结二极管和薄型氧化物区。在二极管加正向 偏压时，最初几乎没有电流流过，因为二极管结的电压是外加电压的 一部分，外加电压的剩余部分降在n-区和氧化物区。从p区注入到n- 区的空穴数量足够低，通过氧化物(尽管对空穴流动是不利的阻挡层) 的沟道电流使n-区仍保持n型区。同样地，耗尽区内产生的任何空穴 都能够通过薄氧化物，而产生的任何电子都冲到p区并离开阳极接点。

在外加正向电压增加时，n-区在与氧化物的交界面开始耗尽，这 正如接近阈电压时在标准MOSFET中的情况一样。电压足够高时，该耗 尽区一直延伸至结而引起穿通，致使空穴从p区大量地注入到n-层。 这些空穴不能够完全流过氧化物，因而聚集在表面附近。这就使n区 靠近氧化物界面反向更强，从而增加了氧化物上的电压降，使人想起 了V＝Q/C。通过氧化物的电子沟道电流按指数平方倍升高，增加了二 极管两端的正向偏压和电流。与此同时，空穴涌进n-区，提高了其电 导率，降低了其电压降。由于二极管两端的电压相当小(而且即使电 流变化大时，其变化也极小)，n-电压降中大的下降则大大地减小了 整个结构两端的电压(假设电路中适当地串联电阻以防止器件绝缘击 穿)。这样，上述说明的回授作用引起电流迅速增加，伴随着的是电 压的迅速减低。正是这个负阻区被用来制造上面参考专利中说明的 SRAM单元。

在电流强度较高时，由于大部分电压最终降落在PN结两端，故器 件性能实际上像加有正向偏压的普通二极管一样。总的来说，该结构 的V-I特性示于图97，区段5513的斜率主要由与图96结构相连接 的串联电阻所决定。

当偏压反向时，二极管处在截止状态，通过氧化物的唯一电流是 电子漏泄电流。反向结电压是外加电压的一部分，因为相当一部分电 压降落在氧化物区两端。应当指出，电子既在反向偏压下也在很强的 正向偏压下携带电流通过氧化物区。

在“1992 Symposium on VLSI Technology Digest of Technical Papers”的第44-45页，在S.Koyama的标题为“使用多晶硅薄膜 晶体管的十亿位EPROM和闪速存储器的新型单元结构”的技术文章中 公开了另一种类型的现有技术存储器件。如图98所示，每个存储器单 元都是“自对准”浮栅单元，其包含绝缘层上方的多晶硅薄膜晶体管 电可擦可编程只读存储器(TFT EEPROM)。在这种器件中，位线在与 源-沟道-漏方向平行的方向上延伸(即，位线平行于载流子流动方 向延伸)。字线在与源-沟道-漏方向相垂直的方向上延伸(即，字 线垂直于载流子流动方向延伸)。TFT EEPROM不含单独的控制栅。而 字线在其覆盖浮栅的区域中起控制栅的作用。

Koyama的配置要求形成两个多酸连接片(polycide contact pad) 与每个TFT的源区和漏区连接。位线在字线上方形成并且通过层间绝 缘层中的连接通孔与连接片连接，层间绝缘层将位线与字线分隔开。 因此，这种配置中的各个单元并不是完全自对准的，因为连接片和连 接通孔是使用非自对准光刻法步骤各自形成图案的。因此，每个存储 器单元的面积比希望的大，从而导致其密度比最佳单元密度小。Koyama 存储器单元的制造也复杂，因为它要求形成连接片和位线连接通孔。 此外，Koyama器件的生产能力也小于最佳值，因为位线和字线由于不 平的基础外形，其顶表面也不平。这就可能导致位线和字线中的开路。

解决结晶硅非易失存储器问题的虚拟接地阵列法人们也已经知道 了一段时间，它是积极减小存储器单元大小的一种很好的办法。现在 转向图99，基本方法使用单晶硅p型衬底5614内埋置n+扩散5612中 的位线和置于衬底5614上方由多晶硅轨道5616形成的字线的交叉点 阵列5610。晶体管由相邻位线5612和置于相邻位线5612之间的p- 型沟道区组成。栅氧化物层5620将浮栅5622隔离，浮栅5622位于沟 道5618上方，由例如多晶硅组成。上电介质层5624将浮栅5622与多 晶硅字线(WL)5616隔离。

“虚拟接地”是指在阵列中没有专用地线。无论何时选择一个单 元读出或编程，一对埋置n+位线(BL)都是源和漏，而源则接地。例 如，为了选择图100中画出的单元5624，BL(k)和BL(k+1)将被选 作源和漏(或反过来也是一样)，WL(j)将被选作为器件的控制栅。 在一种方法中，如图100所示，BL(k)左边的所有位线都保持在与BL (k)相同的电位，而BL(k+1)右边的所有位线都保持在与BL(k+1) 相同的电位，这样源-漏的电流就只能在选定的单元(所有其他WL都 接地)中流动(以便读出和编程)。

在所有这些方法中，电荷存储介质都是由掺杂多晶硅制成的导电 浮栅。利用热电子注入编程(在所有典型EPROM(可擦除可编程只读存 储器)和单个晶体管闪速存储器单元中的选择方法)，电子注入到浮 栅从而改变原有MOS晶体管的阈电压。

上面讨论的SONOS(多晶硅-阻挡层氧化物-氮化物-沟道氧化物 -硅)电荷俘获法作为对排列在虚拟接地阵列结构5626中非易失性 MTP存储器的一种可行选择方法又重新出现了，如图101所示。该阵列 包括配置在单晶硅衬底5614中的n+埋置位线5612。ONO(氧化物-氮 化物-氧化物)电介质堆叠5628使位线5612与多晶硅字线5630相隔 离。热电子在编程过程中注入到靠近漏沿的ONO电介质堆叠5628，在 那里电荷被俘获在氮化物层。使用这种方法，每个存储器单元能够存 储两位，因为热电子在编程漏沿被注入到ONO电介堆叠。由于氮化物 电荷存储介质在横向上不导电，电荷就停留在其注入的地方。靠近晶 体管源俘获的电荷对晶体管阈值电压有很大影响，而靠近漏俘获的电 荷对阈电压几乎没有什么影响。因此，只需对单元倒换漏和源的接线 就可以写入和读出ONO层两侧上的各个电荷区。在单元编程时，电荷 在最靠近漏的区域注入。如果对同一单元将源和漏倒换的话。另外的 电荷就可以注入到同一个单元，不过是在“另一个”漏。两侧都能够 读出，这样每个单元就可以存储和检索两位。

上述现有技术器件相当昂贵，因为其密度并未实现最佳化。

发明概述

根据本发明的一个优选实施方案，半导体器件包括单体三维阵列 的电荷存储器件，阵列包括多个器件层面，其中两个连续器件层面之 间至少一个表面要利用化学机械抛光整平。

在本发明的另一优选实施方案中，单体三维阵列电荷存储器件在 单晶半导体衬底上方的非晶或多晶体半导体层中形成，而驱动电路在 衬底中形成，至少一部分在阵列下方，在阵列以内或在阵列上方。

本发明另一优选实施方案提供一种存储器件，其包括在衬底第一 平面上方或第一平面上形成的第一输入/输出导体，存储器件还包括第 二输入/输出导体。半导体区处在第一输入/输出导体和第二输入/输出 导体之间两导体凸出部的交叉处。存储器件包括电荷存储介质，其中 电荷存储介质中存储的电荷影响在第一输入/输出导体与第二输入/输 出导体之间流动的电流数量。

本发明的另一优选实施方案提供了一种非易失性读写存储器单 元，其具有N掺杂区，P掺杂区，以及置于两区之间的存储元件。

本发明的另一优选实施方案提供了一种操作存储器单元的方法。 该方法包括俘获单元编程区中电荷的步骤并在从该单元读出数据时使 电流流过该区。

本发明的另一优选实施方案提供了一种阵列存储器单元，该阵列 有多个存储器单元，每个单元包括至少一个半导体区和俘获电荷存储 器。该阵列还有控制器来控制流过单元半导体区和存储器的电流。

本发明的另一优选实施方案提供了一种非易失性可堆叠柱形存储 器件及其制造方法。存储器件包括一个有第一平面的衬底。第一接点 在衬底第一平面上或其上方形成。本体在第二接点上形成。第二接点 在本体上形成，其中第二接点至少部分地在第一接点上方调整对准。 控制栅与电荷存储介质邻接形成。读出电流在垂直于衬底第一平面的 方向上在第一接点与第二接点之间流动。

本发明的另一优选实施方案提供了一种场效应晶体管，其包括 源、漏、沟道、栅，在栅与沟道之间的至少一个绝缘层，以及栅线， 栅线基本上平行于源-沟道-漏的方向延伸并与栅连接而且与栅自对 准。

本发明的另一优选实施方案提供了一种三维非易失存储器阵列， 其包括多个纵向分隔的器件层面，每个层面包括一阵列TFT EEPROM， 每个TFT EEPROM包括沟道、源和漏区，以及与沟道邻接的电荷存储区， 在每个器件层面中有多个位线列，每个位线与TFT EEPROM的源或漏区 连接，在每个器件层面中有多个字线行，以及处在器件层面之间的至 少一个层间绝缘层。

本发明的另一优选实施方案提供了一种EEPROM，其包括沟道，源， 漏，位于沟道上方的隧道电介质，位于隧道电介质上方的浮栅，位于 邻接浮栅侧壁的侧壁间隔，位于浮栅上方的字线，以及位于控制栅和 浮栅之间的控制栅电介质。控制栅位于侧壁间隔的上方。

本发明的另一优选实施方案提供了一阵列非易失存储器单元，其 中每个存储器单元包括半导体器件，每位每个存储器单元的尺寸约是 (2F2)/N，其中F是最小特征尺寸，N是第三维度上的器件层数，其 中N＞1。

本发明的另一优选实施方案提供了制造EEPROM的方法，其包括提 供半导体有源区，在有源区上方形成电荷存储区，在电荷存储区上方 形成导电栅层以及使栅层形成图案以形成覆盖电荷存储区的控制栅。 该方法还包括使用控制栅作为掩膜对有源区进行掺杂以在有源区中形 成源区和漏区，在控制栅上方和邻接控制栅形成第一绝缘层，使控制 栅顶部暴露而不使用光刻掩膜，以及形成连接控制栅暴露顶部的字 线，这样字线就与控制栅自对准。

本发明的另一优选实施方案提供了制造EEPROM的方法，其包括设 置半导体有源区，在有源区上方形成隧道电介质后，在隧道电介质层 上方形成导电栅层，使栅层形成图象以形成覆盖隧道电介质层的浮 栅，以及使用浮栅作为掩膜对有源区进行掺杂以在有源区中形成源区 和漏区。该方法还包括形成邻接浮栅侧壁的侧壁间隔。在侧壁间隔的 上方和邻接侧壁间隔以及在源区和漏区的上方形成第一绝缘层，在浮 栅上方形成控制栅电介质层，以及在控制栅电介质上方和第一绝缘层 上方形成字线。

本发明的另一优选实施方案提供了形成非易失存储器阵列的方 法，其包括形成半导体有源层，在该有源层上方形成第一绝缘层，在 第一绝缘层上方形成多个栅电极并利用栅电极作为掩膜对有源层进行 掺杂以在有源区中形成多个源区和漏区，以及使多个位线基本上垂直 于源-漏方向外。该方法还包括在栅电极上方和邻接栅电极及在源 区，漏区和位线上方形成第二绝缘层，整平第二绝缘层，以及在第二 绝缘层上方形成基本上平行于源-漏方向延伸的多个字线。

本发明的另一优选实施提供了制造EEPROM阵列的方法，其包括设 置半导体有源区，在有源区上方形成多个虚拟挡块，使用虚拟挡块作 为掩膜对有源区进行掺杂以在有源区中形成源区和漏区，在虚拟挡块 上方以及虚拟挡块之间形成栅间绝缘层，整平栅间绝缘层使虚拟挡块 顶部暴露，从整平的栅间绝缘层部分之间有选择地去除虚拟挡块以在 栅间绝缘层的部分之间形成多个通孔，在有源区上方的多个通孔中形 成电荷存储区，在电荷存储区上方形成导电栅层，以及使导电栅层形 成图案以形成覆盖电荷存储区的控制栅。

本发明的另一优选实施方案提供了形成TFT EEPROM的方法，其包 括形成TFT EEPROM，而TFT EEPROM包括非晶硅或多晶硅有源层，电 荷存储区和控制栅，提供与有源层连接的结晶催化剂，以及在提供催 化剂用其使有源层重新结晶的步骤之后对有源层加热。

本发明的另一优选实施方案提供了一种二维或三维存储器阵列， 其由置于衬底上方的薄膜晶体管构成。置于第一方向上彼此分隔的导 体形成与存储器单元的连接，而这些存储器单元是在置于与第一方向 不同的第二方向上的轨道堆叠中形成。局部电荷俘获介质接收并存储 由彼此分隔导体与轨道堆叠交叉处形成的薄膜晶体管所注入的热电 子。局部电荷俘获介质可以用来存储邻接晶体管漏的电荷，如果需要， 将漏线和源线倒向，每个存储器单元可以存储两位。编程方法保证已 存储有信息的存储器将不会受到偶然地干扰。

本发明的另一优选实施方案提供了一种非易失性薄膜晶体管 (TFT)存储器件，其在衬底上方构成。它使用由过渡金属结晶硅形成 的源，漏和沟道。局部电荷存储膜邻接沟道竖直配置并存储注入电荷。 二维或三维阵列的这类器件可以在衬底上方构成。置于第一方向彼此 分隔导体形成与存储器单元的连接，而存储器单元在置于与第一方向 不同的第二方向上的轨道堆叠中形成。局部电荷存储膜接收并存储由 彼此分隔导体与轨道堆叠交叉处形成的TFT所注入的电荷。局部电荷 存储膜可以用来存储邻接晶体管漏的电荷，如果需要的话，将漏线和 源线倒向，每个存储器单元可以存储两位。编程方法保证已存储有信 息的存储器将不会受到偶然地干扰。

本发明另一优选实施方案提供了一种置于衬底上方的闪速存储器 阵列，该阵列包括第一多个彼此分隔的导电位线，其置于第一方向衬 底上方的第一高度上，以及第二多个彼此分隔的轨道堆叠，其置于第 二方向第二高度上，第二方向与第一方向不同，每个轨道堆叠包括多 个半导体岛，其第一表面与所说的第一多个彼此分隔的导电位线，导 电字线，以及置于半导体岛第二表面与字线之间的电荷存储区相连 接。

本发明的另一优选实施方案提供了一种TFT CMOS器件，它包括栅 电极，第一绝缘层，其与栅电极第一侧邻接，第一导电类型第一半导 体层，其置于第一绝缘层与栅电极相对的一侧，第二导电类型第一源 区和漏区，其置于第一半导体层，第一源电极和漏电极，其与第一源 区和漏区连接并置于第一半导体层与第一绝缘层相对的一侧。该TFT CMOS器件还包括第二绝缘层，其与栅电极的第二侧邻接，第二导电类 型第二半导体层，其置于第二绝缘层与栅电极相对的一侧，第一导电 类型第二源区和漏区，其置于第二半导体层，及第二源电极和漏电极， 其与第二源区和漏区连接并置于第二半导体层与第二绝缘层相对的一 侧。

本发明的另一优选实施方案提供了一种电路，其包括多个电荷存 储器件和多个抗熔器件。

本发明的另一优选实施方案提供了一种半导体器件，其包括半导 体有源区，电荷存储区，其邻接半导体有源区，第一电极，以及第二 电极。当第一编程电压加在第一和第二电极之间时，电荷就存储入电 荷存储区，当第一与第二电极间加上高于第一电压的第二编程电压 时，通过电荷存储区形成了导电连接从而在第一和第二电极间形成导 电通道。

附图简述

图1A是根据本发明实施方案的柱形存储器的图解说明。

图1B是根据本发明实施方案的柱形存储器顶视图的图解说明，围 绕柱形存储器柱体有单一电荷存储介质和单一控制栅。

图1C是顶视图图解说明，其示出根据本发明实施方案具有多重电 荷存储介质和多重控制栅的柱形存储器。

图2是根据本发明实施方案的柱形存储器的图解说明。

图3A-3D图解说明了根据本发明实施方案的超薄沟道柱形存储器 件及其制造方法。

图4是本发明实施方案有肖特基接点的柱形存储器的图解说明。

图5是根据本发明实施方案的栅控二极管柱形存储器的图解说 明。

图6是根据本发明实施方案具有纳米晶体浮栅的柱形存储器的图 解说明。

图7是本发明实施方案具有电荷俘获电介质的柱形存储器的图解 说明。

图8A和8B图解说明了利用显式柱体形成工艺形成柱体的方法。

图9A和9B图解说明了利用交叉蚀刻技术形成柱体的方法。

图10A-10E图解说明了利用“分隔蚀刻”技术形成根据本发明实 施方案柱形存储器件的方法。

图11A-11C图解说明了在相邻柱形存储器间形成公用控制栅以及 表示相邻柱体间控制栅隔离的方法。

图12A和12B图解说明了在柱型存储器的两个或更多个层面之间 形成公用连续膜控制栅的方法。

图13-图28图解说明了根据本发明实施方案柱形存储器的是多 重层面的制造方法。

图29A是本发明实施方案存储器单元的说明。

图29B是说明图29A存储器单元特性的曲线图。

图30是根据本发明实施方案制造的两端子单元的纵向剖面视图。

图31是根据本发明实施方案制造的三端子的纵向剖面视图。

图32是根据本发明实施方案制造的应用轨道堆叠的三维存储器阵 列之纵向剖面视图。

图33是根据本发明实施方案作为柱体在衬底上方形成的单元之投 影视图。

图34是作为柱体形成的单元的另一实施方案。

图35和36是三维阵列器件的示意图。

图37是根据本发明实施方案的方法在ONO电介质，第一栅电极， 氧化物保护层和氮化物阻挡层沉积以后的晶片的侧剖面视图。

图38是位线形成图案，源/漏注入后存储器阵列的侧剖面视图。 该剖面与位线垂直。

图39是经Salicide工艺处理后该阵列的侧剖面视图。该剖面与 位线垂直。

图40是经氧化物填充和整平后该阵列的侧剖面视图。该剖面与位 线垂直。

图41是去除阻挡层后阵列的侧剖面视图。剖面与位线垂直。

图42是字线形成过程中阵列的侧剖面视图。剖面与位线垂直。

图43是字线形成后阵列沿图42中直线A-A的侧剖面视图。剖面 与字线垂直并穿过位线。

图44是字线形成后阵列沿图42中直线B-B的侧剖面视图。剖面 与字线垂直并穿过晶体管沟道。

图45是经氧化物填充和整平后第二优选实施方案阵列的侧剖面视 图。剖面与位线垂直。

图46是字线形成后第二优选实施方案阵列的侧剖面视图。剖面与 位线垂直。

图47是字线形成后优选实施方案阵列的侧剖面视图。剖面与位线 垂直。

图48A-C和图49A-C图解说明了优选实施方案阵列TFT的可供 选择的制造方法。

图50和51是字线形成后优选实施方案两种优选情况的阵列侧剖 面视图。剖面与位线垂直。

图52是优选实施方案三维阵列的三维视图。

图53是在同一层面上字线连接导体和位线连接导体的侧剖面视 图。开口是为下一个层面连接而开的。

图54是层面N+1中字线连接导体和层面N中字线和位线连接导 体的侧部面视图。为进行下一层面的连接在层面N+1的导体中制作搭 接片。

图55-61是优选实施方案阵列的侧剖面视图。剖面与位线垂直。

图62是形成结晶窗后本发明优选实施方案阵列的顶视图。

图63和64是分别沿图62中直线A-A和直线B-B的侧剖面视 图。剖面与图63中的位线垂直。与图64中的位线平行。

图65是有源层结晶后优选实施方案阵列的顶视图。

图66是附图，其示出根据本发明具体实施方案的二维存储器阵列 的前投影视图。

图67是附图，其示出根据本发明具体实施方案的二维存储器阵列 的纵向剖面视图。

图68是附图，其示出根据本发明具体实施方案的存储器阵列的顶 平面视图。

图69是附图，其示出根据本发明具体实施方案的三维存储器阵列 的纵向剖面视图。

图70是附图，其示出根据本发明具体实施方案的二维存储器阵列 的纵向剖面视图。

图71是附图，其示出根据本发明具体实施方案的三维存储器阵列 的纵向剖面视图。

图72是附图，其示出根据本发明具体实施方案的存储器阵列的纵 剖面视图。

图73是附图，其示出根据本发明具体实施方案的三维存储器阵列 的纵向剖面视图。

图74和75是附图，其说明根据本发明具体实施方案存储器单元 的编程方法。

图76是附图，其说明本发明具体实施方案存储器单元的制造方 法。

图77是剖面视图，其说明电介质堆叠上的SONOS。

图78是剖面视图，其说明纳米晶体电荷存储介质。

图79是掺杂多晶硅位线的剖面附图，掺杂多晶硅中形成有高熔点 金属硅化物以改善横向导电率。

图80是根据本发明具体实施方案的衬底的剖面附图。

图81A-81H说明根据本发明具体实施方案存储器阵列制造中的步 骤。

图82A-82I说明根据本发明具体实施方案存储器阵列制造中的步 骤。

图83-85说明根据本发明优选实施方案的闪速存储器阵列。

图86A-86J说明图83-85阵列的制造方法。

图87说明根据本发明优选实施方案的CMOS阵列。

图88A-D说明图87中CMOS阵列的制造方法。

图89-92说明使用图87CMOS阵列的逻辑电路和存储器电路。

图93是工艺流程图，其说明晶体化非晶硅层的制造工艺，该硅层 用于根据本发明具体实施方案的非易失性TFT存储器件。

图94A-94H是竖直剖面附图，其说明图93工艺中的步骤。

图95是根据图93工艺加工后部分硅晶片的顶平面视图。

图96-101是现有技术器件的说明。

优选实施方案详细说明

本发明者已认识到如果器件密度增大的话，存储器和逻辑器件的 成本就会下降。因此，本发明者已提供一种超密矩阵阵列电荷存储半 导体器件，其已经增大了密度，降低了成本。

改善器件密度的一个办法是将器件排列在包括多个器件层面的电 荷存储器件单体三维阵列中。术语“单体”表示阵列每个层面的层都 直接沉积在阵列各自下层层面的层上。相反，二维阵列可以分开形成， 然后再组装在一起形成非单体存储器件。

为了形成这样的三维阵列，尤其是有四或更多层的阵列，在两个 连续的器件层面之间至少一个表面要用化学机械抛光(CMP)整平。与 其他平整方法如内蚀刻相比较，化学机械抛光能够得到足够的平整度 使适合市场的器件的多重器件层面能堆叠在彼此的顶上。本发明者已 发现化学机械抛光在三维存储器阵列阶梯区内一般达到的平整度约在 4000埃或更小(即，在约10-50mm的区域内峰-峰粗糙度值在4000 埃或更小)，即使在形成4-8层后也是如此。最好，经CMP抛光后阵 列中层的峰-峰粗糙度在阶梯区内为3000埃或更小，如500-1000 埃。相反，单靠内蚀刻一般不能提供足够的平整度来获得适合市场的 三维存储器或逻辑单体阵列。

例如，措词“在两个连续的器件层面之间至少一个表面用化学机 械抛光整平”包括在底部和中间器件层形成的表面以及置于器件层之 间的层间绝缘层的表面。因此，阵列各中间和底部器件层面中导电和/ 或绝缘层的表面都要用化学机械抛光整平。这样，如果阵列包括至少 四个器件层面的话，那么至少三个器件层面都应当有至少一个表面用 化学机械抛光整平。顶部器件层面中导电和/或绝缘层的表面也可以用 化学机械抛光整平。

改善器件密度的另一种方法是将驱动或外设电路与存储器或逻辑 阵列竖直地结合起来。在现有技术中，外设电路在单晶硅衬底的周边 形成，而存储器或逻辑阵列在邻近外设电路的衬底其他部分形成。这 样，外设电路就占据了现有技术器件中宝贵的衬底空间。相反，本发 明的优选实施方案提供了一种单体三维阵列电荷存储器件，它在单晶 半导体衬底上方的非晶或多晶体半导体层中形成，同时至少部分，最 好是全部驱动(即外设)电路都在阵列下边，阵列之内或阵列上方的 衬底中形成。最好是，驱动电路包括至少一个检测放大器和电荷泵， 检测放大器和电荷泵全部或部分地在衬底中阵列的下边形成。

图35示意性地说明阵列电荷存储逻辑或存储器件3101，其在置于 单晶体衬底3105之上的层间绝缘层3120上方形成。该阵列电荷存储 逻辑或存储器件3101排列成非晶或多晶硅层中的三维单体阵列薄膜晶 体管或二极管。阵列3101有多个器件层面3104，其最好用层间绝缘 层隔开。驱动电路3103，如检测放大器和电荷泵，像CMOS或其他晶 体管一样配置在单晶体衬底3105中。图36示意性地说明了一阵列电 荷存储逻辑或存储器件3101，其作为非晶或多晶硅层中的薄膜晶体管 或二极管在单晶体衬底3105之上形成。驱动电路3103，如检测放大 器和电荷泵，在阵列3101之内和/或阵列3101之上形成。

改善器件密度的另一种方法是自对准和使用同样的光刻步骤使不 同的层形成图案。通过使对准偏离容差处在应有的范围来扩大器件单 元的区域从而保证不同层上的特性之间完全重叠。因此，本发明已开 发了一种完全或部分对准的存储器单元结构，它不要求有对准偏离容 差或要求数值减小的对准偏离容差。在这样的单元结构中，某个器件 的特性可以与其他器件的特性自对准而不需要光刻步骤来形成图案。 另一方面，对多层可以使用同一个光学抗蚀剂掩膜进行蚀刻或使用已 形成图案的上器件层作为掩膜对下器件层进行蚀刻。对准存储器单元 的具体实例在下面将进行详细地讨论。

阵列的电荷存储器件可以是任何类型的存储电荷的半导体器件， 如EPROM或EEPROM。在下面详细说明的本发明优选实施方案中，电荷 存储器件以各种不同结构形式形成，如柱形TFT EEPROM，有电荷存储 区的柱形二极管，自对准TFT EEPROM，轨道堆叠TFT EEPROM，以及 各种其他结构形式。每一种结构形式都使器件具备增加阵列密度的高 度的平整度，对准或自对准。

例如，在柱形TFT EEPROM或有电荷存储区的柱形二极管中，半导 体有源区至少一侧与连接半导体有源区的电极之一对准。这样，在柱 形TFT EEPROM结构中，半导体有源区就与源和漏电极对准。出现这种 对准是因为半导体有源区至少两侧和电极之一在同样的光刻步骤 (即，使用一个光学抗蚀剂掩膜或使用一层作为另外一层的掩膜进行 蚀刻)过程中形成了图案。相反，源和漏区未被蚀刻。

在下面的说明中，为了达到对本发明透彻的理解，提出了许多具 体细节，如具体的厚度，材料等。显然对本领域的技术人员没有这些 具体细节也可以实践本发明。在其他情况下，为了不使本发明不必要 地变得难于理解，没有提出人们熟知的一些概念，电路，及制造技术。

以下说明的任何实施方案的任何特性都可以用在另一实施方案 中。第一组实施方案说明各种柱形器件，第二组实施方案说明自对准 TFT器件，及第三组实施方案说明轨道堆叠TFT器件。第四和第五组实 施方案说明在逻辑或存储器电路中可如何使用这些器件。最后一组实 施方案说明金属引起的结晶对改进器件层面结晶度的应用。

I. 柱形器件

本实施方案是针对在柱形结构(即，相对于衬底竖直的方向，其 中器件的长度与衬底垂直)中排列的薄膜晶体管(TFT)和二极管以及 它们的制造方法。最好柱形器件形成的电荷俘获存储器具有竖直读出 电流。该存储器包括第一输入/输出导体，其在衬底平面上或上方形 成，和第二输入/输出导体，其位于第一输入/输出导体之上并与其隔 开。第一输入/输出导体和第二输入/输出导体的放置要使它们相互重 叠或交叉并且最好彼此垂直交叉。半导体区，如硅掺杂区，在第一输 入/输出导体与第二输入/输出导体交叉处的第一输入/输出导体和第 二输入/输出导体之间形成。电荷存储介质，例如电荷俘获电介质但并 不限于这种电介质，靠近半导体区形成并且影响在第一输入/输出导体 与第二输入/输出导体两端施加给定电压情况下流过第一输入/输出导 体与第二输入/输出导体间半导体区的电压数量。在单一电压下流过半 导体区的电流量(读出电流)可以用来确定电荷是否存储在电荷存储 介质中并因此确定存储器是否编程或擦掉。流过第一输入/输出导体与 第二输入/输出导体之间半导体区的读出电流在与衬底平面垂直的方 向上流动，而存储器就在衬底内或衬底上形成。本实施方案的电荷俘 获存储器结构，及其制造方法非常适合集成三维阵列存储器件。

如下面将要讨论的那样，本实施方案的电荷俘获存储器件可以用 两种普通结构之一制造。在一个实施方案中，电荷存储介质邻接半导 体区形成，而在第二实施方案中电荷存储介质在半导体区之上或之下 形成。

1.有邻接电荷存储介质的三端子柱形存储器

本发明一个实施方案是三端子非易失性可堆叠柱形存储器件。根 据本发明这一实施方案的柱形存储器件100在图1A中做了概括说明。 柱形存储器件100包括第一连接区102，其在第一输入/输出(I/O) 103导体上形成，导体103在单晶体衬底101的平面(x-y)上或上方 形成。半导体本体104直接在第一连接区102上形成，而第二连接区 106直接在本体104上形成。第二I/O导体116在第二连接区106上 形成。第一连接区102，本体104，以及第二连接(源/漏)区106各 自相互竖直对准形成柱体108。邻接并与本体104连接的是电荷存储介 质110。控制栅112邻接电荷存储介质110形成并与其直接连接。控 制栅112和电荷存储介质110的构成应使它们与柱体108横向上邻 接，从而它们可以与柱体108。电荷存储介质是电气上隔离控制栅和由 控制栅寻址的沟道区的区域。

柱形存储器件的编程或未编程状态由电荷是否存储在电荷存储介 质110来确定。电荷存储介质中存储的电荷要加上或减去加在控制栅 上的电压，从而改变了在本体104中形成导电沟道使电流(例如读出 电流IR)能在第一和第二连接(源/漏)区之间流动所需的电压。这个 电压定义为VT。在本体104中形成导电沟道所需的电压数值或在给定 控制栅电压下本体中流动的电流数值可以用来确定器件是否编程或未 编程。另外，多位数据可以存储在单个电荷存储介质110中，从而各 不同数量的存储电荷建立了不同的VT。每一个不同的VT代表电荷存储 介质的不同状态。因为电荷存储介质可以包含多种状态，故在单个电 荷存储介质中就可以存储多位。

在器件100的读出操作过程中，在本体104中形成导电沟道时， 电流114相对于衬底101的平面(x-y)竖直(z)(或垂直)流动， 而衬底之上形成柱形存储器件。通过建立具有“竖直”读出电流通孔 的存储器件，本发明的柱形存储器单元能够很容易地堆叠在三维阵列 中，而源/漏导体103和116的走向相互平行或垂直并与衬底101的平 面平行，而对源和漏的连接无需使用相互竖直连接的对策。至控制栅 的导体112可以竖直走向(如图1A所示)或水平走向。

虽然图1A中所示的存储器件100包括电荷存储介质100和仅在柱 体108的一个侧面或表面上形成的控制栅112，但应当了解本发明的柱 形存储器件可以制造成使柱体108的整个本体110被单个电荷存储件 110和单个控制栅112所围绕，如图1B所示。另外，柱体108的各个 表面都有单独控制的电荷存储件和控制栅，如图C中所示，从而使多 位数据能够存储在本发明的单个柱体存储器件中。使用多重电荷存储 件和控制栅通过确定该沟道在多大程度上受到电荷的影响便能够把多 重数值存储到一个单个柱形器件上。另外，柱体108中本体104的各 表面可以有不同的掺杂密度对各表面建立不同的阈电压进而使柱形存 储器能够存储更多的状态，因而也就能存储更多的位数。

图2示出本发明的一个实施方案，方案中柱体207包括第一源/漏 连接区202，其包括重度掺杂N+硅膜，掺杂密度范围在1×1019-1× 1020，最好在1×1019-1×1021原子/cm3，它在第一输入/输出204(例 如位线)上形成，而第一输入/输出204在衬底201上或上方形成。包 括掺杂密度为1×1016-1×1018/cm3轻度掺杂p-型硅膜206的本体在第 一N+源/漏连接区202上形成并直接与其接触。第二源/漏区208，其 包括掺杂密度为1×1019-1×1020最好1×1019-1×1021原子/cm3的重 度掺杂N+硅膜，它在P型硅膜206上形成并与其直接接触，如图2 所示。第二导电输入/输出(例如字线/位线)210在第二N+源/漏区 208上形成。N+源/漏膜202和208厚度可以在500-1000。第一和 第二输入/输出204和210可以用高导电材料形成，例如但并不限于金 属如钨，硅化物如硅化钛或硅化钨，或重掺杂硅。在存储器件200N +源/漏区209中，p型硅本体206和N+源/漏区208基本上各自相互 竖直对准形成柱体207。

柱形存储器200，如图2所示，有包括隧道电介质212的电荷存储 介质211，浮栅214，以及控制栅电介质216。隧道电介质邻接p型硅 本体206形成并与其直接连接。浮栅214邻接隧道电介质212形成并 与其直接连接。浮栅214包括导体例如但并不限于掺杂硅，如N型硅， 或金属如钨。控制栅电介质216邻接浮栅214形成并与其直接连接。 最后，控制栅218邻接控制栅电介质216形成并与其直接连接。控制 栅218用导体形成，例如但并不限于掺杂硅或金属，如钨。

P型硅膜206和隧道电介质212的厚度取决于所需的编程和擦除电 压。如果需要4-5伏的低压编程操作，那么p型硅膜206的厚度可以 在1000-2500，隧道电介质厚度可以在20-150，如20-50，最 好在80-130(如果需要氮化物隧道电介质212的话，将按比例稍许 变厚)。应当了解p型硅膜206的厚度限定了器件的沟道长度。如果 需要较高电压(6-10伏)的编程操作，那么p型硅膜206的厚度可以 在6000-7000，隧道电介质212厚度可以在60-100。控制电介质 216一般约为隧道电介质212的厚度，但是稍厚一些(稍厚10-30)， 最好是130-180。

柱形存储器200被认为是编程或未编程取决于电荷是否存储在浮 栅214。利用漏侧编程可以对柱形存储器件200编程，由此通过将源区 202接地电子就被放在浮栅214上，与此同时相当高的电压加在漏区 208上，而低压操作时约4-5伏，或高压操作时约6-10伏则加在控 制栅218上以便把一部分P型硅区206转换成N型硅，这样就形成了 沟道区，电子就在源区与漏区间流动。高的控制栅电压将电子从已换 向的沟道区拉出，通过隧道电介质212进到浮栅214。因为电子在隧穿 沟道氧化物时损失了某些能量，它们不再有足够的能量从用绝缘体包 围的浮栅逃逸出来。其他技术，例如使并不限于源侧注入，可用来对 存储器件200编程。

存储器件200通过从浮栅214去除存储的电子可以擦除。在源区 上加上相当高的正电压(3伏)，同时在控制栅218上，低压操作时加 上约4-5伏负电压或高压操作时加上6-10伏电压也可以擦除存储器 件200。源区上的正电压吸引浮栅214上的电子，从而将电子从浮栅 214拉出。通过隧道电介质212进入源区。

为了读出存储器件200的状态，可以对漏极加一电压(如3.3伏)， 同时对控制栅加上给定的控制栅电压。对给定的控制栅电压，从漏区 流经沟道区而进入源的电流(读出电流)数量可以用来确定存储器件 的状态。另一种办法，通过检测使给定读出电流流过本体206所必须 的控制栅电压数值也能够读出存储器件200的状态。当读出电流在第 一和第二源/漏区202和208间流动通过本体206时，其流动方向(z) 与衬底201的平面(x-y)相垂直，而本体206就在衬底201上或上方 构成。

图3示出本发明非易失性柱形存储器件的另一实施方案。图3示 出具有超薄硅沟道或本体302的三端非易失性柱形存储器件300。像存 储器件200一样，超薄存储器件300的第一N+源/漏连接区202在第 一输入/输出204上形成。绝缘体304，如SiO2膜或氮化硅膜，在第一 源/漏连接区202上形成。第二N+源/漏区208在绝缘层304上形成。 绝缘体304将源/漏区202和208相互隔离。因此限定了器件的沟道长 度。浓度范围在1×1016-1×1018原子/cm3的薄P型硅膜302沿N+/ 绝缘体/N+堆叠的侧壁构成，所以其邻接第一和第二源/漏区以及隔离 绝缘体304并与它们直接连接。P型硅膜起器件沟道或本体的作用并且 把源/漏区202和208连接起来。通过形成邻接N+/绝缘体/N+堆叠 的薄P型硅膜，沟道区能够做得极薄，在50-100。代表沟道厚度的 P型硅膜厚度最好小于1/2沟道长度(即，源/漏区202和208之间的 距离)，理想情况是小于1/3沟道长度。

像存储器件200一样，存储器件300也包括电荷存储介质211， 及控制栅218。当晶体管300接通时，一部分P型硅区反向形成其中的 导电沟道，所以电流能够从一个源/漏区202流到另一个源/漏区208。 从一个源/漏区到另一个源/漏区穿过超薄本体302或沟道的大部分电 流通孔306在与衬底平面(x-y)垂直(z)的方向上，而器件就在衬 底上方构成。

例如使用“分隔蚀刻”技术能够形成超薄沟道或超薄本体晶体管。 例如，如图3B所示，N+硅/绝缘体/N+硅的堆叠可以在衬底上方均厚 沉积，该衬底有形成图案的金属I/O 204。然后利用众所周知的光刻 法和蚀刻技术使该堆叠形成图案成为柱体306，如图3B所示。然后P 型硅膜可以在柱体上方均厚沉积，如图3C所示。P型硅膜沉积到器件 沟道厚度所需要的厚度。然后对P型多晶硅膜进行各向异性蚀刻使P 型硅膜302从水平表面上去掉而仍保留在竖直表面如柱体306的侧壁 上。这样P型硅膜就邻接柱体形成并且把绝缘体304两边的源/漏区连 接起来。然后可以像在其他柱形器件中那样，相继形成电荷存储介质 211和控制栅218。

图4示出本发明三端可堆叠非易失性柱形存储器件的另一实施方 案。图4是一个三端可堆叠非易失性柱形存储器件，其中肖特基连接 形成了器件的源区和漏区。本发明的肖特基连接MOSFET 400包括在第 一输入/输出204上形成的第一金属连接402。掺杂的硅本体或沟道 404，如掺杂浓度水平在1×1016-1×1018原子/cm3，厚度为沟道长度 所需厚度的N型硅，在金属连接402上形成。第二金属连接406在硅 本体404上形成并与其直接连接。然后第二I/O在第二金属连接406 上形成。第一金属连接402和第二金属连接406由像硅化铂，硅化钨 和硅化钛一类的材料形成，其厚度能够构成与硅本体404的肖特基屏 障连接。第一金属连接402，硅本体404，及第二金属连接406各自相 互直接竖直对准形成如图4所示的柱体408。存储器件400还包括电荷 存储介质211，它直接邻接硅本体404并与其连接如图4所示。另外， 存储器件400包括控制栅，它邻接电荷存储介质211并与其直接连接。 在沟道在硅本体404中形成时，电流(例如，读出电流IR)从金属连 接402流到金属连接406，其方向(z)与衬底表面(x-y)垂直，而 存储器件400就在衬底上形成。

图5说明根据本发明实施方案的三端非易失存储器件的另一实施 方案。图5说明了栅控二极管存储器件500。存储器件500包括P+型 硅膜连接区502，其掺杂剂密度在1×1019-1×1021，最好在1×1019 -1×1020原子/cm3，厚度在500-1000。掺杂密度在1×1016-1×1018 原子/cm3的P-硅膜504在P+硅膜502上形成并与其直接连接。N+型硅 连接区506，其掺杂密度在1×1019-1×1021，最好在1×1019-1×1020 原子/cm3，厚度在500-1000，直接在P-硅膜504上形成。在本发明 实施方案中，P+硅膜502，P-硅膜504，及N+硅膜506各自相互竖直 对准形成柱体508，如图5所示。存储器件500还包括存储器存储介质 211，其邻接P-硅膜504和N+硅膜506形成并与它们直接连接，如 图5所示。与电荷存储介质211邻接并直接连接的是控制栅218。另外， 像晶体管100，200，300及400一样，当栅控二极管“接通”时，电 流(I)从P+硅膜502流到N型硅膜506，其方向(z)与衬底502的 平面(x-y)垂直，而器件500就在衬底501上或上方形成。

虽然已经示出的器件200-500都有包括用隧道电介质212和控制 栅电介质216隔离的连续膜浮栅214的电荷存储介质，但是浮栅不一 定必须由硅或金属连续导电膜形成，而是可以由多个电隔离的纳米晶 体602形成，如图6所示。纳米晶体是某种导电材料的电气上相互隔 离的集束或晶体。对浮栅来说使用纳米晶体的好处是因为其不形成连 续膜，纳米晶体浮栅是自隔离的。纳米晶体602使得能够围绕一个单 个硅本体206形成多个自隔离浮栅。例如，使用方形或长方形柱体， 浮栅可以在硅本体或沟道的各个侧面形成，使得围绕一单个方形柱体 能够形成四个或更多个隔离浮栅。这样，在每个柱形存储器中都能够 存储很多位。同样地，因为纳米晶体形成非连续膜，所以浮栅可以在 柱体的两个或更多个层面形成之后再形成而不必担心一个单元层面的 浮栅与直接处于该层面之上或之下邻接(即竖直邻接)层面的浮栅短 路。对浮栅使用纳米晶体还有另外一个好处是纳米晶体浮栅的电荷泄 漏比连续膜浮栅小。

纳米晶体602可以由导电材料如硅，钨，或铝形成。为了能够自 隔离，纳米晶体和材料集束尺寸必须小于单元间距的一半，这样竖直 和水平邻接单元的浮栅才能被隔离。也就是说，纳米晶体或材料集束 602必须足够小，使单个纳米晶体602不可能把竖直或水平邻接的单元 连接起来。硅纳米晶体可以由利用化学气相沉积使硅源气体如硅烷在 极低压力下分解来的硅形成。同样，钨纳米晶体浮栅可以用化学气相 沉积使钨源气体如WF6在极低压力下分解来形成。此外，铝纳米晶体浮 栅可以通过在铝熔点温度或接近其熔点温度下的溅射沉积来形成。

另外，使用电介质隔离浮栅把电荷存储在本发明存储器件中的可 供选择的另一种方法是，可以使用电介质堆叠702中形成的俘获层， 如图7所示。例如，电荷存储介质可以是电介质堆叠702，其包括邻接 硅本体或沟道的第一氧化物层704，邻接第一氧化物层的氮化物层 706，以及邻接氮化物层和邻接控制栅218的第二氧化物层708。这样 的电介质堆叠702有时称之为ONO(即，氧化物-氮化物-氧化物)堆 叠。

应当了解图2-5所示的各存储器件200-500可以做成具有相反 极性的，只需把柱体中各硅区的导电类型或反向并维持浓度的范围就 行。这样，不仅能够制造如图2-5所示的NMOS器件，而且需要的话 也能够形成PMOS器件。另外，形成器件柱体使用的硅膜可以是单晶硅 或多晶硅。还有，硅膜可以是硅合金膜，例如用N型或P型导电离子 掺杂至所需浓度的硅锗膜。

另外，如图1-3和图5所示，柱体108，208，308和508要这样 制造，使从顶部看时连接和本体要相互对准对准。这可以通过首先形 成I/O 204，然后再均厚沉积柱体膜堆叠(例如，N+/P-/N+)来达到， 如图8A所示。然后可以对膜堆叠802进行掩膜，并对所有三个膜在如 图8B所示的一个步骤中进行各向异性地蚀刻形成柱体804。显式柱体 形成步骤可以形成具有任何所需形状的柱体。例如，柱体804从上看 时可以呈如图8B所示的方形，或可以呈长方形或圆形。

另一方面，如图9A和9B所示，柱体可以通过第一和第二I/O形 成图案的交叉来形成。例如，柱体可以通过对第一I/O导体900的第 一均厚沉积，随后进行所需柱体膜堆叠902的顺序均厚沉积(例如， N+/P-/N+)来形成。然后第一I/O膜900和柱体膜堆叠902再蚀刻形 成多个柱体条带904，如图9a所示。在随后的使第二I/O形成图案的 加工过程中，第二I/O 906在与多个条带904垂直或正交的方向进行 蚀刻。使第二I/O 906形成图案使用的蚀刻步骤要连续进行以便把柱 体膜堆叠902从条带904未被第二I/O 906覆盖或掩膜的部分蚀刻下 来。这样，柱体908就在第一和第二I/O的交叉处形成。形成的柱体 908与第一和第二I/O交叉或重叠部分直接对准。形成柱体的交叉技术 是有利的，因为它省去了额外的金属版印刷步骤。

本发明存储器件的电荷存储介质可以利用“分隔蚀刻”技术形成。 例如，如图10A-10E所示，柱体1000或柱体条带首先形成。然后在 柱体1000上方均厚沉积第一隧道电介质1002。再后，在隧道电介质 1002上另均厚沉积浮栅材料1004。浮栅电介质材料沉积到浮栅所需的 厚度。浮栅材料可以是纳米晶体或可以是连续导电膜。然后浮栅材料 1004和隧道电介质1002进行各向异性内蚀刻使其从水平表面如柱体 1000的顶部和邻接柱体之间去除以便留下由柱体1000或条带侧壁上 的隧道电介质隔离的浮栅1008。与纳米晶体不同，如果浮栅由连续导 电膜形成，那么必须注意确保浮栅材料1004从邻接单元之间完全去 除，从而使邻接单元的浮栅1008被隔离。

应当了解在浮栅用纳米晶体制成或电荷存储介质为俘获电介质 时，膜不一定必须从邻接单元间的水平表面上蚀刻掉，因为这些膜并 没有把邻接单元在电气上连接起来。但是，如果需要的话，电荷俘获 电介质和纳米晶体浮栅可以进行各向异性的内蚀刻。其次，如图10D 所示，控制栅电介质1006在浮栅1008和柱体1000顶部的上方均厚沉 积。

使用“分隔蚀刻”技术也可以形成控制栅。在这样的情况下，控 制栅材料1010，如掺杂的多晶硅，在控制栅电介质1006上方均厚沉 积到控制栅所需的厚度，如图10D所示。然后控制栅材料1010进行各 向异性内蚀刻，如图10E所示，将控制栅材料1010从水平表面如控制 栅电介质1006顶部和邻接柱体或带条之间去除，并且形成了控制栅电 介质1006邻接的控制栅1012。控制栅电介质1006保护下面的硅柱体 1000在控制栅材料各向异性蚀刻的过程中不被蚀刻。

虽然必须把浮栅与邻接单元隔离开，但在水平或竖直邻接单元之 间可以共用控制栅。利用金属版印刷形成连接水平邻接晶体管的导电 条可以得到水平共用的控制栅。另一方面，如图11A-11C所示，通过 精确的控制邻接单元1100之间的间隔可以实现邻接单元的水平连接， 这样最小的间隔1102就放在控制栅要连在一起的单元之间，而较大的 间隔1104则放在控制栅要隔离的单元之间，如图11A所示。这样，在 沉积控制栅材料1106时，其完全填满了邻接单元间的最小或小的间隔 1102，而在要隔离的单元之间的大间隔1104上只留下了一个薄膜，如 图11B所示。在各向异性蚀刻过程中，大间隔中很薄的控制栅材料被 完全去除，把相邻接控制栅隔离开，而小间隔中较厚控制栅材料1106 的部分1108仍保留下来，这样部分1108就把邻接单元连接起来并将 邻接单元水平连接，如图11C所示。

另外，在两个或多个层面柱体已形成之后，通过在邻接单元之间 形成控制栅插头能够实现控制栅竖直共用，如图12A和12B所示。通 过在柱体两个或多个层面上方或之间均厚沉积导电膜如掺杂多晶硅膜 或钨膜1200，能够形成控制栅插头，然后把钨摸在柱体上方的部分整 平或形成图案来形成柱体间的插头。这样，控制栅将为两个或多个竖 直层面上的器件和水平邻接单元之间的器件所共用。

现在将说明把本发明柱形存储器件组合成多层面阵列存储单元的 方法。如图13所示，制造从提供在其上面要形成多层面阵列存储器件 的衬底1300开始。衬底1300一般将包括轻度掺杂的单晶硅衬底 1302，晶体管如金属氧化物半导体(MOS)晶体管就在衬底1302中形 成。这些晶体管可以用作为例如存取晶体管或它们可以连接在一起成 为电路来形成例如用于已制造的存储器件的电荷泵或检测放大器。衬 底1300一般还将包括多层面互连和层间电介质1304，其用来将衬底 1302中的晶体管连接在一起成为功能电路。衬底1300的顶表面1306 一般将包括绝缘层或钝化层以保护下面的晶体管和互连不受损害。顶 面1306一般包含电连接片，本发明的多层面阵列存储器件能够与其进 行电连接以便与硅衬底1302的晶体管进行电连接。在本发明的一个实 施方案中，存储器件实际上是通过多层面互连和电介质1304与单晶体 衬底隔离并分开的。钝化或绝缘层1306的顶表面一般要整平以便能够 均一而可靠地制造本发明的多层面电荷存储器件。图1A示出穿过衬 底的剖面视图，而图13B说明在衬底1300的一个平面向下看时该衬底 的顶视图，而本发明的器件就制造在这个平面上。根据本发明的一个 实施方案，存储器件实际上是与单晶硅衬底1302分开的。在本发明的 另一实施方案中，存储器件可以造在玻璃衬底上，如平面屏幕显示中 所用的玻璃衬底。

根据本发明实施方案多层面阵列存储器件的形成过程从在衬底 1300的表面1306上方均厚沉积第一导电层1308开始。导体1308可 以是任何合适的导体，例如但并不限于硅化钛，掺杂多晶硅，或金属 如铝或钨及其用任何适当技术形成的合金。导体层1308用来作为例如 位线或字线把一行或一列存储器件连在一起。其次，膜堆叠1310，柱 体的第一层面由其制造，在导体1308上方均厚沉积，如图13A所示。 例如，在一个实施方案中，柱体将包括N+源/漏区，P-硅本体，及N+ 硅源/漏区。合适的膜堆叠1310可以使用化学气相沉积(CVD)通过首 先均厚沉积非晶硅膜来形成，非晶硅膜用N型杂质就地掺杂至1×1019 -1×1021，最好1×1019-1×1020原子/cm3的掺杂密度。其次，使用化 学气相沉积通过例如沉积非晶硅膜在N+硅膜1312上方来沉积P-硅 膜，非晶硅膜用P型杂质(例如硼)就地掺杂至掺杂剂密度1×1016- 1×1018原子/cm3。然后使用化学气相沉积通过沉积非晶硅膜在P-硅本 体1314上方来均厚沉积N+硅膜1316，并将其就地掺杂至1×1019-1 ×1021，最好1×1019-1×1020原子/cm3的水平。非晶硅膜通过随后的 退火能够转换成多晶硅。代替就地掺杂，膜堆叠可以作为未掺杂硅进 行沉积，然后用掺杂剂注入或扩散。

应当了解，根据本发明的其他存储器件能够通过沉积适当的膜堆 叠进行制造以获得其柱体结构，例如形成器件400的金属/硅/金属条 带，如图4所示，形成器件500的P+/P-/N+堆叠，如图5所示，以及 形成器件300的N+/SiO2/N+堆叠，如图3所示。其次，如图14A和14B 所示，均厚沉积的膜堆叠1310和金属导体1308使用众所周知的光刻 法和蚀刻技术形成图案以形成多个柱体条1318。沉积膜堆叠1310和 金属导体1308的膜彼此对准蚀刻并形成有竖直侧壁的条带。

其次，如图15A和15B所示，如果需要的话，衬底可以经受阈调 节离子注入步骤的处理以便改变各条带上P型硅区表面或面上的掺杂 密度。也就是说，这时第一离子注入步骤1315可以用来把N型掺杂剂 注入到柱体1318的一个表面以增加其P型掺杂密度或可以用N型掺杂 剂对其注入进行反掺杂并降低其P型掺杂密度。同样，在第一注入1315 之后，可以转动衬底使其经受第二离子注入步骤1317以改变柱体条 1318相反一侧或一面的掺杂密度。阈调节注入应具有足够的剂量足以 改变各面的阈电压以便能够充分地区别或检测与各个面相关的不同读 出电流。离子注入步骤的角度要选得使大部分注入都发生在P型本体 1314的表面。注入角度取决于条带1314的高度以及条带1314之间的 间隔。

其次，如图16A和16B所示，隧道电介质1320在条带1318的侧 壁和顶部上方以及条带1318之间的衬底1300上形成。隧道电介质可 以是氧化物，氮货物，氮氧化物，或其他适合的电介质。隧道电介质 1320最好利用温度小于750℃，最好小于600℃的等离子体沉积或生 长工艺来进行沉积。隧道电介质1320形成的厚度和质量要能防止在工 作条件下产出击穿和泄漏。其次，还如图16A和16B所示，浮栅材料 1322在隧道电介质1320上方均厚沉积。在本发明的一个优选实施方 案中，浮栅材料由纳米晶体形成。

以使硅具有相对于其粘结系数极高的表面扩散率的方式沉积硅， 可以形成硅纳米晶体。例如，在1毫乇-200毫乇的极低压力下，温度 在250-650℃下将硅烷(SiH4)分解，通过化学气相沉积(CVD)可以 形成硅纳米晶体。在这一过程中，50-250的极薄的沉积会形成硅的 小岛1322。沉积过程中，如果硅烷加入H2，则可以使用较高的压力仍 能得到纳米晶体。在本发明的另一实施方案中，金属纳米晶体如铝纳 米晶体可通过在接近读金属熔点温度下金属靶的溅射来形成，这样金 属聚结形成了纳米晶体。利用包括钨源气体如WF6和锗烷(GeH4)的反 应剂气体混合物通过化学气相沉积可以形成钨纳米晶体。在本发明的 又一种实施方案中，能够沉积浮栅材料的连续膜，然后引起沉淀(通 过加热)使得在膜中形成岛屿。

应当了解，虽然因为纳米晶体的自隔离品质，对浮栅要优选纳米 晶体，但是浮栅也可以由连续膜形成，例如但并不限于金属如钨或硅 膜如多晶硅或掺杂成所需导电类型(一般对N+/P-/N+柱体是N+硅)的 非晶硅。如果使用连续膜作为浮栅材料1322，这时就要对膜1322蚀 刻来去掉浮栅材料1322在条带1318之间的部分使条带在电气上隔 离。

其次，还如图16A和16B所示，将控制栅电介质1324均厚沉积到 浮栅材料或纳米晶体之上和上方。控制栅电介质1324是由例如氧化物 或氮氧化物膜所沉积的电介质，其通过降低沉积温度的等离子体增强 沉积工艺形成。控制栅电介质1324厚度与隧道电介质1320厚度类似 但略厚一些，例如厚出20-30。控制栅电介质1324用来隔离浮栅与 其后形成的控制栅。控制栅电介质的厚度和质量取决于对存储器单元 编程和未编程时的编程阈电压。如以上讨论的那样，隧道电介质的厚 度以及P型硅本体或沟道的厚度由所需的编程电压决定。

其次，如图17A和17B所示，控制栅材料1328均厚沉积在条带 1318之上和上方。控制栅材料形成的厚度至少要足以填满邻接条带之 间的间隔。一般，沉积到厚度至少为间隔1330宽度一半的共形薄膜将 会保证完全填满间隔1330。在本发明的一个实施方案中，控制栅材料 1328是通过化学气相沉积形成的掺杂多晶硅膜。另一方面，控制栅可 以由其他导体如均厚沉积的钨膜形成，而钨膜则利用WF6通过化学气相 沉积形成。其次，如图18A和18B所示，控制栅膜1328通过例如化学 机械抛光来内整平到直至控制栅的顶表面基本上与条带1318顶上的 控制栅电介质一样平。然后使用等离子体蚀刻方法使控制栅材料的顶 表面1331凹入到条带1318顶面以下并且最好稍在顶部源/本体结(例 如N+硅膜1316与P-硅膜1314的结)以上，如图18A所示。条带1318 顶上的控制栅电介质1324保护条带1318在凹入蚀刻过程中不受到蚀 刻。凹入蚀刻后，控制栅1332A和B已经形成。

其次，层间电介质(ILD)1334如氧化物均厚沉积在条带1318顶 部的上方以及控制栅1332上方的凹陷1331之上及其中。然后沉积的 氧化物层1334，以及条带1318顶部上的控制栅电介质，纳米晶体， 及隧道电介质进行抛光或内蚀刻，如图19A和19B所示，从而暴露和 打开各柱体条1318顶部源/漏区(例如N+膜1316)的表面。

其次，如图20A和20B所示，第二导电层1336均厚沉积在顶部源 /漏区(N+源/漏区1316)上方并与其连接以及ILD1334之上及上方。 第二导电层1336将用来形成存储器件第一层面的第二输入/输出(例 如，位线或字线)，并将用来形成存储器件第二层面的第一输入/输出 (例如，字线或位线)。第二导电层1336可以由与第一导电层1308 类似的材料形成，形成的厚度也与第一导电层1308的厚度类似。

其次，用来形成柱体第二层面的膜堆叠1338如N+/P-/N+堆叠， 均厚沉积在第二导电层1336上方，如图20A和20B所示。膜堆叠1338 可以用膜堆叠1310使用的同样材料形成，并形成与膜堆叠1310同样 的厚度。另一方面，如果需要不同类型的存储器件，那么将形成与该 类型器件相应的膜堆叠。

其次，如图21A和21B说明的那样，第二柱体堆叠1338和第二导 电层1336用众所周知的光刻法和蚀刻技术形成图案从而形成与多个第 一柱体条带1318正交或垂直的多个第二柱体条带1340。应当了解， 第二柱体堆叠1338的膜和第二导电层1336要相互对准蚀刻以形成基 本上具有竖直侧壁的条带。

图22A和22B示出图21A和21B转90°后的衬底。

一旦第二柱体膜堆叠1338和第二导体1336通过蚀刻进条带1340 已形成图案，则该蚀刻连续进行以去除第一柱体条带1318未被第二柱 体条带1340覆盖或掩膜的部分1341，如图23A和23B所示。该蚀刻 继续进行直至达到第一导电层1308。这样，如图23A和23B所示，第 一层面的方形或长方形柱体1342已由第一和第二I/O 1308和1336(图 23A中用M1和M2表示)交叉或重叠处的第一柱体条1318形成。在本 发明的一个实施方案中，形成的是宽度小于0.18μm的方形柱体。应当 了解，蚀刻步骤最好使用能够相对于ILD 1334及沟道和控制栅电介质 对柱体条带进行选择性蚀刻的一种蚀刻。例如，如果柱体包括掺杂硅， 而ILD及沟道和控制栅电介质为氧化物，那么使用C12和HBr的等离子 体蚀刻就可以蚀刻硅而不显著地蚀刻氧化物ILD或沟道和控制栅电介 质。应当了解，ILD 1334保护下面的硅控制栅1332不被蚀刻，如图 23C所示。另一方面，ILD 1334的用途是在电气上把控制栅1332与随 后形成的柱体第二层面的控制栅隔离开。

这时，如果需要的话，衬底可以经受连续的离子注入步骤来改变 柱体1342(见图23A)P型本体1314各个新暴露表面的掺杂密度以便 改变每个表面的掺杂密度从而改变每个表面的阈电压。

其次，如图24所示，隧道电介质1344，纳米晶体浮栅材料1346， 及控制栅电介质1348都各自相继在衬底1300上方均厚沉积从而在柱 体器件1342的侧壁上以及沿着第二柱体条1340的侧壁形成隧道电介 质/浮栅/控制栅(见图23A)。沿着第二柱体条1340的顶表面以及在 第一层面柱体1342之间的第一导体1308上和在ILD 1334上也形成了 这种膜堆叠。

为了隔离柱体，浮栅材料不必进行各向异性蚀刻从邻接柱体1342 间的间隔1343中去除浮栅材料，因为尽管浮栅材料是导电的，但是纳 米晶体的非连续性质提供了柱体间的隔离。这样，隧道电介质，浮栅， 及控制栅电介质可以用来将随后形成的控制栅与第一金属导体隔离。 另外，因为浮栅1346是由纳米晶体形成的，所以它与直接位于层面2 上方的浮栅是自隔离的，尽管它们是在同时形成的。

其次，如图25A所示，控制栅1350在第二柱体1340之间以及柱 体1342之间的间隔1343中形成。如上面讨论的那样，控制栅可以根 据图17-20形成，由此控制栅膜如掺杂多晶硅进行均厚沉积以填满邻 接柱体1342之间的间隔1343以及第二柱体条1340之间的间隔。然后 可以选择对控制栅膜抛光并凹入到如图25A所示凹陷中形成的N+源/ 漏区和第二ILD 1352的顶表面以下使得能够再加上附加层。然后对第 二柱体条1340顶上的ILD 1352，隧道电介质/浮栅/控制栅电介质进 行内抛光使条带1340的顶部N+源/漏区显露出来。

此刻，存储器件第一层面的制造便完成了。第一层面上的每个柱 体1342都包括在该柱体的每个表面上单独的浮栅和控制栅，用于总共 四个独立可控电荷存储区，如图26所示。也就是说，如图26所示， 柱体1342包含第一对控制栅1332A和B，其沿着柱体1342平行相反 的侧壁形成。控制栅1332A和B还各自为水平邻接柱体所共用。柱体 1342还包括第二对控制栅1350A和B，其沿着柱体1342平行相反的第 三和第四面形成。每个控制栅1350都将由随后在第二层面中位于竖直 上方形成的柱体存储器件以及同一层面中水平邻接柱体1342所共用。 由于柱体1342含有四个独立可控控制栅和四个相关联但却隔离的浮 栅，因而每个柱体存储器件1342都能够存储多种状态。

可以重复根据图20-25说明的过程来完成第二层面上存储器件的 制造并开始第三层面上存储器件的制造。也就是说，如图27A和27B (图26转90°)所示，可以重复图20-25的步骤来形成与第二柱体条 1340正交的第三柱体条1360，第二柱体条1340是用来使第二柱体条 1340形成图案成为第二层面上的多个第二柱体1362并形成与第二柱 体邻接的第二对控制栅1364。

这样，第二层面存储器柱体1362就制成了，其包含四个独立可控 控制栅和四个相关联但隔离的浮栅。第一对控制栅1350A和B沿柱体 1362第二层面的平行相反侧壁形成并且由处在第一层面上的存储器柱 体1342以及水平邻接的单元所共用。第二对控制栅1364A和B沿柱体 1362第二层面平行相反的第三和第四面形成并且由随后在存储器阵列 第三层面中形成的柱体所共用。

上述过程可以根据需要重复多次以向阵列加上柱体存储器的附加 层面。存储器单元的末级层面，在末级I/O形成图案的同时，可以根 据柱体堆叠条形成图案。

虽然已经示出本发明的三端存储器柱形器件组合成一个具体优选 实施方案中的三维存储器阵列，但是应当了解，可以利用其他方法制 造三维存储器阵列而不偏离本发明范围。

2. 使用半导体区上方或下方电荷存储介质的存储器单元

在图29A中，单元包括一支二极管和包含区域2911，2922和2923 的一个堆叠，区2921包括第一电介质区，而区2923包括第二电介质 区。这两区之间沉积的是存储区2922，其用于俘获电荷。正是这个区 保留了电荷并因而提供了单元的“存储器”。将如下面说明的那样， 电荷可以用电放在区2922里，用电从区2922中检测出来和用电从区 2922中去掉。

区2921包括氧化物，其厚度一般在1-5nm，最好在2-3nm。在 一个实施方案中，区2921在本应用中是指隧道电介质。区2922是存 储俘获电荷的区域，按现有技术所知如氮化物区(下面将详细讨论)。 在一个实施方案中，区2922在本应用中是指存储电介质。区2923， 其可能包含氧化物，起保留俘获电荷阻挡层的作用，而且在一个实施 方案中，它在本应用中是指阻挡电介质。它的厚度可以与区2921的厚 度类似。

因为电子在二极管中携带正向电流，一旦出现穿通，这些电子就 成为在隧道电介质-存储电介质界面2925和区2922中被俘获的素。 注意这些电子的极性激励在介面区2921的N区过早转换。这样，存储 的电子就降低了单元特性首次出现负阻部分的电压，见图29B曲线 2926与曲线2927的关系。

在一个实施方案中，编程包括对二极管加正向偏压使器件导通和 使正向电流能持续足够长的时间让足够的电荷被俘获，从而使电压阈 值从曲线2927示出的正向峰值电压移到曲线2926示出的正向峰值电 压。在整个随后的讨论过程中，讨论二进制编程，使用多个阈迁移值 每个单元可以存储多个位数。照此类推，有些闪速存储器每个单元存 储2-4位或更多。

施加的数值在峰值2928-2929的正向电压可以进行读出(检 测)。如果有超过预定阈值的电流流通，单元是编程的；如果未出现 导通，它就是未编程的。在读出操作过程中确实流过编程单元的电流 加强了俘获电荷。

对存储器单元加上足够的反向偏压来完成擦除，电子通过阻挡氧 化物2923或通过空穴的流动从电子陷阱中隧出以便平衡被俘获的电 子。这种作用当然要求二极管在击穿状态下工作，所以擦除电压将要 求至少是击穿电压的下限。

A.衬底中的两端子单元

参照图30，对本发明第一实施方案的存储器单元进行说明，该单 元配置在P型衬底2930中。二极管(单元的导向元件)在衬底中形成， 它包括n-区2932，其掺杂到例如5×1016-1018cm-3的水平。及P+区 2931，其掺杂到＞1019cm-3且在n-区2932之内形成。这些区可以用人们 熟知的方法如扩散或离子注入形成。

包括电介质(例如，氧化物)区2933，俘获层2934和第二电介 质(例如，氧化物)区2935的存储堆叠在区2932上形成。

电介质区2933可以是生长的氧化物层或沉积的二氧化硅区。当包 含氧化物时，该区可以为1-5nm厚。可以使用普通加工形成这些区。

本应用中讨论的俘获区2934及其他俘获区可以由氮的化合物以及 其他材料形成。在现有技术中，氮化硅(氮化物)最常用于此目的。 可以使用的具有氮化合物的其他层是氮氧化物(ON)和氧化物-氮化 物-氧化物(ONO)。显示出电荷俘获特性的其他材料可以单独或结合 起来使用。例如，氧化铝(Al2O3)和有多晶硅绝缘区的二氧化硅就显 示出这些特性。俘获区通常是2-20nm厚，最好是3-10nm厚。

区2933和2934的厚度由SONOS存储器领域中人们熟知的因素确 定。例如，隧道电介质区需要足够薄能够允许沟道作用又没有过多的 电压降同时提供的寿命长，而俘获电介质区则必须足够厚，不能有明 显的电荷自发反俘获。如上所述，对氧化物区2933来说，一般厚度在 1-5nm，最好在2-3nm，对使用氮化物的俘获区来说，厚度在3- 10nm。

层2935为氧化物或其他电介质区，其厚度可以与区2933的厚度 一样。其他可以使用的电介质包括钙钛矿，陶瓷，金刚石，(和像金 刚石一样的薄膜)，碳化硅，以及未掺杂硅(包括多晶硅)。这种区 域可以用众所周知的沉积技术形成。如前所述，区2933被称之为隧道 电介质层，其至少在部分上是造成前面讨论的负阻特性的原因。另一 方面，层2935防止从区2934俘获的电荷泄漏到例如接点2938。因此， 层2935有时也称之为阻挡电介质。

包括区2933，2934和2935的存储堆叠可以用单一连续的过程制 造，其中例如改变沉积室中的气体混合物来首先提供氧化物，然后氮 化物，最后又是氧化物。由于这些区相当薄，整个堆叠约几秒钟就可 以沉积好。

为了操作图30的单元，首先假设在制造时，俘获层是中性的，也 就是说，在俘获层2934中没有俘获的电荷。为了在区2934中放入电 荷，阳极接点2937要接到相对于接点2938的一个正电位上以便对由 区2931和2932限定的二极管加上正向偏压，直至电位达到图29B所 示的电压2929。这时穿过氧化物2923以及氧化物2935就出现了沟道 作用，电荷被俘获在区2934内。俘获电荷的数量由区2934的总电流 量和俘获效率决定。

为了检测这种电荷的存在，在线2937和2938之间加上电位再次 对区2931和2932限定的二极管加上正向偏压。但是，这次该电位在 大于图29B所示电压2928而小于电压2929的范围内。如果流动的电 流超过预定阈值的话，那么就知道电荷被俘获在区2934内。另一方面， 如果不出现这样电流流动的话，就知道几乎没有或没有电荷存储在该 层内。这样就可以确定该单元对二进制数据的情况是编程了还是没有 编程。如前所述，不同层面的电荷可以放在俘获层2934内，而出现所 说的这种电流流动的电压(例如在电压2928-2929之间)就可以确 定。这一电压对应于层2934中的电荷量，其可不用来从单独的单元提 供多于一位的数据。

应当指出，在读出操作过程中，读出电流通过编程的单元，然后 通过区2933，俘获区2934及氧化物区2935。这与出现的一般检测不 同，在一般检测中使用俘获电荷来改变例如在场效应晶体管中的阈电 压，这种情况下在读出单元的状态时，电流并不通过俘获电荷区本身。 如前面所述，为读出单元状态，电流确实通过区2934时，实际上其使 单元得到恢复；即如果单元原来是编程的，由数据从单元读出时，它 仍旧是编程的。

必须小心，在从单元读出数据时不要超过直线2924代表的电流。 如果电流超过这一限制，例如5,000-10,000A/cm2，氧化物区2933 或2935中的一个或两个就会非易失性地损坏并且可能会造成短路或开 路。

为了擦除单元中的数据，对二极管要加反向偏压：即阳极相对于 阴极来说要变负。施加上足够电位时，二极管击穿(例如，雪崩，齐 纳击穿，或穿通)并且将电荷从区2934剥离出来。擦除过程中可能有 必要使衬底2930浮置以避免对层2932与衬底2930间的结加上正向偏 压。其他隔离方法如沟槽隔离(STI)或硅-绝缘体技术(SOI)也可 以使用。

B.衬底中的三端子单元

在图31中，单元包括一个场效应晶体管，该晶体管有源和漏区及 栅2946。像本领域中众所周知的那样，区2941和2942与栅2946在 衬底2940中对准形成。包括氧化物区2943，俘获区2944和氧化物区 2945的堆叠在区2941上形成。区2943，2944和2945可以和图30的 区2933，2934或2935相同。

在这一实施方案中，不是对二极管加正向偏压，而是对栅2946加 正电位，接点2948相对于接点2947保持为正。这样做是为了单元的 编程与读出。为了擦除单元，接点2948对接点2947要为负，使俘获 电荷从区2944中去除。对图30和31的两个实施方案来说，在某些存 储器阵列中可能更希望对例如区2941和衬底2940加上反向偏压通过 衬底在一次就把整个阵列擦除。如果需要，图30和31的单元可以不 在衬底中而在衬底的上方形成和/或在三维上进行堆叠。

C.使用轨道-堆叠的三维实施方案

在2000.4.28提出的美国申请序号09/560,626和2001，3.21提 出的其在案部分后继申请，美国申请序号09/814,727中，两者均委托 给本发明的代理人并确定标题为“三维存储器阵列制造方法”，公开 了在衬底上制造的并使用轨道-堆叠的一种三维存储器阵列。该专利 申请中说明的技术可以用来制造根据本发明实施方案的三维电荷俘获 或存储存储器，讨论如下。

在图32中，示出存储器阵列的三个全装层面，具体地是层面 2950，2951和2952。每个层面包括多个平行但分隔的轨道-堆叠。图 32的轨道-堆叠3和5在第一方向上延伸，轨道-堆叠4和6在第二 方向上延伸，一般第二方向与第一方向垂直。图32的每个轨道-堆叠 包括在轨道堆叠中心的导体或输入/输出和置于该导体两侧的半导体 区。对图32的实施方案，第一交替轨道-堆叠，例如轨道-堆叠3和 5，由置于导体上的n型多晶硅制造。第二交替轨道-堆叠4和6在导 体上有P-型多晶硅。

更具体地说，参看轨道-堆叠5，它包括中心导体或输入/输出 2953，例如铝或硅化物导体，分别置于导体两侧的n+区2954和2956 及置于区2954和2956上的n-区2955和2957。n+区可以掺杂到 ＞1019cm-3的水平，而n-区掺杂到5×1016-1018cm-3的水平。轨道-堆 叠4和6也包括一个导体或输入/输出，对其中一个轨道-堆叠来说如 导体2960，其具有置于本导体两侧的P+区，用P+区2961和2962表 示。这些区和整套轨道-堆叠的制造在上述参考的申请中有说明，该 申请由参考文献特此收编在这里。

在上面参考的申请中，轨道-堆叠之间使用抗熔材料的覆盖层。 对于本发明在轨道-堆叠各个层面之间使用三个覆盖层。具体地说， 在轨道-堆叠5和6之间设置层2963，在轨道-堆叠4和5之间设置 层2964。层2963和2964相当于例如图30的层2933，2934和2935。 这样，层2964包括电介质(例如，氧化物)层2966，其厚度可以在1 -5nm，最好2-3nm，俘获层2967如氮化硅层，其厚度可能在2- 20nm，最好3-10nm，以及电介质(例如，氧化物)层2968，其厚 度与层2966厚度相同。上述用来形成图30中区2933，2934和2935 的材料应用到图32中的层2966，2967和2968。

图32阵列中的单元出现在轨道-堆叠的交叉处。对图32的实施 方案来说，存储堆叠配置在二极管的P区和n区之间。也说是说，存 储堆叠埋置在导向元件中。例如，导体2960提供穿过P区2961到其 中一个单元的入口。层2963配置在P区2961和n-区2955之间。这 个两端子单元的另一接点通过区2954到导体2953。

图32的单元以与对上述图30单元同样的方式进行编程，读出和 擦除。

对图32的结构形式，在邻接成对存储器阵列层面中的二极管“指 向”一个公用导体。更具体地说，参照图32，在存储器阵列层面2950 上所说明的单元其阴极接到导体2953上。在存储器层面2951中所说 明的单元，其阴极也接到导体2953上。由于导体2953用于两套单元， 这就简化了制造，编程，读出和擦除。

在上面参考的申请中，有几个具有不同堆叠结构的实施方案可以 用来制造使用本发明优选存储堆叠的三维阵列。

D.使用柱形二极管结构的三维实施方案

在美国专利6,034,882中公开了一个三维存储器阵列，其使用多 个层面，每个层面有平行且分隔的导体。交替层面上的导体互相垂直。 柱体结构在邻接层面中导体的交叉处形成。该结构，如专利中所述，与 导体对准形成。该专利说明的制造技术可以用来制造采用具有本实施 方案电荷存储或俘获区单元的存储器阵列。

参照图33，对三维存储器单个层面进行说明，其在该阵列的一个 层面上有导体或输入/输出2981，而在邻接的层面上有导体2980。柱 体结构与导体2980和2981对准形成。这一柱体结构根据本发明形成 一个单元。具体地说，参照图33，该单元包括导向元件和存储堆叠， 导向元件包括含P+区2982，n-区2983的结型二极管。如图33所示， 存储堆叠包括沟道氧化物区2984，俘获区2986和阻挡氧化物2985。

如上面专利所述，导体2980和2981为配置在图33所示单个单元 之上和之下的单元所共用。

图34示出另一实施方案，在此方案中，在一个层面上也有分隔并 平行的导体或输入/输出如导体2991，在邻接层面上有平行并分隔的导 体如2990。按上述参考专利教授的，柱体结构也在导体2990和2991 之间制造。但是图33和34的结构之间差别在于包括阻挡氧化物2993， 俘获区2994和沟道氧化物2995的存储堆叠配置在二极管的P区和n 区之间。具体地说，二极管的P+区2992与阻挡氧化物2993连接，而 n-区2996与沟道氧化物2995连接。

图33和34中所示不同区的厚度以及对多晶体二极管的掺杂可以 与本应用中以前讨论过的实施方案相同，图33和34结构的编程，读 出和擦除也按上面对其他实施方案的说明进行。对图32，33和34的 实施方案来说，单元的阵列配置在衬底上方，而外设电路则在衬底内 形成。

II.自对准EEPROM TFT阵列

另一种与柱形结构不同的单元结构形成是自对准TFT。本发明者已 经认识到存储器和逻辑单元的面积因对准偏离容差而扩大了，而规定 的对准偏离容差是为了保证不同层上特性之间完全重叠。于是本发明 者已开发了一种完全对准的存储器或逻辑单元结构，这种结构不要求 对准偏离容差。因此，这种单元结构每位(即，每单元)的面积较小， 使用的掩膜步骤也较少。完全对准的单元结构增加了阵列密度，降低 了模具尺寸和成本。另外，通过有选择地在z方向上竖直地堆叠这些 单元，阵列密度进一步增加，这就使得模具尺寸和成本进一步降低。

如关于本发明优选实施方案说明的那样，有几种不同的方法来实 现完全对准或自对准的存储器或逻辑单元。在存储器或逻辑单元含 EEPROM的情况下，完全对准可以通过字线对控制栅的自对准来实现。 最好字线基本上在与EEPROM源-沟道-漏方向平行的方向上延伸，而 位线基本上在与EEPROM源-沟道-漏垂直的方向上延伸。在这种结构 中，不需要位线连接片(即，源和漏电极)和位线连接通孔。因为位 线可以直接在EEPROM的源和/或漏区上与EEPROM栅自对准形成。此 外，由于EEPROM是完全自对准的，这样位线和字线可以有基本上平的 上表面，这就增进了器件的可靠性。

最好EEPROM是排列在三维虚拟接地阵列(VGA)非易失性闪速存 储器中的TFT，其中每个竖直分隔的层面都用层间绝缘层与邻接层面隔 开。但是EEPROM可以在单层阵列或整块半导体衬底上形成。本实施方 案的优选情况也可以应用于除VGA以外的非易失性闪速存储器结构， 例如NOR型存储器和双线NOR(DuSNOR)存储器。另外，本发明并不 限于TFT EEPROM闪速存储器阵列，它也把其他半导体器件包括在其范 围之内。例如，自对准晶体管可以是整块衬底中的MOSFET或在绝缘衬 底上方形成的非EEPROM TFT。这些自对准晶体管可以用作非闪速 EEPROM(即，每个晶体管分别擦除的EEPROM)，UV可擦除PROM(EPROM)， 掩膜ROM，动态随机存取存储器(DROM)，液晶显示器(LCD)，场可 编程栅阵列(FPGA)及微处理机。

图37-44说明根据本发明第一优选实施方案制造TFT EEPROM非 易失性闪速存储器阵列4001的方法。

首先，为形成存储器阵列提供一个有绝缘表面的衬底(即，绝缘 体上延伸硅(SOI)衬底)。这种衬底可能包括用绝缘层，如氧化硅或 氮化硅层覆盖的半导体(即，硅，GaAs，等)晶片，玻璃衬底，塑料 衬底，或陶瓷衬底。在第一实施方案的优选情况下，衬底为块状单晶 硅衬底，其已经受过初加工工序处理，如在衬底中形成CMOS(互补型 金属氧化物半导体)晶体管。CMOS晶体管可以包括存储器阵列的外设 或驱动电路。在最优选的情况下，电路包括行和列地址解码器，列输 入/输出，以及逻辑电路。但是，如果需要的话，驱动电路可以在绝缘 衬底上形成，如绝缘体上延伸硅衬底，玻璃衬底，塑料衬底，或陶瓷 衬底。绝缘体上延伸硅衬底可以用任何常规方法形成，例如晶片粘接， 氧注入隔离(SIMOX)，以及在硅衬底上形成绝缘层。外设电路完成后， 层间绝缘层4003典型地沉积在如图37所示电路的上方。层间绝缘层 4003可以包括一个或多个任何合适的绝缘层，如氧化硅、氮化硅、氮 氧化硅、PSG，BPSG，BSG，旋压玻璃和/或聚合物电介质层(如聚乙酰 亚胺，等)。层间绝缘层4003最好使用化学机械抛光(CMP)整平， 但在其他实施方案中可以用内蚀刻和/或任何其他方法整平。

然后半导体有源区层4005沉积在绝缘层4003上方以完成SOI衬 底。半导体层将用于晶体管有源区。层4005可以有任何所需要的厚度， 如20-120nm，最好70nm，要选得使在耗尽范围内晶体管栅以下的 空间电荷区在整个层上方延伸。最好半导体层4005包括用第一导电类 型掺杂剂掺杂颤抖非晶或多晶体硅层。例如，层4005可以用沉积过程 中的就地掺杂，或沉积以后的离子注入或扩散进行P型掺杂。

如果需要的话，半导体层4005的结晶度可以通过加热层4005得 以改善。换句话说，非晶硅层可以再结晶形成多晶硅或多晶硅层的晶 粒大小可以增加。热处理可以包括对层4005的热退火或激光退火。如 果需要，可以使用催化剂引起的结晶来改善层4005的结晶度。在这种 方法中，催化剂元素如Ni，Ge，Mo，Co，Pt，Pd，这些元素的硅化物，或 其他过渡金属元素要与半导体层4005接触放置。然后对层4005进行 热和/或激光退火。在退火过程中，催化剂元素或通过硅层扩散而留下 一串大晶粒，或作为硅结晶开始处的籽晶。在后一种情况下，非晶硅 层借助固相结晶(SPC)就会从这个籽晶开始进行横向结晶。

应当指出，如果使用单晶体SOI衬底的话，非晶或多晶硅层4005 的沉积可以省去。在这种情况下，使用SIMOX方法，氧离子被涂注进 单晶硅衬底，在衬底中形成了埋置氧化硅层。单晶硅层仍留在埋置氧 化硅层上方。

其次，有源区层4005的表面最好清除杂质并去掉天然氧化物。然 后在层4005上形成电荷存储区4007。在本发明第一优选实施方案中， 电荷存储区4007包括氧化物-氮化物-氧化物(ONO)电介质三重层。 该电介质包括第一(底)SiO2，也称沟道氧化物，电荷存储Si3N4-xO1.5x层，其中x在0-1，以及第二(顶)SiO2层，也称阻挡氧化物。沟道 氧化物或通过热氧化在有源区层4005上生成，或通过常压，低压或等 离子体增强的化学气相沉积(APCVD，LPCVD或PECVD)或其他方法在 有源区层上方进行沉积。沟道氧化物厚度在1.5nm-7nm，最好在4.5 nm。电荷存储氮化硅或氮氧化硅(Si3Nx-4O1.5x)层在沟道氧化物上方沉 积，其厚度至少在5nm，最好5-15nm，更好的是6nm。阻挡氧化 物层配置在电荷存储层表面上，其厚度在3.5nm-9.5nm，最好5.0nm。 电荷存储和阻挡层可以用APCVD，LPCVD，PECVD，或其他方法如溅射 进行沉积。

应当指出，按照需要可以使用不同的材料和不同的层厚。例如， 电荷存储层不一定必须由Si3N4-xO1.5x形成。例如，在第一实施方案的另 一情况下，电荷存储层可以由多个电气上隔离的纳米晶体形成，如扩 散进氧化硅，氮化物或氮氧化物绝缘层中的硅，钨或铝纳米晶体。如 果使用纳米晶体电荷存储层，那么需要时就可以省掉沟道和/或阻挡氧 化物层。

在电荷存储区4007(即，ONO电介质)形成后，第一栅层4009在 电荷存储区上方沉积。第一栅层4009可以包括任何导电层，如n+掺杂 多晶硅。这种多晶硅层可以有任何合适的厚度，如50-200nm，最好 100nm，以及任何合适的掺杂剂浓度，如1019-1021cm-3，最好1020cm -3。

如果需要的话，可选择保护层4011，如氧化硅保护层，在第一栅 层4009的表面上形成。层4011可以有任何合适的厚度，例如3- 10nm，最好5nm。如果需要，层4011可以使用不同于氧化硅的材料。

然后在保护层4011上方沉积损失阻挡层4013。在第一实施方案 的优选情况下，阻挡层由相对于器件其他层可进行选择性蚀刻的任何 导电或绝缘材料制成。最好阻挡层4013包括氮化硅层。阻挡层可以有 任何厚度。如将在下面更详细说明的那样，最好阻挡层4013的厚度应 是整个控制栅或控制栅上部所要求的厚度。例如，层4013的厚度为100 -250nm，最好160nm。图37示出在这一加工阶段器件的剖面。

其次，位线图案使用及向位线掩膜转印到加工过程中的器件晶片 或衬底，如图38所示。在此掩膜中，透明区限对准线，而不透明(即， 黑暗的)区限对准线之间的空间。例如，正光学抗蚀剂层(图38中未 示出)在阻挡层4013上方形成，然后通过反向位线掩膜暴露并显现图 案。当然，如果使用负光学抗蚀剂，那么掩膜的透明和不透明区要倒 换过来。

掩膜的特性使用光学抗蚀剂层作为掩膜蚀刻进阻挡氮化物4013， 保护氧化物4011，以及第一栅层4009，从而形成多个栅堆叠4015。 ONO电介质4007用作为蚀刻终止层。然后，光学抗蚀剂层从形成图案 的栅堆叠4015剥离。阻挡氮化物4013蚀刻后可以去除光学抗蚀剂， 在这种情况下，该氮化物可以用作为蚀刻第一栅层4009的硬掩膜。栅 堆叠4015包括形成图案的第一栅电极9，可选择保护氧化物4011，和 形成图案的阻挡层4013。如果需要的话，可生长一薄层氮化硅，氮氧 化物或氧化物来封住第一栅电极4009的侧壁。

晶体管的源和漏区4017，使用栅堆叠4015作掩膜，通过自对准 离子注入形成。光学抗蚀剂层在注入期间可以留在栅堆叠上或在注入 之前去掉。穿过ONO电介质4007进行离子注入。但是，如果需要，ONO 电介质4007在栅4009之间的部分在离子注入之前可以去掉。

有源层4005的沟道区4019位于栅电极4009的下方。区4017用 第二导电类型掺杂剂掺杂，其与沟道4019的第一导电类型掺杂剂不 同。这样，如果沟道4019是P型掺杂的，那么源和漏区4017就是N 型掺杂，反之亦然。图38示出加工中这一阶段的器件。

应当注意，在存储器阵列中，名称“源”和“漏”是任意的。这 样，区4017可以认为是“源”或“漏”，取决于电压供给在哪个位线 上。另外，由于在这种存储器阵列中最好不使用场氧化物区，故每个 区4017均位于两个栅电极4009之间。因此，一个具体的区4017可以 认为是对于一个栅4009的“源”，而对于另一个栅4009就是“漏”。

其次，栅堆叠侧壁间隔4021在栅堆叠4015的侧壁上形成，如图 39所示。如果阻挡层4013包含氮化硅，最好间隔4021含氧化硅。但 是，间隔可以包含任何能使阻挡层4013的材料被选择性地蚀刻而基本 上不蚀刻间隔4021的材料。例如，如果阻挡层包含氧化硅，那么间隔 4021就可以包含氮化硅。间隔4021最好通过在堆叠4015上方进行氧 化硅层的典型沉积来形成，然后再进行各向异性的氧化物蚀刻。间隔 的蚀刻过程以暴露出源和漏区4017的ONO电介质蚀刻过程来结束。如 果需要的话，使用栅堆叠4015和间隔4021作为掩膜，通过附加的自 对准离子注入这时就可以增加在源和漏区4017的掺杂。如果是这样， 那么间隔形成之前的注入就可以用来形成轻度掺杂源/漏(LDD)延伸。

然后使用Salcide方法在硅源和漏区4017以自对准方式形成硅化 物区4023。Salcide方法包括三个步骤。第一，金属层，如Ti，W，Mo， Ta，等，或过渡金属如Co，Ni，Pt或Pd在栅堆叠4015的暴露区4017， 侧壁间隔4021以及阻挡层4013的上方进行均厚沉积。对器件退火以 通过直接的金相反应进行硅化，其中金属层与区4017中的硅反应在区 4017上方形成硅化物层4023。仍留在间隔4021和阻挡层4013上的未 反应的金属通过选择性蚀刻，例如用Piranha溶液予以去除。硅化物 区4023和硅掺杂区4017共同组成位线4025。图3 9示出制造中处在 这一阶段的器件。

然后沉积典形绝缘层4027以填满位线4025上方和侧壁间隔4025 之间的沟槽。绝缘层4027可以包括任何绝缘材料，如氧化硅，氮氧化 硅，PSG，BPSG，BSG，旋压玻璃，聚合物电介质层(如聚酰亚胺，等)， 和/或与阻挡层4013材料不同的任何其他所需的绝缘材料。然后使用 化学机械抛光(CMP)，内蚀刻和/或任何其他方法对绝缘层4027进行 整平使栅堆叠4015上的氮化硅阻挡层4013的上表面露出。图40示出 整平步骤之后的器件。

其次，氮化硅阻挡层4013进行选择性蚀刻而基本上不蚀刻间隔 4021和绝缘层4027。氧化物保护层4011，如果存在的话，通过对其 蚀刻从堆叠4015中第一电极4009的上表面去除。这些蚀刻步骤形成 每个栅4009上方的栅连接通孔4029，如图41所示。栅连接通孔4029 的宽度基本上与第一栅电极4009的宽度相同，因为通孔的侧壁就是侧 壁间隔4021的内侧壁。因此，栅连接通孔4029与栅4009为自对准， 因为通孔4029是由在栅4009上方延伸的侧壁间隔4021限定的。不需 要光刻掩膜步骤来形成栅连接通孔4029。

然后在整个器件上方沉积第二栅电极导电材料4031，如图4 2所 示。最好材料4031包括多层堆叠，该多层堆叠包括第一n+掺杂多晶硅 层4033，硅化物层4035(如TiSi或WSi，等)以及第二n+掺杂多晶 硅层4037。多晶硅层4033和4037厚度最好在100-300nm，例如 200nm。硅化物层4035最好50-100nm厚，如60nm。另一方面，第二 栅材料也可以由单层硅化物，金属组成，或由与第一栅电极4009能形 成良好电阻性连接的重度掺杂非晶或多晶体硅，硅化物和金属的任何 其他组合所形成。

其次，光学抗蚀剂层(未示出)加在材料4031上方，穿过字线掩 膜暴露并显现出来。使用光学抗蚀剂层作为掩膜对第二栅电极材料 4031蚀刻以形成多个字线4041。然后使用字线4041作为掩膜，对ONO 堆叠4007和暴露的有源区层4005蚀刻。光学抗蚀剂层在这一蚀刻步 骤期间可以留在字线4041上或在此蚀刻步骤前将其去除。有源区层 4005下边的底绝缘层4003和位线4025上方的栅间绝缘层402 7用作 为蚀刻终止层。这样，第二栅电极材料4031形成图案成为覆盖层间绝 缘层4027的多个字线4041，如图43所示，同时成为第一栅电极的上 部4043，在这里材料4031延伸进入通孔4029，如图44所示。图43 为图42中沿直线A-A的剖面，图44为图42中沿直线B-B的剖面。 由于不要求光刻步骤使字线与栅对准，因此，字线4041与控制栅 4009/4043自对准的。

如果需要，暴露的有源区和栅电极4009/4003侧壁通过例如用热 氮化或氧化在其上面生长一薄层氮化硅或氧化硅，可以进行选择性密 封。这样就完成了存储器阵列的制作。然后在字线4041上方沉积绝缘 层，如有必要再整平。

字线光刻步骤不要求错位容差，因为字线是使用与单元中各TFT 电荷存储区4007和有源层4005(即，沟道区4019)同样的掩膜形成 图案的。因此，字线4041不仅由于沉积在自对准通孔4029中而与TFT EEPROM的控制栅4009/4043自对准，而且字线4041也与每个存储器 单元的电荷存储区4007和沟道区4019自对准。由于使用完全自对准 存储器单元，昂贵而耗时的光刻步骤的数目减少了。另外，由于不要 求各单元有错位容差，单元密度也增加了。第一实施方案器件的另一 优点是，由于有一个厚的栅间绝缘层4027位于位线4025和字线4041 之间，所以位线和字线之间的寄生电容和短路的几率就降低了。

图45和46说明根据本发明第二优选实施方案制造TFT EEPROM非 易失性闪速存储器阵列的方法。除了省去损失阻挡层4013以外，第二 优选实施方案的方法与图37-44说明的第一实施方案的方法相同。

图45说明根据第二优选实施方案的中间半导体器件4100。图45 中说明的器件4100与图40中器件4001处在同样的加工阶段。器件 4100包括层间绝缘层4103。有源层4105，电荷存储区4107(例如， ONO堆叠或隔离纳米晶体)，源和漏区4117，沟道区4119，硅化物区 4123和位线4125。

器件4100的栅电极4109制造得比第一实施方案中的栅电极4109 厚。例如，栅电极4109可以有任何合适的厚度，如160-360nm，最 好260nm。由于省去了阻挡层4103，栅侧壁间隔4121在形成图案的栅 电极4109上形成，栅电极4109在源和漏区4117形成后用氧化硅保护 层(未示出)覆盖。侧壁间隔4121延伸至栅电极4109的顶部。然后 通过沉积金属层并使该金属层与源和漏区4117反应在源和漏区4117 上形成硅化物区4123。在用氧化硅保护层覆盖的栅电极4109上，以 及在侧壁间隔4121上没有硅化物形成。然后在侧壁间隔4121之间和 栅电极4109上方沉积绝缘层4127。最好像在第一实施方案中一样， 层4127为氧化硅，但也可以包括任何其他绝缘材料。然后整平层4127 使栅电极4109上表面暴露。绝缘层4127最好用CMP整平，但也可以 用内蚀刻和/或任何其他方法整平。整平期间，也将氧化硅保护层去除 使栅电极4109上表面暴露，如图45所示。

由于在第二实施方案中没进行氮化物阻挡层4103选择性蚀刻步 骤，故间隔4121可以由氮化硅而不是氧化硅形成。氮化硅间隔是有利 的，因为它们与底层外形的符合比氧化物间隔好。间隔4121和栅4109 在层4127整平过程中可以起抛光或蚀刻终止的作用。

在栅电极4109暴露后，正像第一优选实施方案中的阵列一样，第 二优选实施方案的存储器阵列就完成了。如在第一实施方案中一样， 一个或更多个导电层直接沉积在侧壁间隔4121和暴露的栅电极4109 的顶部上方。例如，导电层可以包括多晶硅层4133和4137之间的硅 化物层4135。如图46所示，导电层然后形成图案以形成多个字线 4141，其连接暴露的栅电极4109。在同样的图案形成步骤过程中，如 在第一方案中一样，电荷存储区4107和有源层4105也形成图案。因 此，字线4141与控制栅电极4109自对准，因为不需要光刻步骤使字 线与栅对准。

如果需要的话，暴露的有源层4105和栅电极4109侧壁可以通过 例如使用热氮化或氧化在其上生长一薄层氮化硅或氧化物，来有选择 地密封。这样就完成了存储器阵列的制作。然后在字线4141上方沉积 绝缘层，如果有必要再整平。

字线光刻步骤不要求错位容差，因为字线是使用与单元中各TFT 电荷存储区4107和有源层4105同样的掩膜形成图案的。因此，字线 4141不仅由于直接沉积在栅4109和间隔4121暴露的上表面上方而与 TFT EEPROM的控制栅4109自对准，而且字线4141也与每个存储器单 元的电荷存储区4107和沟道区4119自对准。由于使用完全自对准存 储器单元，昂贵而耗时的光刻步骤的数目减少了。由于不要求错位容 差，单元密度增加了。另外，由于取消了第一实施方案的阻挡氮化物 沉积和选择性蚀刻步骤使步骤计数减少了三个，这就简化了工艺流 程。

图4 7说明根据本发明第三优选实施方案的TFT EEPORM非易失性 闪速存储器阵列4200。除了电荷存储区包括电气上隔离的浮栅而不是 像第一或第二优选实施方案中的ONO堆叠或隔离纳米晶体以外，第三 优选实施方案的器件和方法均与图37-46中说明的第一或第二实施方 案的器件和方法相同。

如图4 7所示，非易失性晶体管(即，TFT EEPROM)制造成浮栅场 效应晶体管。在这种情况下，由ONO堆叠或含电隔离纳米晶体氧化物 层所组成的三重电介质层被隧道电介质如沟道氧化硅层4206取代。沟 道氧化物4206厚度为5-10nm，最好7nm。像在第一和第二实施方案 中一样，沟道氧化物层4206在有源区4205上方形成。

如在第一和第二实施方案中一样，第一栅电极4209在沟道氧化物 层4206上形成并形成图案。但是，在第三实施方案中，第一栅电极4209 包括浮栅而不是控制栅。如在第一和第二实施方案中一样，浮栅4209 与晶体管沟道4219自对准。

图47中说明的器件与图42中的器件处在同样的加工阶段。器件 包含衬底4203，源和漏区4217，沟道区4219，邻接浮栅4209侧壁的 侧壁间隔4221，硅化物区4223，位线4225和绝缘层4227。

与第一和第二实施方案的另一个不同是控制栅电介质4212在浮栅 4209上方形成，如图47所示。控制栅电介质可以具有任何合适的厚 度，如8-20nm，最好12nm。控制栅电介质4212可以通过热氧化在控 制栅上生成，或通过CVD或其他方法在控制栅上沉积而成。控制栅电 介质可以包括氧化硅，氮化硅，氮氧化硅，或ONO堆叠。然后如在第 一和第二优选实施方案中一样，控制栅4243和字线4241在控制栅电 介质4212上方沉积并形成图案来完成如图47所示的器件。控制栅电 介质4212和控制栅4243位于侧壁间隔4221之内。

图48A-C和49A-C说明制造图47所示器件4200中一个TFT (即，一个单元)的两种可选择的优选方法。根据第一优选方法，包 括浮栅4209，保护层4211和选择性损失阻挡层4123的栅堆叠4215 在隧道电介质4206上方形成。源和漏区4217使用栅堆叠4215作掩膜 被注入到有源区4205，这样在隧道电介质4206下边就形成了沟道区 4219。然后，在栅堆叠4215上方形成侧壁间隔4221。绝缘层4227邻 接间隔形成并整平以使阻挡层4213暴露，如图48A所示。

然后，如图48B所示，保护层4211和阻挡层4213通过蚀刻去除。 这样就形成了栅连接4229。通孔4229的侧壁是在浮栅4209上方延伸 的侧壁间隔4221。

然后，例如通过热氧化在通孔4229内的暴露浮栅4209上形成控 制栅电介质4212，如图48C所示。然后，在栅连接通孔4229和绝缘 层4227上方沉积一个或多个导电层。这些导电层形成图案以在层4227 上方的通孔4229和字线4241中形成控制栅4243。控制栅电介质4212 将控制栅4243与浮栅4209隔离。

根据第二优选方法，包括浮栅4209，控制栅电介质4212和损失 阻挡层4213的栅堆叠4215在隧道电介质4206上方形成。源和漏区 4217利用栅堆叠4215作为掩膜被注入到有源区4205，这样在隧道电 介质4206下边就形成了沟道区4219。然后，侧壁间隔4221在栅堆叠 4215上方形成。绝缘层4227邻接间隔形成并整平使阻挡层4213暴 露，如图49A所示。

然后，如图49B所示，阻挡层4213通过蚀刻去除使控制栅电介质 4212暴露。这样就形成了栅连接通孔4229。通孔4229的侧壁是在浮 栅4209和电介质4212上方延伸的侧壁间隔4221。阻挡层4213可以 由重度掺杂多晶硅组成，在这种情况下，如果需要的话，它可以留在 通孔4229中。

如图49C所示，一个或多个导电层在栅连接通孔4229和绝缘层 4227上方沉积。这些层形成图案以在层4227上方的通孔4229和字线 4241中形成控制栅4243。控制栅电介质4212将控制栅4243与浮栅 4209隔离。

在图48A-C和49A-C的方法中，字线4241与控制栅4243，与 控制栅电介质4212及与浮栅4209自对准。

图50说明根据本发明第四优选实施方案第一优选情况的TFT EEPROM非易失性闪速存储器阵列4300。除了控制栅电介质位于侧壁间 隔的上方以外，第四优选实施方案的器件和方法与第三优选实施方案 的器件和方法相同。另外，省掉了阻挡层4213。如图50所示，侧壁间 隔4221延伸至浮栅4209的顶部，与第二优选实施方案的器件相似。 控制栅电介质4212沉积在浮栅4209，侧壁间隔4221及绝缘层4227 的上方。然后，如在第一和第二优选实施方案中一样，字线4241在控 制栅电介质4212上方沉积并形成图案。在图50的器件中，字线4241 既起字线的作用又起控制栅的作用。这样就可以省去单独的控制栅。 字线4241与浮栅4209自对准。字线4241可以包括一层或多层，如多 晶硅层4233和4237之间的硅化物层4235。

图51说明根据本发明第四优选实施方案第二优选情况的TFT EEPROM非易失性闪速存储器阵列4300。除了浮栅上部在侧壁间隔上方 延伸以外，本优选情况的器件和方法与图50说明的器件和方法相同。 图51中说明的器件与图47和图50中的器件处在同样的加工阶段。如 图51所示，器件包含层间绝缘层4303，隧道电介质4306，源和漏区 4317，沟道区4319，硅化物区4323，位线4325和绝缘层4327。

图51中说明的器件包括图48A-B说明的加工步骤并在上面已说 明。这样，浮栅4309的下部在侧壁间隔4321之间的栅连接通孔4329 中暴露，侧壁间隔4321则在浮栅下部的上方延伸。与图48B所示的情 况相似。但是，代替在通孔4329中形成控制栅电介质4312，而在通 孔中沉积浮栅4310的上部。浮栅4310的上部通过在通孔4329，间隔 4321和绝缘层4327上方沉积导电层如掺杂多晶硅层来形成，这样它 就与通孔4329中浮栅4309暴露的下部连接。该导电层使用光刻法形 成图案成为浮栅4310上部，这样导电层就在侧壁间隔4312上方竖直 延伸。最好导电层也在间隔4321上方水平延伸。这样栅4310上部就 呈“T”形。然后，利用热生长，CVD和/或各种其他沉积技术(如溅射， 等)在浮栅4310上部的暴露上表面上形成控制栅电介质4312。然后 在控制栅电介质4312上方形成一个或多个导电层4333，4335，4337 并形成图案成为字线4341。导电层可以是例如夹在掺杂多晶硅层 4333，4337之间的硅化物层4335，如在第一优选实施方案中一样。在 第四优选实施方案中，字线4341用作TFT的控制栅。由于第四实施方 案中浮栅4309/4310的顶表面比第三实施方案中的大，故第四实施方 案TFT中浮栅与控制栅/字线之间的面积与第三实施方案相比增大了。 浮栅和控制栅/字线之间面积的增大是有利的，因为它增大了浮栅和控 制栅/字线之间的电容耦合。

在第四实施方案的一种优选情况下，浮栅4310上部的顶表面形成 纹理或弄粗糙以进一步增大浮栅和控制栅/字线之间的电容耦合。例 如，至少浮栅4310上部可以由半球形晶粒硅(HSG)制成，或浮栅上 表面可以通过蚀刻或粗抛光弄粗糙。换句话说，浮栅上部可以使用用 来使DRAM电容器底导电板形成纹理或变粗糙的形成纹理或变粗糙方法 相类似的方法来形成纹理或弄粗糙。

在第一至第四优选实施方案说明TFT EEPROM非易失性闪速存储器 阵列的时候，不应当认为本发明就是这样限制的。例如，除了TFT EEPROM阵列中的自对准字线以外，任何栅线也可以与根据本发明优选 实施方案的MOSFET(即，金属氧化物半导体场效应晶体管)栅自对准。 另外，EEPROM阵列可以在块状硅衬底中形成而不是在层间绝缘层上方 形成。

从第一至第四优选实施方案说明了在水平层面上字线和位线的交 叉点阵列及其制造方法。每个存储器单元由一个单个可编程场效应晶 体管(即，TFT)组成，其源和漏分别接至第j个位线和第(j+1)个 位线，而控制栅或接至第k个字线或包括第k个字线。这种存储器排 列称之为NOR虚拟接地(NVG)阵列(也叫做VGA)。如果需要的话， 存储器阵列也可以排列在除VGA以外的非易失性闪速存储器结构中， 如NOR型存储器或双线NOR(DuSNOR)存储器。DuSNOR结构，其中两 个邻接单元线共用一个公共源线但使用不同的漏线，在K.S.Kim等的 IEDM-95(1995)第263页上有说明，已用参考文献收编于此。DuSNOR 存储器除了使用附加的掩膜步骤使有源区形成图案把邻接单元的漏区 分隔开之外，可以使用与VGA存储器同样的工艺制造。本发明第一至 第三优选实施方案的工艺工序只要求两个光刻掩膜步骤。一个掩膜步 骤用于栅图案形成/自对准位线形成。另一个掩膜步骤用于字线图案形 成。本发明实施方案的方法利用自对准来减小掩膜之间的对准容差。 利用上述工艺所得到的存储区单元面积大约为4F2，其中F是最小特征 尺寸(即，在0.18微米半导体工艺中为0.18微米)。措词“大约” 允许因工艺条件不一致而有小的偏差(10％或更小)以及与所要求工 艺参数的其他小的偏差。如果晶体管中使用的电荷存储介质是不导电 的，例如它是由氮化物或氮氧化物(即，使用ONO电荷存储介质)， 或电隔离纳米晶体形成的话，就可以利用电荷存储的局部集中性质使 每单元存储两位。在这种情况下，每位的有效单元面积大约等于F2。

第一至第四优选实施方案的NVG阵列特别适合于水平面型NVG阵 列的竖直堆叠。图52说明根据本发明第五优选实施方案的三维存储器 阵列4400。该三维存储器阵列包含根据第一，第二，第三或第四优选 实施方案制造的三维阵列TFT EEPROM。每个TFT EEPROM包含沟道 4419，源和漏区4417，控制栅4443，控制栅侧壁间隔(为清楚起见图 52中未示出)以及沟道和控制栅4409之间的电荷存储区4407。电荷 存储区可不包括ONO电介质，隔离纳米晶体或浮栅。

存储器阵列还包含多个位线列4425，每个位线与多个TFT EEPROM 的源或漏区4417连接。位线列4425基本上垂直于TFTEEPROM的源- 沟道-漏的方向延伸(即，垂直方向上小的偏离包含在措词“基本上 垂直”当中)。应当指出，位线列4425可以通过整个阵列4400或只 通过阵列4400的一部分基本上垂直于TFT EEPROM的源-沟道-漏方 向延伸。每个器件层面中的位线形成为在栅间绝缘层下边延伸的轨 道。位线在源和漏掺杂步骤过程中形成的埋置扩散区以及下边的硅化 物层。源和漏区在字线与位线交叉(即，覆盖)的位线中形成，而掺 杂区则与EEPROM沟道区邻接设置。

存储器阵列包括多个字线行4441。每个字线与多介TFT EEPROM 4400的控制栅4443连接(或字线包括控制栅)。字线行基本上平行 于TFT EEPROM的源-沟道-漏方向延伸(即，水平方向上小的偏离包 含在措词“基本上平行”当中)。应当指出，字线行4441可以通过整 个阵列4400或只通过阵列4400的一部分基本上平行于TFT EEPROM 的源-沟道-漏方向延伸。多个字线4441与TFT EEPROM阵列的控制 栅4443自对准(或字线本身包括控制栅)。如果阵列中包括浮栅而不 是控制栅，那么字线就与浮栅自对准及与控制栅电介质自对准。

阵列的各个器件层面4445用层间绝缘层4403在竖直方向上分隔 并去耦。层间绝缘层4403还隔离邻接字线4441以及各器件层面4445 中各相应字线4441下有源区4405的邻接部分。在形成的三存储器阵 列中每位有效单元面积大约是2F2/N，其中N是器件层面数(即，对二 维阵列N＝1，对三维阵列N＞1)。非易失存储器件4400的阵列包括单 体三维阵列存储器件。术语“单体”表示，阵列每个层面的层直接沉 积在阵列各自下边层面的层上。与此相反，二维阵列可以分开形成， 然后组装在一起形成非单体存储器件。

存储器阵列一个层面4445中的各个单元只使用两个光刻掩膜步骤 就能够形成。但是，为形成与位线4425的连接可能需要附加的掩膜步 骤。在本发明第六优选实施方案中，在存储器件阵列上方形成导电层。 导电层然后形成图案以形成多个字线或字线连接层以及至少一个位线 连接层，其至少与多个位线中的一个相连接。这样，单独的位线连接 沉积和图案形成步骤就可以避免，因为同一导电层可以形成图案来形 成字线/字线连接和位线连接。当然，如果需要的话。字线/字线连接 和位线连接可以用不同材料制造和/或使用不同掩膜来形成图案。

图53说明根据第六优选实施方案一种优选情况的位线连接 4447。在图53中，第一掺杂多晶硅层4433在栅间绝缘层4427上方形 成。然后位线连接通孔4449在绝缘层4427中形成，位线4425顶部暴 露在绝缘层4427中。然后沉积硅化物层4435和掺杂多晶硅层4437， 这样硅化物层4435就通过通孔孔与位线4425连接。然后使用同样掩 膜使层4433，4435和4437用光刻法形成图案来形成多个字线4441 和多个位线连接4447。然后在字线4441和位线连接4447上方形成上 层间绝缘层4403。为了形成更多的连接，在绝缘层4403中形成字线 连接通孔4451和位线连接层的连接通孔4453。应当指出，字线4441 和位线连接层4447并不限于已说明的材料。层4441和4447可以包括 一个或多个多晶硅，硅化物或金属层。另外，栅线4441和连接4447 位于器件的同一层面时，如果需要，连接4447可以延伸阵列的下边层 面来连接阵列下边层面中的位线或字线。

图54说明根据第六优选实施方案另一优选情况的位线连接 4547。在这一实施方案中，至少一个位线连接通孔4549通过阵列不同 层面之间的至少一个层间绝缘层4503延伸。在图54中，字线4541首 先形成图案而后层间绝缘层4503在其上沉积。字线连接通孔4551和 位线连接通孔4549在层间绝缘层4503中形成。位线连接通孔4549通 过栅间绝缘层4527向位线4525延伸，位线4525包括掺杂区4417和 硅化物区4423。

然后，一个或多个导电层，如硅化物层4555和掺杂多晶硅层4557 在层间绝缘层4503上和通孔4551及4549中沉积。然后使用同一掩膜 对一个或多个导电层4555，4557光刻形成图案以形成字线连接4559， 位线连接4547和在所示存储器层上方的存储器层中的多个字线。

字线和位线连接可以同时向下延伸至下边的层面，例如每隔一个 下边层面或几个下边层面。这样，在图54中，位线连接4547和字线 连接4559在阵列的第N+1个层面中形成并且延伸至阵列第N个层面 中的字线4541和位线4525。字线连接和位线连接将字线和位线与位 于阵列第一器件层面下边(或位于阵列中的其他地方，如阵列上方或 阵列以内，但最好至少部分地与阵列竖直结合或与阵列对准)的半导 体衬底中的外设电路相连接。在层面N+1的导体中为下一层面的连接 制造搭接片。

图55-61说明根据本发明第七优选实施方案制造TFT EEPROM非 易失性闪速存储器阵列的方法。第七优选实施方案的方法，除了工艺 中使用占据栅电极位置的损失虚拟挡块外，它以与图37-51说明的第 一，第二，第三，或第四实施方案同样的方式开始。用这种方法形成 的晶体管称为置换栅晶体管。用第七优选实施方案制造的阵列可以形 成为图52中所示的三维阵列，其每位有效单元面积大约为2F2/N。

如在以前说明的实施方案中一样，该工艺从沉积半导体有源区， 如在层间绝缘层4603上方沉积非晶硅或多晶硅层4605开始，如图55 所示。然后，在有源层4605上方形成多个损失虚拟挡块4604，如图 56所示。损失虚拟挡块4604可以包括一种或多种材料，其中至少一种 材料相对于稍后要形成栅间绝缘层4627的材料可以选择性的蚀刻。例 如，如果栅间绝缘层4627包括氧化硅，那么虚拟挡块就可以包括氮化 硅，氮氧化硅，多晶硅或相对于氧化硅可以进行选择性蚀刻的其他材 料。

最好有源层4605包括非晶硅并且虚拟挡块4604由温度在600℃ 以下沉积的材料形成以防止非晶硅层4605重新结晶成为小晶粒的多晶 硅层。例如，虚拟挡块4604可以通过在有源层4605上方沉积低温 PECVD氮化硅层并使用光刻法使氮化硅层形成图案成为多个虚拟挡块 4604来形成。

在第七实施方案的优选情况中，虚拟挡块4604包含多层，包括损 失隧道电介质层4667，牺牲栅层4669，及氧化物保护层4671，如图 55所示。层4669和4671使用与第一优选实施方案图38说明相似的 反向位线掩膜形成图案来形成虚拟挡块4604，如图56所示。因为在有 源层上方的所有层4667，4669，4671都是要损失的，故这些层可以使 用低质材料。例如，低温氧化硅(LTO)或PECVD氧化硅可以用于隧道 电介质层4667。这样，层4667可以在低温下(即，600℃以下)沉积 以防止非晶硅活化层4605重新结晶成为小晶粒的多晶硅层。如果需 要，虚拟挡块4604的所有层都可以在600℃以下的温度沉积。在这种 情况下，层4605的非晶状态一直维持到在源和漏区4617上随后 Salicide的形成。源和区4617上的硅化物4623对源和漏区4617中 非晶硅的横向结晶起催化剂的作用从而形成大晶粒的多晶硅活化层 4605。

其后，使用虚拟挡块作为掩膜将TFT的源和漏区4617注入到有源 层4605。沟道层4619位于区4617之间的层4605之中而在挡块4604 的下边。如果虚拟挡块4604包含多晶硅层，那么最好侧壁间隔4621 在虚拟挡块4604的侧壁上形成以便把硅化物与源/漏结分隔开。防止 其后在虚拟挡块上形成硅化物，同时增加源/漏制造工艺中的灵有源。 间隔4621可以由氧化硅或氮化硅，或两个不同的层组成，如图57所 示。如果需要，使用挡块4604和间隔4621作为掩膜可以对源和漏区 4617进行附加注入。如果虚拟挡块不含多晶硅(即，由氮化硅组成)， 那么间隔4621可以省掉。

金属层，如Ti，W，Mo，Ta，等，或过渡金属如Co，Ni，Pt或Pd在暴 露区4617和虚拟挡块4604上方均厚沉积。对器件退火，通过直接的 金相反应进行硅化，其中金属层与区4617中的硅反应在区4617上方 形成硅化物区4623，如图58所示。留在虚拟挡块4604上未反应的金 属通过选择性蚀刻，例如Piranha溶液，去掉。然后使用硅化物区4623 作为催化剂通过激光或热退火使有源层4605重新结晶。另一方面，如 果需要的话，有源层4605可以在与硅化物4623形成的同时重新结晶， 或有源层4605在虚拟挡块4604形成之前通过激光或热退火可以重新 结晶。

在含源和漏区4617和硅化物区4623的埋置位线4625形成以后， 在虚拟挡块4604之间和上方沉积共形栅间绝缘层4627。像在其他优 选实施方案中一样，层4627包含氧化硅(HDP氧化物)。然后通过CMP 和/或内蚀刻整平层4627使虚拟挡块4604的顶部暴露。例如，如果虚 拟挡块4604包含氧化硅保护层4671和氧化硅间隔4621，那么这些层 就可以在整平过程中与层4627的顶部一起去除。在这种情况下，牺牲 栅4669的顶部在整平后就暴露出，如图58所示。

其次，对虚拟挡块进行选择性蚀刻(即，去除)而基本上不蚀刻 栅间绝缘层4627。例如，如果虚拟挡块4604包括损失多晶硅栅4609， 那么就对这些牺牲栅4609进行选择性蚀刻而基本上不蚀刻间隔4621 和栅间绝缘层4627。如果虚拟挡块包括牺牲栅电介质层4667，那么使 用等离子体内蚀刻或缠结法蚀刻能够去除这层4667。如图59所示，多 个通孔4629在虚拟挡块4604以前所在的位置中形成。

通过去除虚拟挡块材料使沟道区4619上方的有源层4605的表面 暴露之后，“真正的”或永久的栅电介质材料立即在暴露区上生长和/ 或沉积。最好该电介质包括选自ONO三重层或多个电隔离纳米晶体的 电荷存储区4607，如图60所示。另一方面，如果TFT EEPROM包含浮 栅4609，这种电介质就可以包括隧道电介质4606，如图61所示。电 荷存储层4607位于沟道区4619上方的通孔4629的底上。电荷存储层 4607还包含位于栅间绝缘层4627侧壁上(或间隔4621侧壁上，如果 有间隔的话)的竖直部分和位于栅间绝缘层4627上方的水平部分，如 图60所示。

其后，在栅间绝缘层4627和电荷存储区4607上方沉积导电材料。 像在其他实施方案中一样，导电材料包括多晶硅或多晶硅4633，4637 和硅化物层4635的组合。导电材料填满通孔4629并覆盖电荷存储层 4607。像在其他实施方案中一样，导电材料然后形成图案以形成多个 字线4641。像在其他实施方案中一样，然后使用字线4641作为掩膜 使有源层4605和电荷存储层4607形成图案。字线4641位于通孔4629 中的部分包括TFT EEPROM的控制栅4609，如图60所示。如果需要浮 栅TFT EEPROM的话，那么浮栅4609和控制栅电介质4612在形成控制 栅/字线4641之前可以在通道4629中形成，如图61所示。

在本发明第八优选实施方案中，在图52三维阵列多个层面中的 TFT同时进行重新结晶和/或掺杂剂活化步骤。这就减少了器件的制造 时间和成本。另外，如果阵列每个层面经受单独结晶和/或掺杂剂活化 退火，那么下边层面要比上边层面经受更多的退火步骤。这就会造成 器件的均一，因为下边层面有源区中的晶粒尺寸比上边层面中的大和/ 或下边层面中源和漏区会与上边层面中掺杂剂的分布不同。

因此，在第八实施方案第一优选情况中，多个层面中TFT的非晶 硅或多晶硅有源区同时重新结晶。最好所有层面中的TFT都同时重新 结晶。重新结晶可以通过炉内热退火或RTA系统中的快速热退火(RTA) 完成。热退火可以在550-800℃进行6-10小时，最好在650-725 ℃进行7-8小时。

另外，由于硅化物层4423连接源和漏区4417，故硅化物对重新 结果可以起催化剂的作用，特别是如果使用镍，钴或铜的硅化物时更 是如此。金属原子通过TFT的有源区扩散而把大晶粒多晶硅留下。这 样，在沉积位线金属喷镀后使非晶硅或多晶硅有源区重新结晶会使晶 粒较大并能够使用较低的再结晶温度，如550-650℃。另外，对金属 引起的结晶不要求单独的金属沉积和图案形成。因此，阵列的每一个 层面在对该层面的位线金属喷镀形成以后都受到再结晶退火。另一方 面，阵列的所有层面在对阵列每个层面的位线金属喷镀形成以后要进 行再结晶退火。另外，在第八实施方案的另一种情况下，硅化物形成 步骤和重新结晶步骤可以在阵列各层面同一退火步骤期间进行。

在第八实施方案第二优选情况中，多个层面中的掺杂区同时被活 化。最好所有层面中的掺杂区都同时被活化。掺杂区包括TFT源和漏 区以及在三维阵列中形成的任何其他掺杂区。最好通过对阵列进行RTA 处理使掺杂区活化。但是，如果需要的话，通过在约700-800℃下20 -60分钟的热退火可以进行活化。再结晶退火之前或之后都可以进行 活化。

在第八实施方案第三优选情况中，重新结晶和掺杂剂活化在阵列 多个层面或所有层面的同一退火步骤中进行。退火步骤应当在足够高 的温度下和足够长的时间进行以活化掺杂剂并使TFT有源区重新结 晶，而又不使源和漏区掺杂剂扩散进TFT的沟道区。最好结合的再结 晶和掺杂剂活化退火步骤包括RTA处理。

在第八实施方案的第四优选情况中，提供额外的光刻掩膜步骤来 形成用来沉积结晶催化剂材料的结晶窗。例如，如图62所示，用来形 成侧壁间隔4721的材料4722使用单独的光刻掩膜形成图案以形成结 晶窗4701。这样，在图55-61所示的置换栅晶体管方法中，结晶窗 4701在低温氧化物(LTO)层中形成，后者用来在反向位线图案蚀刻 进保护氧化物4771和牺牲栅4769之后制造侧壁间隔。结晶掩膜特性 被蚀刻进氧化物层4722以清除有源层4705的表面。同时，侧壁间隔 4721在牺牲栅4769上形成。然后，剥去光学抗蚀剂(未示出)。图 63和64分别说明沿图62中直线A-A和B-B的剖面。如果需要，结 晶窗也可以加到从第一至第四实施方案的工艺中。这些窗口将在这些 实施方案形成侧壁间隔的过程中形成。

其次，沉积催化剂，Ni，Ge，Fe，Mo，Co，Pt，Pd，Rh，Ru，Os，Ir，Cu，Au以及它们的硅化物，或其他过渡金属元素或它们的硅化物。催化剂只 在打开的窗口4701中与非晶硅活化层4705连接。催化剂材料可以沉 积为固体层或催化剂溶液。另一方面，催化剂也可以是离子注入或扩 散进有源层4705。然后，器件在温度在600℃以下，最好在550℃退 火几小时。最好用这种低退火温度使非晶硅中的自发结晶成核减至最 小。本实施方案中的多晶硅晶粒从窗4705中的籽晶区开始生长并且是 横向生长。退火完成时，晶粒边界4702的对准如图65所示。然后， 去除催化剂。固体催化剂层通过选择性蚀刻可以去除，而再结晶多晶 硅中的催化剂原子通过吸收，如使器件在含氯的气体中退火，可以去 除。然后包括结晶窗4701边界的LTO氧化物层4722通过选择性蚀刻 去除，于是像在其他实施方案中一样，器件就完成了。应当注意，字 线(图62和65中的WL)随后在以前形成结晶窗4701的区域上方形 成。因为结晶在窗4701中开始，故与字线平行的晶粒边界4702离开 窗口区而处在字线之间有源层4705的区域中。在字线形成之后字线间 有源层4705的这些区被去除。因此，由于TFT沟道区位于字线的下边， 故这些TFT沟道区包含极少的晶粒边界，并且基本上不包含与字线平 行的晶粒边界。

III.轨道堆叠TFT

下述优选实施方案提供具有电荷存储区的阵列TFT，如EEPROM TFT，其排列在轨道堆叠结构中。这里说明的实施方案均在非易失性可 重编程半导体存储器及其制造和使用方法的范围之内。本领域一般技 术人员将认识到，本发明实施方案的下述详细说明只是说明性的，无 意以任何方式构成限制。本发明其他实施方案很容易呈现在得益于本 公开内容的这些技术人员面前。现在将像附图中说明的那样详细地涉 及本发明的实施问题。对涉及相同或类似部件的附图和下述详细说明 将使用同样参考标记。

为清楚起见，并没有全部指出和说明这里所述实施过程的一般特 点。当然，应当理解，在任何实施过程的发展中，必须做出大量的具 体实施决策以便实现开发者的具体目标，如符合与应用和经贸有关的 限制，而这些具体目标会随不同的实施过程和不同的开发者而有所改 变。此外，应当理解，这样的研制工作可能是复杂而耗时的，但对受 益于本公开内容的本领域一般技术人员来说它仍是一项经常的技术任 务。

本实施方案涉及二维或最好是三维多次可编程(MTP)非易失存储 器。该存储器提供的一个位单元大小是2F2/N，其中F为最小特征尺寸 (例如，在0.18微米半导体工艺中为0.18微米，在0.25微米半导体 工艺中为0.25微米)，N为第三维(即，竖直的)上器件的层数。这 样，对于8个器件竖直堆叠的0.18微米工艺来说，投射到衬底上的有 效位单元大小仅约0.0081平方微米。因此，一个在0.18微米工艺中 具有50％阵列效率和8层存储器件约50mm2芯片将会有约3.1千兆个 存储器单元，其容量是每单元存储两位时约为386兆字节，每单元存 储一位时为193兆字节。三维形式的存储器使用常与单晶硅存储器件 一起使用的三维“虚拟接地阵列”的外部分。优选存储器工艺结构使 用垂直于交叉阵列中P-掺杂多晶硅/电荷俘获层/N+多晶硅轨道堆叠的 N+掺杂多晶硅轨道，交叉阵列形成具有SONOS电荷俘获层的NMOS晶体 管存储器件，其可以竖直重叠。当然也能够制造PMOS存储器。

相邻成对的N+多晶硅轨道和轨道堆叠P-掺杂多晶硅/电荷俘获层 /N+掺杂多晶硅分别预定了单值NMOS存储器件的源，漏和栅。编程和 擦除改变了这个NMOS的阈电压。使用热电子注入编程。每个NMOS能 存储两位，而使用过热空穴注入或使用Fowler-Nordheim沟道效应可 以进行擦除。

现在转向图80，根据本发明具体实施方案的存储器件组装成多层 面阵列存储单元的方法将予以说明。制造从提供衬底5180开始，多层 面阵列存储器件将在此衬底上形成。衬底5180一般将包括轻度掺杂的 单晶硅衬底5182，晶体管如金属氧化物半导体(MOS)晶体管在其中 形成。这些晶体管可以用作例如存取晶体管或连接在一起成为电路形 成例如对所制造存储器件的电荷泵或检测放大器。衬底5180一般还包 括多导面的相互连接和层间电介质5184，其用来把衬底5182中的晶 体管连接在一起成为功能电路。衬底5180的顶表面5186一般包括绝 缘层或钝化层以保护下面的晶体管和相互连接不受损害。顶表面5186 一般包含电连接片，本发明多层面阵列存储器件能够与其电连接以便 与硅衬底5182中的晶体管进行电连接。在本发明的一个实施方案中， 存储器件通过多层面相互连接和电介质5184在实体上与单晶体衬底隔 离并分开。钝化或绝缘层5186的顶表面一般要整平以便能够均一而可 靠地制造本发明的多层面存储器件。根据本发明，存储器件在实体上 与单晶硅衬底5182分离开。在本发明的另一实施方案中，存储器件能 够在如平面屏幕显示中使用的玻璃衬底5180上制造。

根据本发明的一个实施方案，在衬底上方形成多层面阵列薄膜晶 体管(TFT)存储器件的工艺过程从在衬底5180的表面5186上方均厚 沉积第一导体层5188开始。导体层5188可以是任何合适的导体例如 但并不限于硅化钛，掺杂多晶硅，或金属如铝或钨及其用任何适当技 术形成的合金。导体层5188将用作为例如位线或字线以把一行或一列 存储器件连接在一起。其次，通过在导体5188上方沉积或生长绝缘层 如氧化硅进行整平从而填满位线之间的空间。常规的化学机械抛光 (CMP)步骤完成整平并使位线露出。

现在转向图66，本发明的一个具体实施方案在前投影视图中予以 说明。在此实施方案中，一个二维存储器阵列5040包括第一多个分隔 导体如置于衬底(未示出)上方(不与其连接)第一方向第一高度的 N+掺杂多晶硅位线5042，5044，5046，5048。第二多个分隔“轨道堆 叠”5050，5052配置于衬底上方与第一方向不同的第二方向(最好相 互垂直)第二高度上，因此它们在位线5042，5044，5046和5048的 上方并在交叉点5054，5056，5058，5060，5062，5064，5066，5068 与其连接。本实施方案中每个轨道堆叠5050，5052包括至少一层P- 掺杂多晶硅5070，其可以，例如，使用化学气相沉积(CVD)通过沉 积非晶硅膜来形成，而且其用P型杂质(例如，硼)就地掺杂至掺杂 剂密度约1×1016一1×1018原子/cm3。然后非晶硅膜可以通过其后的退 火步骤转换成多晶硅。另一方面，代替就地掺杂，未掺杂硅可以生长 或沉积，然后注入或扩散掺杂剂。在层5070上方沉积电荷俘获层 5072，其包括如下讨论的电荷俘获介质，和导电字线5074，其可以包 括置于电荷俘获层5072上方的N+掺杂(或P+掺杂)多晶硅。整平的 氧化物材料(图66中未示出)可以沉积在邻接位线和轨道之间及其上 方的空间。可以使用常规化学机械抛光方法来完成整平。

图66的存储器阵列结构现在能够容易地外推至三维。为此，使用 字线5050，5052上方的CMP平整的氧化物层。平整隔离层(或层间绝 缘层)防止一组字线与下一组位线短接。然后另一层位线5042，5044， 5046，5048在隔离层上方构成，接着进行氧化物沉积和CMP步骤，接 着进行另一组字线的沉积。根据需要，这个过程可以重复多次。根据 本发明的一个具体实施方案，八层(或更多)存储器一个堆叠在另一 个之上提供了8倍于非三维形式的位密度。

现在转向图67，说明本发明的另一个具体实施方案。在本实施方 案中，二维阵列5076包括隔离层5076，其在电气上将阵列与衬底(未 示出)分离。隔离层可以是任何普通的隔离/绝缘层如氧化硅。在隔离 层5078上方沉积多个分隔的位线5080，5082，5084，5086。虽然P+ 掺杂多晶硅也能够像任何合适的电导体一样可以使用，但是位线 5080，5082，5084，5086最好使用N+掺杂多晶硅形成。使用沉积步 骤用填充材料填满邻接位线5080，5082，5084，5086之间的区5088， 5090，5092。填充材料必须是电绝缘体。另外，虽然也可以使用其他 材料，但氧化硅更适宜。然后使用CMP步骤整平位线并使其露出。然 后半导体材料如P-掺杂多晶硅层5094在位线5080，5082，5084，5086 上方沉积并与其连接。ONO层5096配置在半导体层5094上方，导电 字线5098配置在ONO层5096上方。根据现在的优选实施方案，位线 5080，5082，5084，5086和字线5098由N+掺杂多晶硅形成。在热加 工时，N+向外扩散区5100，5102，5104，5106在P-掺杂半导体层5094 中形成。在邻接N+向外扩散区之间的沟道5108，5110，5112成为NMOS 晶体管的沟道，其阈电压通过在ONO电介质堆叠5096的氮化物层中有 或没有俘获电荷来控制。

本领域中的一般技术人员将会认识具有相反电导类型的半导体也 可以使用。在使用导体而不是掺杂多晶硅用于字线和位线的地方，将 必须以除了向外扩散以外的某种方式在半导体层5094中形成掺杂区。

图68是图67存储器阵列的顶平面视图。如图68所示，字线5098 排列在交叉点阵列中位线5080的上方。虽然在图68中字线与位线相 互垂直(即，在90°角)排列，但字线与位线之间的角度可能与90度 有差别。此外，在存储器阵列的边界之外，字线和位线可能会改变方 向，甚至相互平行。另外，术语“轨道堆叠”或“轨道”最好指直线 排列的导体。然而，如果需要的话，轨道或轨道堆叠可以有弯曲，扭 转，或变向，如果需要的话。

现在转向图69，图67的存储器阵列被外推至单体三维阵列。术语 “单体”是指阵列每个层面的层都直接沉积在阵列各自下垫层面的层 上。相反，二维阵列可以单独形成，然后组装到一起形成非单体存储 器件。各个器件层面5076最好与图67中所示的一样，同时隔离层(即， 层间绝缘层)5078将各个层面分开。图69中用虚线勾划出一个单个单 元(即，TFT EEPROM)5099的轮廓。单元5099位于器件层面j中字 线(n，j)和位线(m，j)以及位线(m+1，j)交叉处。

现在转向图70，说明本发明的另一具体实施方案。在本实施方案 中，形成了一阵列底栅TFT。二维存储器阵列5114置于衬底上方。设 置隔离层5116将存储器阵列5114与衬底(未示出)或存储器阵列的 另一层面(未示出)隔开。多个分隔的字线5118置于隔离层5116的 上方。在字线5118上方设置电荷俘获介质膜5120，如ONO电介质堆 叠。在电荷俘获介质5120上方设置多个分隔的位线5122，5124，5126， 5128。在位线5122，5124，5126，5128之间的空间5130，5132，5134 中设置半导体材料膜5136。它可以沉积到空间5130，5132，5134或 者它可在电荷俘获介质5120上方沉积或生长，然后再掩膜并蚀刻，以 便在其形成之后再形成位线5122，5124，5126，5128。这种形式的存 储器阵列接近于把图69的结构倒了个个。这样，位线就是将用N+掺杂 多晶硅填满的沟槽。填充前，进行n型注入以形成MOS器件的源和漏。 另外，在沟槽底部可以使用高熔点金属代替掺杂剂来形成源和漏。

现在转向图71，图70的存储器阵列外推到单体三维阵列。各个层 面5114最好与图70中所示的一样，同时隔离层5116把各个层面分 开。

现在转向图72，说明本发明的另一具体实施方案，其中每个位线 都对两个器件层面中TFT起位线的作用。在本实施方案中，存储器阵 列5140包括下字线5142和上字线5144。位线5146，5148，5150， 5152置于上字线5144和下字线5142之间。与图67和图69中的方式 相似，上半导体膜5154置于位线5146，5148，5150，5152与上字线 5144之间。下半导体膜5156置于位线5146，5148，5150，5152与下 字线5142之间。向外扩散区在上半导体膜5154和下半导体膜5156中 邻接位线5146，5148，5150，5152形成。下电荷存储膜5158置于下 字线5142和下半导体膜5156之间。上电荷存储介质膜5160置于上字 线5144和上半导体膜5154之间。注意在本实施方案中，层是以镜象 方式复制的。

现在转向图73，图72的存储器阵列外推到单体三维阵列。每个器 件层面5140都可以看成是包括两个字线和两个TFT有源区以及置于有 源区之间的多个位线。另一方面，每个器件层面也可以看成是一个置 于两个TFT有源区之间的单个字线5142。这样，每个器件层面就包含 或是一个字线层面和两个位线层面或是一个位线层面和两个字线层 面。每个TFT有源区都与置于不同水平面的另一个TFT有源区共用位 线和字线。

在图81A-81H说明另一种底栅TFT实施方案。图81A-81H的方 法与图70的方法多少有些类似。层5116为隔离层如氧化物，其使存 储器阵列结构5114与其他存储器阵列层面或与衬底相隔离。层5118 为导电字线层。层5120是O-N-O电介质堆叠。层5136是半导体材 料膜(当字线和位线是N+多晶硅时，它是P型材料)。

在图81B中，沉积或生长氧化物层5190。在图81C中，氧化物层 5190用掩膜5192(即，光学抗蚀剂掩膜)进行掩膜。在图81D中，氧 化物层5190的未掩膜部分以常规方式蚀刻。

在图81E中，掩膜5192被去除，用n型离子注入到半导体层5136， 在氧化物层5190的每个开口处形成如图81F中说明的N+注入区 5194。在图81G中，沉积N+层5196填满氧化物中的间隙并用N+材料 形成与N+注入区5194连接的位线5198从而提供与O-N-O层5120 的连接。在图81H中，N+层5196如所示出的那样用CMP整平形成位线 5198，完成NMOS TFT阵列。当然PMOS TFT阵列通过改换层和掺杂剂 的导电类型也可以构成。图81A-81H的多层形成存储器阵列可以通过 形成用隔离的附件器件层面来构成。

在图82A-82I中说明顶栅TFT阵列的另一可供选择的实施方案。 在图82A中，氧化物或隔离层5200置于衬底(未示出)上方。在图82B 中，第一导电类型半导体材料层5202置于氧化物层5200上方。半导 体材料可以是P-掺杂非晶硅。在图82C中半导体层5202上方沉积硬 质氮化物CMP终止层5204来终止CMP工艺抛光层5202。

在图820中，正在构成之中的存储器阵列用掩膜5206作为光学抗 蚀剂掩膜进行掩膜。在图82E中，正在进行蚀刻形成如图82F中所示 的开口或沟槽5208。在图82G中，沉积导电层5210，如n+掺杂多晶 硅。在图82H中，这层5210被CMP向下抛光，留下N+位线5212而P- 掺杂区5214则在N+位线5212中间。经热加工后，形成如图82I中所 示的向外扩散区5216。此外，非晶硅层5202重新结晶成多晶硅层。

在图82I中，局部电荷存储膜5218置于位线5212上方，导电膜 5220置于局部电荷存储膜5218上方。导电膜5220形成图案以形成字 线。电荷存储膜5218也形成图案来形成包括字线和电荷存储膜的轨道 堆叠。

这里使用的电荷存储介质膜(此处也称作“局部电荷存储膜”) 需能保留局部电荷，也就是说，它横向一定不能导通。在一个实施方 案中，电荷俘获层可以在电介质堆叠5160中形成，如图77所示。例 如，电荷存储介质可以是电介质堆叠5160，其包括邻接多晶硅膜5164 的第一氧化物层5162，邻接第一氧化物层5162的氮化物层5166，和 邻接氮化物层5166及邻接多晶硅控制栅5170的第二氧化物层5168。 这样的电介质堆叠5160有时称之为ONO(即，氧化物-氮化物-氧化 物)堆叠。如果需要，可以使用其他适合的电荷俘获电介质膜，如注 入硅的或富硅的氧化物。

电荷存储介质膜可以用另一种方法由多个电隔离纳米晶体5172形 成，如图78所示。纳米晶体是相互电隔离的小集束式晶体导电材料。 电荷存储介质使用纳米晶体的好处是因为纳米晶体不形成连续膜，它 们是自隔离的。纳米晶体5172使多重自隔离电荷存储区能得以形成。

纳米晶体5172可以由导电材料如硅、钨或铝形成。为了形成自隔 离，纳米晶体的材料集束大小必须小于单元间距的一半，以便使竖直 和水平邻接单元的浮栅相隔离。也就是，纳米晶体或材料簇5172必须 足够小使单个的纳米晶体5172不能够连接竖直或水平邻接的单元。以 使硅相对于其粘结系数具有极高表面扩散系数的方式沉积硅能够形成 硅纳米晶体。例如，通过使硅烷(SiH4)在较低压力下，约在19-200 毫乇，温度约在250-650℃分解，利用化学气相沉积可以形成硅纳米 晶体。在这一过程中，非常薄的沉积，约在50-250，将形成小硅岛。 如果沉积过程中H2加入硅烷，就可以不使用较高的压力而仍能得到纳 米晶体。在本发明的另一实施方案中，利用金属靶在接近该金属熔点 温度下产生的溅射可以形成金属纳米晶体如铝纳米晶体，这样金属便 结块并形成纳米晶体。利用包括钨源气体如WF6和锗烷(GeH4)的反应 剂气体混合物通过极低压力下的化学气相沉积能够形成钨纳米晶体。 在本发明的一个实施方案中，可以沉积连续膜浮栅材料，然后(通过 加热)使其淀积从而在膜中形成小岛。

应当了解，虽然纳米晶体由于其自隔离特性而优选用于浮栅，但 是浮栅可以用连续膜例如但不限于金属如钨或硅膜如掺杂成所需导电 类型(一般是N+硅)的多晶体或非晶硅来形成。如果使用连续膜作为 局部电荷存储膜，那么这时就要对膜进行各向异性蚀刻将其部分去 除，以便对膜的条带进行电隔离。

同样，小片浮栅材料，如重度掺杂硅，当埋置在绝缘体如氧化物 层中时，可以形成局部电荷存储介质。

在多层面器件中使用N+向外扩散的问题是各个不同的层面都将受 到不同的热加工。也就是说，底层将受到每一个热加工步骤，而顶层 只受到最后的热加工步骤。因为不希望使MOS存储器晶体管由阵列层 面决定的性能特点有显著的差别，也不希望能有横向扩散干扰MOS存 储器晶体管，也必须注意热聚集和源/漏区的形成机制。在对位线使用 N+掺杂，对半导体膜使用P-掺杂的情况下，可以使用锑作为掺杂剂来 取代磷，因为锑表现出的扩散率比磷要小。也可以巧妙地设计位线多 晶硅中的掺杂剂外形使得能有不同的向外扩散。这种情况在图76中示 意表示出。在对多晶硅沉积的各种热聚集说明了多晶硅掺杂剂扩散特 点之后，就能够很容易地确定N+就地掺杂材料随阵列内存储器层面的 变化应当距离P-掺杂本体区有多远。如果需要，此处也可以使用锑并 可以直接注入。在图76中，用(a)表示的位线距存储器阵列顶部层 面比用(b)表示的位线要近。换句话说，在阵列中位线(a)处在位 线(b)的上方。在热处理过程中，位线中的掺杂剂将通过所有位线向 上扩散并向外扩散进入P-多晶硅层形成源和漏区。因此，在多个层面 中的源和漏区将均匀地掺杂。

现在转向图69。为了对图69中选定单元中的第一位编程，WL (n，j)加以高脉冲(9-13V，高阻抗)而BL(m，j)接地，BL(m+1，j) 加以高脉冲(3-8V，低阻抗)。第j层面上BL(m，j)左边的所有BL 保持接地，而第j层面上BL(m+1，j)右边的所有BL保持在与BL (m+1，j)同一电压上。第j层面上所有其他WL保持接地以保证BL (m，j)和BL(m+1，j)之间所有其他MOS器件是断开的。在所有其他 层上的所有其他BL和WL能够留在浮置状态。这就是说选定的单元MOS 器件是唯一接通和通电的从而使过热载流子的产生并编程进入靠近漏 (由BL(m+1，j)限定)的电荷俘获电介质达到最佳。

为了读出第一位，BL(m+1，j)现在是源，而BL(m，j)是漏。前 者接地，后者提高至读出电压(～50mV-3V，最好1-3V)，而WL(m，j) 加脉冲至少读出电压(～1-5V)。另外，BL(m，j)左边的所有BL保 持在与BL(m，j)同样的电位，BL(m+1，j)右边的所有BL接地。同 一层面上所有其他WL接地以断开两个相同BL之间的所有其他MOS器 件。在所有其他层面上的所有其他BL和WL可以留在浮置状态。

为了编程和读出同一单元中的第二位，BL(m，j)和BL(M+1，j) 上的电压对照上述情况倒换一下。

注意，MOS存储器晶体管本体区是浮置的，可以做得很薄(由沉积 手段限定，例如最好为几百埃)。由于把这一区域做得很薄，可以避 免器件的快速反向，并且也可以避免编程电流的快速增长。

存储器的擦除能够在挡块中进行并可以使用慢速Fowler- Nordheim沟道作用与过热空穴注入的组合。擦除电流将很小，因为MOS 本体是浮置的，引起的带-带沟道作用和雪崩击穿极小。擦写可以在 字线接地或保持在负电压(～-5V)，所有位线保持在某一正电压的 情况下进行。擦除过程需100ms以上并且可以在每个存储器层面上直 至所有存储器一次完成。

具有公共字线的非选对准应当能够在最坏情况的时间范围耐受住 字线上的编程电压。图74以图示细节示出矩阵一个层面中的这种情 况。

如果每一位(即半个单元)需要时间t来编程，而每个WL上有N 个单元，那么，在最坏情况下，编程位要经历的编程电压加在字线上 的时间为(2N-1)t。如果任何编程的单元没有将其Vt移动某一“最 小”量，那么栅应力编程干扰就很小。由于编程使用热电子实现，故 时间和电压与从电荷陷阱中沟道出所需的时间和电压相比分别要短和 小。另外，在选定单元的编程过程中通过浮置未选定的位线可以有效 地减小任何一位上的总应力。这样，只有接地的选对准线将经受电介 质两端的真正全部编程电压。

具有与选对准公用位线的非选对准应当能够在最坏情况的时间内 耐受住漏上的编程电压。图75以图示细节表示出沿位线剖面的这种情 况。

另外，如果任何一个位线上有M个单元，而对任何一位编程需要 的时间是t，那么编程位上最坏情况漏应力以时间表示将是(M-1)t。 所以在经受这一应力后编程位上的Vt移动应当最小。

如果在单元读出过程中产生的过热载流子足以最终(超过10年寿 命)将以前擦出(未写入)的位编程，那就出现读出干扰或“软写入”。 这里通常进行加速试验以保证所需的读出电压对不带电单元的阈电压 的移动不大于最小量值。

在上面提出的器件中，N+或P+掺杂多晶硅应当掺杂至掺杂剂密度 约在1×1019-1×1021原子/cm3，而厚度最好在大约500-1000。P- 或N-掺杂半导体膜应当掺杂至掺杂剂密度约为1×1016-1×1018原子 /cm3。

应当理解到，所示的各个存储器件通过简单的倒换各个硅区的导 电类型并维持掺杂剂的浓度范围便可以制成相反极性的。这样，不仅 可以制造NMOS器件，而且如果需要也可以形成PMOS器件。另外，用 来形成器件的硅膜可以重新结晶成单晶硅或多晶硅。另外，硅膜可以 是硅合金膜如用n型或P型导电离子掺杂至所需浓度的硅锗膜。

在要求增加多晶硅字线和位线横向导电率的场合，可以像在图79 中说明的那样在字线或位线中沉积一层导电金属。在图79中，位线 5174由重度N+掺杂的多晶硅5176形成。这就使位线成为导电的。为 进一步减小电阻，可以在位线5174里面或在多晶硅5176的一个或多 个表面上沉积一层高熔点的导电金属如钛5178。在常规的硅加工温度 作用下，钛与横向强导电多晶硅形成硅化物。

IV.轨道堆叠结构中的闪速存储器阵列

在前面的实施方案中，TFT排列在虚拟接地阵列(VGA)中。在前 面实施方案说明的VGA中，各个EEPROM的编程通热载流子注入进行。 在过热载流子注入中，电压加在二极管的两端(即TFT EEPROM的源和 漏之间)。通过TFT EEPROM的沟道从源到漏迁移的过热载流子(即， 热电子和空穴)被注入到邻接沟道设置的电荷存储区。这个过程是比 较高的功率过程。

对于编程/擦除和读出功率都很重要的低功率可移动应用来说，可 以使用利用Fowler-Nordheim沟道效应(“FN沟道效应”)来编程和 擦除的非易失性闪速存储器。FN沟道效应通过在电介质两端施加电压 产生。因此，在TFT EEPROM中，电压加在TFT的控制栅与源(和/或 漏)区之间来进行TFT EEPROM的擦写。这与过热载流子注入编程刚好 形成对比，在后者电压加在源和漏区之间。

用FN沟道效应编程和擦除闪速存储器阵列是有好处的，因为在这 种闪速存储器阵列中数以千计的位数可以同时编程。

还有，由于大部分(接受100％)电流都用于器件编程，故FN沟 道效应是一种非常有效的编程方式。这与过热载流子注入相反，在过 热载流子注入情况下，只有1-2％的源-漏电流用于器件编程。

因此，在本发明的优选实施方案中，电荷存储器件如TFT EEPROM 都排列在闪速存储器阵列结构中。TFT EEPROM可以排列在前面实施方 案的柱形，自对准TFT或轨道堆叠结构中。最好TFT EEPROM排列在轨 道堆叠结构中。

VGA与沟道效应不相兼容，因为整个沟道多晶硅沿高脉冲字线的长 度倒向了，然后将除了对需要编程的单元编程外对别的单元也编程。 因此，FN沟道效应轨道堆叠(交叉)闪速存储器阵列与VGA的差别在 于在FN沟道阵列中，有源多晶硅层形成图案成为多晶硅岛使得能够进 行FN沟道效应编程。这样，附加的光刻掩膜步骤就加到了轨道堆叠阵 列的制造过程，在这一制造过程中多晶硅有源层被蚀刻成各个器件单 元中的岛。同样的光学抗蚀剂掩膜能够用来限定(即，蚀刻)各单元 中的电荷存储区。

图83A说明根据本发明优选实施方案的轨道堆叠结构中的闪速存 储器阵列。图83B示出沿图83A中直线B-B的剖面视图。

在图83A中，闪速存储器阵列5230最好在整平的层间绝缘层5231 上方，如CMP整平的氧化硅层上方形成。层5231如在前面实施方案中 一样在衬底(未示出)上方形成。这样，阵列的每个器件(图83A中 用虚线表示的5232)就是一个TFT，因为它是在绝缘层上方形成的。

阵列5230包含第一多个分隔的导电位线5233，其置于第一方向 衬底上方的第一高度上。阵列还包含第二多个分隔的轨道堆叠5235。 轨道堆叠置于与第一方向不同的第二方向上的第二高度。最好位线 5233和轨道堆叠5235相互垂直排列。TFT EEPROM5232在轨道堆叠 5235和位线5233的交叉处形成。

每个轨道堆叠5235包括多个半导体岛5237，其包括TFT EEPROM 5232的有源区。岛5237的一个表面与位线5233连接。每个轨道堆叠 5235还包括导电字线5239以及置于半导体岛5237第二表面与字线 5239之间的电荷存储区5241。

半导体岛5237最好包括第一导电类型(即，P-或N-)多晶硅。 但是，如果需要，岛可以包括非晶硅。多晶硅岛5237包括第二导电类 型(即，N+或P+)源和漏区5243。源和漏区5243位于位线导体5233 和轨道堆叠5235之间的连接交叉处。

位线5233最好包括第二导电类型(即，N+或P+)多晶硅。位线 5233连接源和漏区5243。最好通过掺杂剂从位线向外扩散来形成源和 漏区。此外，选择性金属或金属硅化物层(图83A中未示出)可以与 位线5233连接设置以增加位线的导电率。所说的分隔位线导体5233 之间的空间用整平的绝缘填充材料5245如氧化硅填满。

如在前面的实施方案中一样，电荷存储区5241可以包括电介质隔 离的浮栅，电隔离纳米晶体或O-N-O电介质堆叠。图83A和B中说 明具有电介质隔离浮栅的典型阵列。因此，在图83A和B的实施例中， 电荷存储区5241包括隧道电介质5249如氧化硅层和控制栅电介质 5251(也称作栅间或共聚电介质)之间的多晶硅浮栅5247，而控制栅 电介质5251是用如氧化硅或ONO层堆叠的材料制成的。

如图83A和B中所示，隧道电介质5249和浮栅5247的边侧面5253 与半导体岛5237的边侧面5255对准。控制栅电介质5251在半导体岛 5237之间延伸并与半导体岛5237之间整平的绝缘材料5245连接。如 果需要的话，浮栅5247可以由半球形晶粒的多晶硅制成，其表面有纹 理能最大限度的使控制栅与浮栅耦合。另一方面，通过增加浮栅高度， 在浮栅中形成角状物或凸出物，或把浮栅表面弄粗糙都可以增加此耦 合。

字线5239包括第二导电类型(即，N+或P+)多晶硅层及与此多 晶硅层连接的金属或金属硅化物层。字线5239在其覆盖电荷存储区 5241的位置起TFT EEPROMR的控制栅的作用。因此不要求对各个TFT 形成单独的控制栅。

在本实施方案的一种优选情况中，轨道堆叠5235置于位线5233 上方，如图83A和B所示。但是，如果需要的话，如在前面实施方案 中关于图70说明的那样(即，形成底栅TFT EEPROM)，轨道堆叠5235 可以置于各个器件层面中位线5233底下。

如图83B所示，字线5239，电荷存储区5241和半导体岛5237(即， 轨道堆叠5235)在垂直于衬底，平行于源-漏方向的平面5256中对 准。轨道堆叠5235用第二整平绝缘层5257如氧化硅来隔离。

虽然闪速存储器阵列可以包括二维阵列，但是最好闪速存储器阵 列包括含有多个器件层面的单体三维阵列。例如，图83A示出的三个 器件层面。器件层面利用层间绝缘层5259如氧化硅层隔离。如果需要 的话，层5257和5259可以包括在轨道堆叠5259上方和它们之间沉积 然后利用CMP整平的同样的氧化硅层。

为了对选定的TFT EEPROM 5232编程，或者其漏位线或其源位线 5233(或两者都)要接地，而正编程电压则加在与器件5232(其为高 阻抗结点)邻接的选定字线5239上。同一器件层面上的所有其他字线 均接地，而同一器件层面上的所有其他位线则可以浮置或放在稍正的 电压下。这就是说只有选定单元5232受到加在其两端的编程电压的作 用。通过电容耦合，浮栅5247被拉上高电位而源和/或漏5243则接地。 电子从源和/或漏5243隧穿进入浮栅5247，在硅沟道5237中形成反 向沟道。对这样的单元编程使其在约一毫秒内得到约5V阈值电压移位 的电流为几微微安培。

为了擦除单元，同样的位线5233可以接地，向负电压脉冲加到选 定的字线5239上。所有其他字线可以或接地或浮置。所有其他位线浮 置或放在稍负的电压下。通过对多个字线加以负高值脉冲同时使所有 位线接地能够同时擦除阵列中的多个(或全部)EEPROM单元。另一种 办法是，使选定的字线接地而使选定单元的位线加上正脉冲。所有其 他字线浮置或加上稍正的脉冲而所有其他位线接地。

只使用FN沟道效应进行编程和擦除使得能够使用小电流编程和擦 除，这有助于“大量并行”编程和擦除。因此，许多单元5232可以并 行编程。例如，为得到5V的移位，一千个单元需要的总电流约为2nA， 每单元编程平均约为1微秒。在编程和擦除过程中，寄生漏电流很小， 因为在多晶硅二极管(即，源/沟道/漏结)两端加的电压不高。读出 过程中，寄生漏电流也小，因为源-漏的电压也很小。可以使用10- 20V编程电压对单元进行编程。在图83A和B的上述方法中，得到了体 积小的单元。但是，只能够得到正的阈电压(图83A和B示出的是对 NMOS TFT EEPROM的)，因为否则就会产生大量寄生位线-位线的泄 漏。为了能够在和每个单元中容许既有正阈电压也有负阈电压，在闪 速存储器阵列的第二优选情况中对每个单元都加了一个存取晶体管 (即，TFT EEPROM)，如图84所示。

图84说明各单元中的内置存取晶体管5261，其阈电压可以定在稍 正的数值。通过使用存取晶体管5261，实际的单元晶体管(即，TFT EEPROM 5232)能够有负的阈电压而不引起位线泄漏同时又避免使用防 止过擦除的特殊辗转擦除-检查法。此外，存取晶体管还能减少基于 缺陷的TFT带-带沟道泄漏，其在负栅电压下会出现而且可能在编程 单元中成为问题(即，浮栅充满电子)(见S-H Hur等的“具有折叠 浮栅的多晶硅薄膜晶体管EEPROM单元”，IEEE Trans.Elect.DEV.， Val.46，pp.436-438，Feb.1999，已收入参考文献中)。

如图84所示，半导体岛5237包含在公共源区5243A和漏区5243B 之间的存取晶体管5261和EEPROM 5232各自的邻接沟道区5263， 5265。字线5239形成EEPROM的控制栅和存取晶体管的栅电极。绝缘 层5251形成EEPROM的公共控制栅电介质和存取晶体管的栅绝缘层。 浮栅5247和隧道电介质5249位于EEPROM 5232的字线5239和沟道 区5265之间。

为了对单元5232/5261的浮栅5247编程，其源位线5233A接地， 漏位线5233B浮置，高正电压脉冲加在选定单元的字线上。这就使电 子隧穿至浮栅。同一器件层面上的所有其他位线留在浮置状态或放在 稍正的电压上而同一器件层面上的所有其他字线接地。为进行读出， 对选定单元的字线加上高于存取晶体管阈电压的读出电压脉冲，而单 元的源位线接地，漏位线置于低的正电压，如1-3V。在同一层面的所 有其他位线留在浮置状态或接地而同一层面的所有字线都接地。为了 对单元进行擦除，其字线加上高负值脉冲而其源位线接地。为对整个 阵列进行擦除，所有字线可以加上高负值脉冲而所有的源位线接地。

在闪速存储器阵列的另一优选情况中，提供一个栅-漏偏置区 5267来减少TFT带-带缺陷有关的漏泄漏，如图85所示。这样，在 图85的实例中，除了漏区5243B外，字线5239和电荷存储区5141均 得到衬偿。原绝缘层5269位于衬偿区5267中半导体岛5237与字线 5239之间。浮栅5247，隧道电介质5249和控制栅电介质5251使边侧 面5253A和B对准。边侧面5253A中只有一个与半导体岛5237的边侧 面5255A对准。岛5237比浮栅5247，隧道电介质5249以及控制栅电 介质5251的宽度都要宽。

如果需要的话，在图84和85的实施方案中可以使用ONO或隔离 纳米晶体电荷存储区代替浮栅电荷存储区。此外，如果需要，图84和 85的器件可以在底栅结构(即，位线在字线上方)中形成。

在图83A和B的闪速存储器阵列中，每位每个单元的大小约为 8F2/N-10F2/N，其中F是最小特征尺寸，N是阵列中器件层面数。在 图84和85的闪速存储器阵列中，每位每个单元的大小约为9F2/N- 11F2/N。因此可以得到的每位的单元大小约为8F2/N-11F2/N。这种单 元大小完全比得上市场上买得到的闪速存储器阵列的单元大小，其在 7.7F2-13.9F2。如果在市场上现有器件的有效单元尺寸中对存取晶体 管及连接乘以一个系数的话，那么因冗余度的关系，其单元尺寸在 9.8F2-19.2F2。但是，当本实施方案的闪速存储器阵列以三维阵列 (即，N＞1)形成时，那么本实施方案闪速存储器阵列的每位单元尺寸 要比采用现有技术的每位单元尺寸小得多。例如，当N＝2时，单元尺 寸约在4F2-5.5F2。当N＞2时，单元尺寸更小。

图86说明图83-85闪速存储器阵列的制造方法。图86A-D说明 在各个器件层面中字线置于位线上方的闪速存储器阵列的制造方法。 使用第一光学抗蚀剂掩膜对第一导电层蚀刻在衬底(未示出)上方第 一高度上形成多个分隔的位线导体5233。位线导体5233A和B在第一 方向上延伸，如图86A所示。最好位线包括多晶硅和金属或金属硅化 物层。第一绝缘层5245沉积在位线导体5233A和5233B上方及它们之 间。利用CMP将绝缘层5245整平至位线导体5233A和5233B的顶表面 暴露。

包括第一半导体层5237和电荷存储膜的堆叠层沉积在暴露的位线 导体5233A，5233B和整平的绝缘层5245上，如图86B所示。层5237 可以是非晶硅或多晶硅层。在图86B中，电荷存储膜包括隧道电介质 层5249和浮栅多晶硅层5247。另一方面，电荷存储膜可以是ONO堆 叠或电介质隔离的纳米晶体。

第二光学抗蚀剂层(未示出)在堆叠上形成，并光刻形成图案成 为掩膜。利用这一光学抗蚀剂层作为掩膜，对堆叠层5237，5249和 5247蚀刻形成多个第一轨道堆叠5271(为清楚起见，图86C中仅示出 一个这样的轨道堆叠)。第一轨道堆叠5271在与衬底平行的平面内， 在与位线导体5233相同或基本上相同的方向上延伸。每一个第一轨道 堆叠5271都包含半导体轨道5237和电荷存储区轨道5247/5249。第 一轨道堆叠5271至少有一个对准的侧面边缘5253/5255。在图86C 中，第一轨道堆叠5271有两个这样的对准侧面边缘，因为每个第一轨 道堆叠都使用同样光学抗蚀剂掩膜形成图案，掩膜在蚀刻步骤后去 掉。

如果要形成浮栅型EEPROM，那么控制栅绝缘层5251则沉积在第 一轨道堆叠5271的上方和第一轨道堆叠之间的空间5273中，如图86D 所示。这样，层5251就在第一轨道堆叠5271侧面边缘以外延伸。如 果要形成ONO或隔离纳米晶体型EEPROM，那么就要沉积半导体层5237 并在沉积后形成图案成为第一轨道堆叠5271。然后在形成图案的第一 轨道堆叠5271上方沉积含ONO或纳米晶体的层，接着再沉积用于字线 的导电层5239。

第二导电层5239沉积在栅绝缘层5251上方。最好层5239包括多 晶硅和金属硅化物内层。在第二导电层5239上方形成第三光学抗蚀剂 掩膜(未示出)。然后对第二导电层5239，控制栅电介质5251和第 一轨道堆叠5271进行蚀刻形成多个第二轨道堆叠5235，如图86D所 示。第二轨道堆叠包括形成图案的第二导电层，其形成字线5239，电 荷存储区岛5247/5249/5251和半导体岛5237。

通过使第二导电类型(即，N+或P+)掺杂剂从第一多个分隔的导 体向外扩散进入第一导电类型半导体岛5237来形成源区5243A和漏区 5243B。在半导体层5237沉积在位线导体5233A，5233B上以后，在 制造工序过程中的任何时间都可以形成源区和漏区。例如，形成第二 轨道堆叠5235后可以对器件退火使掺杂剂向外扩散进入源和漏区并使 非晶硅层5237重新结晶成多晶硅层(或增加层5237的晶粒大小)。 在同一加热过程中或单独加热步骤过程中会出现向外扩散退火和结晶 退火。例如，在层5237沉积后马上就会出现再结晶退火。

第二轨道堆叠5235的侧表面上与衬底垂直与TFT EEPROM 5232 的源5243A-漏5243B延伸方向平行的平面中对准，如图83B所示。 控制栅电介质5251置于字线5239和第一绝缘层5245之间。由于控制 栅电介质是第一轨道堆叠5235的一，故控制栅电介质5251在与衬底 垂直，与源-漏至半导体岛5237，隧道电介质5249，浮栅5247和控 制栅5239方向平行的平面中对准，如图83B所示。第一轨道堆叠5271 在第二轨道堆叠5235蚀刻过程中转换成岛。

然后在第二轨道堆叠5235上方沉积第二绝缘层5257并用CMP整 平使与第二轨道堆叠相齐，如图83B所示。然后在第二绝缘层5257和 第二轨道堆叠5235上方沉积层间绝缘层5259。如果需要的话，在第 二轨道堆叠5235上方和它们之间沉积单独的绝缘层来形成第二绝缘层 5257和层间绝缘层5259。单独层然后用CMP整平。

如果需要，可以在层5259上方以单体形式形成阵列的多个附加器 件层面以形成至少有三个器件层面的三维单体阵列，如图83A所示。 各个器件层面最好用层间绝缘层分开。

在闪速存储器阵列的另一制造方法中，各器件层面中的字线可以 在位线导体底下形成(即，形成底栅TFT EEPROM而不是顶栅TFT EEPROM)。在这种方法中，首先形成包括栅线5239，电荷存储区 5251/5247/5249和半导体岛5237的第二轨道堆叠5235，如图86E所 示。然后，在第二轨道堆叠5235的半导体岛上形成第一绝缘层5245。 如果需要的话，第一绝缘层5245也可以在第二轨道堆叠之间形成。另 一方面，在第二轨道堆叠之间形成另一绝缘层并在第一绝缘层5245形 成之前用CMP整平。

然后在第一绝缘层5245中形成沟槽。通过沟槽将掺杂剂离子进行 离子注入(或扩散)在半导体岛5237中形成源和漏区5243。沟槽蚀 刻过程中使用的光学抗蚀剂层(未示出)可以在离子注入前或后去除。 第二导电层(如含多晶硅层和硅化物内层)在沟槽内和第一绝缘层上 方形成，如图86F所示。然后第二导电层用CMP整平形成叠加在半导 体岛5237上的位线导体5233。另一方面，源和漏区5243可以通过从 位线导体5233的向外扩散而不是离子注入来形成。

可以使用类似的方法来形成具有存取晶体管TFT EEPROM的闪速存 储器阵列，如图84所示，或具有带漏偏置区的TFT EEPROM的闪速存 储器阵列，如图85所示。在这些方法中，包括隧道电介质层5249和 浮栅层5247的堆叠层沉积在第一半导体层5237上方，如图86C所示。 然后堆叠层形成图案来形成第一轨道堆叠5271，其包括具有第一宽度 的半导体轨道5237和具有小于第一宽度的第二宽度电荷存储区轨道 5247/5249，这样第一轨道堆叠就有一个对准侧面边缘而半导体轨道 5237的漏部分则暴露出来。

用两种不同的蚀刻方法可以实现这样的结构。第一种蚀刻方法包 括在堆叠上方形成具有第一宽度的第一光学抗蚀剂掩膜5275，如图 86G所示。然后使用第一光学抗蚀剂掩膜5275对第一半导体层5237， 隧道电介质层5249和浮栅层5247进行蚀刻，如图86G所示。然后在 浮栅5247上方形成第二光学抗蚀剂掩膜5277，其具有小于第一宽度 的第二宽度。然后使用第二光学抗蚀剂掩膜对隧道电介质层5249和浮 栅层5247但不包括第一半导体层5237进行蚀刻，如图86H所示。

第二种蚀刻方法包括在堆叠上方形成具有第一宽度的第一光学抗 蚀剂掩膜5279以及使用第一光学抗蚀剂掩膜5279蚀刻隧道电介质层 5249和浮栅层5247使部分第一半导体层5237暴露，如图86I所示。 然后在浮栅层5247上方和第一半导体层5237暴露部分的上方形成第 二光学抗蚀剂掩膜5281，其具有大于第一宽度的第二宽度(有可能在 层5281和层5247/5249之间存在一些对准偏差)。然后使用第二光敏 掩膜5281对第一半导体层5237蚀刻，如图86J所示。

为了形成图84有存取晶体管5261的TFT EEPROM，在形成图案的 浮栅5247上方和第一轨道堆叠5271的半导体轨道5237暴露部分的上 方形成控制栅电介质层5251。控制栅电介质层5251起在半导体轨道 5237暴露部分上方的存取晶体管5261栅电介质的作用。

为了形成图85有漏偏置区5267的TFT EEPROM，控制栅电介质 5251与浮栅层5247和隧道电介质层5249同时形成图案使半导体沟道 5237的漏部分和部分沟道硅暴露。然后在控制栅电介质5251和半导 体轨道5237暴露部分的上方以及在半导体轨道5237之间形成第二绝 缘层5269使半导体轨道互相隔离。层5269相当厚，其厚度与电荷存 储区5241的厚度相同或大于其厚度。然后用CMP整平层5269使电荷 存储区的顶部部分暴露。然后在第二绝缘层上方形成字线5239以形成 偏置区5267。

本优选实施方案的非易失性可编程闪速存储器阵列提供了交叉点 (即，轨道堆叠)阵列中的多次可编程单元。FN沟道效应用于编程和 擦除。这就使许多单元能够并行写入并提供高密度低功率的文件存 储。此外，每层的单元尺寸与市场上现有闪速存储器的单元尺寸相比 也很有利。

V.用于逻辑和存储器电路的CMOS阵列

在前面的实施方案中，说明了NMOS或PMOS器件阵列。但是，在 本发明的另一优选实施方案中，提供一种CMOS(互补型金属氧化物半 导体)晶体管阵列。最好，邻接的NMOS和PMOS晶体管有公共栅。但 是，如果需要的话，邻接NMOS和PMOS晶体管可以有独立栅。CMOS器 件阵列可以包括如前面任一实施方案中说明的竖直柱形CMOS器件阵 列，自对准CMOS TFT阵列或轨道堆叠TFT阵列。CMOS器件最好在衬 底上方以三维单体阵列形成。但是，如果需要的话，CMOS器件也可以 在半导体衬底中或上方以二维阵列形成。

CMOS阵列的NMOS和PMOS晶体管可以以交替方式(即，按NMOS 和PMOS晶体管交替的方式)在同一器件层面中互相邻接形成。但是， 在本发明的优选实施方案中，一种载流子类型的晶体管(即，NMOS或 PMOS)在另一种载流子类型的晶体管(即，PMOS或NMOS)上方形成， 在它们之间有公共栅线(在存储器件中也称为字线)。因此，阵列最 好包括多个竖直堆叠的公共栅CMOS晶体管。

图87说明根据本发明优实施方案在轨道堆叠结构中竖直堆叠公共 栅CMOS阵列的一个器件层面。应当指出阵列也可以以前面所述的自对 准TFT或柱形结构排列。除了栅线两侧各形成不同载流子类型的晶体 管以外，图87中的CMOS阵列与图73中说明的阵列相似。在图87中， NMOS晶体管排列在PMOS晶体管的下面。但是，应当了解，如果需要， PMOS晶体管也可以排列在NMOS晶体管的下面。

在图87中，CMOS器件5300阵列最好在整平层间绝缘层5301，如 CMP整平氧化硅层的上方形成。如在前面的实施方案一样，层5301在 衬底(未示出)上方形成。这样每个CMOS器件就是一个CMOS TFT， 因为它是在绝缘层上方形成的。但是，如果需要的话，CMOS器件可以 在单晶硅衬底中形成。

阵列包括多个栅线(即，字线)5303(在图87剖面视图中只示出 一个栅线)。最好栅线包括第一多晶硅层上方的第一N+多晶硅层5305， 硅化物层5307和TiSix或WSix层，以及硅化物层上方的第二P+多晶硅 层5309。栅线5303起各TFT中栅电极的作用。因此，不需要与栅线 连接的单独的栅电极。

第一绝缘层5311邻接栅电极5303的第一侧设置。绝缘层5311可 以是普通的栅电介质。最好绝缘层5311为电荷存储层(即，电荷俘获 介质)如ONO堆叠或隔离多晶体以形成电荷存储CMOS TFT，如EEPROM CMOS TFT。如果需要浮栅型EEPROM CMOS TFT，那么可以在绝缘层5311 和栅线5303之间加入浮栅和控制栅电介质。

P型半导体层5313如P-多晶硅层置于第一绝缘层与栅5303相对 的侧面上。这层含有NMOS TFT本体。N+源和漏区5315置于层5313 之中，在区5315之间的层5313部分包括NMOS TFT沟道区。

最好通过N型掺杂剂从源和漏电极(即，位线)5317的向外扩散 来形成源和漏区5315。但是，用任何其他方法，如利用掩膜和离子注 入也可以形成区5315。电极5317与源和漏区5315连接并设置于P型 半导体层5313底部上(即，层5313与第一绝缘层5311相对的一侧面 上)。最好电级5317包括N+多晶硅轨道，其在垂直于栅线5303的方 向上延伸。如果需要的话，形成与电极5317连接的可选择的金属或金 属硅化物层来增加其导电率。但是，如果需要，电极5317可以包括金 属或金属硅化物来取代重度掺杂多晶硅。平面型绝缘填充层5318，如 氧化硅，置于源和漏电极5317之间。

因此，每个NMOS TFT 5319都处在邻接的源和漏区5315之间并包 括层5305，5311，5313和5317的一部分，如图87说明。PMOS TFT 5321 位于NMOS TFT 5319的上方。

PMOS TFT 5321包括与栅电极5303第二侧面邻接的第二绝缘层 5323。在图87中，层5323位于栅线5303的P+多晶硅层5309上。绝 缘层5323可以是普通的栅电介质。最好绝缘层5323为电荷存储层 (即，电荷俘获介质)如ONO堆叠或隔离纳米晶体以形成电荷存储CMOS TFT，如EEPROM CMOS TFT。如果需要浮栅型EEPROM CMOS TFT，那么 在绝缘层5323和栅线5303之间可加入浮栅和控制栅电介质。

N型半导体层5325，如N-多晶硅层置于第二绝缘层5323上方。 层5325置于层5323与栅电极5303相反的侧面上。P+源和漏区5327 置于层5325之内，因而源和漏区5327之间的层5325的区域就包括 PMOS TFT的沟道区。源和漏电极5329置于N-多晶硅层5325上方并与 源和漏区5329连接。这样，电极5329就置于与第二绝缘层5323相对 的N-多晶硅层5325的顶侧面上。平面型绝缘填充层5331，如氧化硅， 置于源和漏电极5329之间。如果需要，形成与电极5329相连接的选 择性金属或金属硅化物层以增加其导电率。

因此，如图87说明的那样，每个PMOS TFT 5321都位于邻接的源 和漏区5327之间并包括层5309，5323，5325和5329的一部分。TFT EEPROM CMOS器件(5319和5321)在第一和第三分隔的电极或导体 5317，5329与公共栅线5303的各交叉处形成。如果需要的话，CMOS 结构可以倒过来，PMOS TFT可以在NMOS TFT下边形成。应当指出， 虽然NMOS和PMOS电极(即，位线)最好间距相同，但它们都不一定 必须直接地在彼此的顶上。这样NMOS和PMOS晶体管能够有不同的沟 道长度，但间距(从而阵列尺寸)将受两个沟道长度中的较长者限制。 在一种优选情况中，一种导电类型的TFT(即，NMOS或PMOS TFT)包 含电荷存储层或区，而另一种导电类型的TFT(即，PMOS或PMOS TFT) 没有电荷存储区或层。因此，这种情况的CMOS包括一个EEPROM TFT 和一个非EEPROM TFT。

图87中说明的TFT CMOS器件阵列5300非常平坦且小巧。NMOS 源和漏电极5317包括多晶体轨道，其在与衬底表面平行的第一平面中 的层间绝缘层5301上方延伸。P型多晶硅层5313在第二平面中的源 和漏电极5317上方延伸。栅线5303在第三平面中的层5317，5313 和5311上方延伸。n型多晶硅层5325在第四平面中的栅线5303上方 延伸。PMOS源和漏电极5329包括多晶硅轨道，其在第五平面中的n 型半导体层5325上方延伸。这五个平面中的每一个平面都不与任何其 他平面交叉。

TFT CMOS阵列5300也是自对准的。栅电极5303，第一绝缘层 5311，P型半导体层5313，第二绝缘层5323和n型半导体层5325组 成一个轨道堆叠，其位于平行于衬底的平面中。轨道堆叠垂直于源和 漏电极5317，5329延伸。因此，将如下面更详细说明的那样，栅电极 5303，第一绝缘层5311，P型半导体层5313，第二绝缘层5323和n 型半导体5325在垂直于衬底而平行于源-漏方向的平面中自对准。

TFT CMOS阵列5300最好排列在单体三维阵列中，该单体三维阵 列包括由一个或多个层间绝缘层竖直分开的多个器件层面。如在前面 实施方案中一样，阵列的每个器件层面都包含TFT CMOS器件5300。 外设或驱动电路(未示出)排列在衬底中，最好在阵列下方并且至少 部分地与阵列竖直对准，或者用另一种办法，在阵列之内或上方并且 至少部分地与阵列竖直对准。

图88A-D说明根据本发明优选实施方案的轨道堆叠TFT CMOS阵 列5300的制造方法。首先，沉积N+多晶硅层并使其形成图案以形成源 和漏电极或导体5317。然后，在导体5317上方以及它们之间沉积绝 缘层5318，如氧化硅层。然后用CMP将层5318整平以形成整平的块 体5331，如图88A中所示。导体5317顶表面暴露在块体的顶表面中。

然后一堆叠层沉积在块体5332上。这些层包括P型多晶硅(或非 晶硅)层5313，第一绝缘或局部电荷存储膜5311，栅层5303，第二 绝缘或电荷存储膜5323及n型多晶硅(或非晶硅)层5325。然后在 这一堆叠上方形成光学抗蚀剂掩膜(未示出)，并使该堆叠层形成图 案以形成多个轨道堆叠5333(为清楚起见图88B中仅示出一个轨道堆 叠5333)。在所有层部形成图案后可以把掩膜去除。因为轨道堆叠5333 中的所有层部是在同一步骤期间形成图案的，故轨道堆叠5333中的这 些层在与衬底垂直的平面中自对准(即，轨道堆叠5333的侧面是平 的)。轨道堆叠5333置于块体5332上方。轨道堆叠在与电极5317方 向不同的方向延伸。最好轨道堆叠5333和电极5317在阵列内相互垂 直的方向上延伸，如图88B所示。

然后在轨道堆叠5333上方沉积绝缘层5331，如氧化硅层，从而 使其填满轨道堆叠5333之间的空间5335，如图88C所示。然后用CMP 把层5331整平。在层5331上形成光学抗蚀剂掩膜(未示出)，并使 用此掩膜在层5331中蚀刻出平行沟槽5339。这些沟槽平行于电极5317 垂直于轨道堆叠5333延伸，如图88C所示。

如果需要的话，在沉积层5331之前在轨道堆叠5333侧壁上形成 选择性侧壁间隔(未示出)。最好间隔用与层5331材料不同的绝缘材 料制成。间隔最好由氮化硅制成。在蚀刻沟槽过程中间隔保护堆叠5333 的侧壁。间隔阻止沟槽蚀刻，通过栅线顶部之后在栅线之间的区域中 延伸太远以防止栅-源/漏短路。

利用层5331和/或光学抗蚀剂作为掩膜，P型离子(即，硼或BF2) 穿过沟槽5339注入到暴露的n型半导体层5325。离子在层5325中形 成P+源和漏区5327，如图88D所示。

然后在层5331上方和沟槽5339中沉积P型多晶硅层。多晶硅层 用CMP整平或内蚀刻以形成多个埋置在整平绝缘层5331中分隔的P+ 电极5329。电接5329位于轨道堆叠5333上方并与P+源和漏区5327 连接。因为电极5329与源和漏区5327在同一光刻步骤期间形成，所 以在电极5329与源和漏区5327之间没有对准偏移。另一方面，源和 漏区5327可以通过从电极5329的向外扩散来形成而不是通过离子注 入到沟槽5339来形成。

对阵列退火通过从N+电极5317的向外扩散形成N+源和漏区5315 并使非晶或多晶硅半导体层5313和5325重新结晶。向外扩散和重新 结晶可以在同一或不同退火步骤期间在制造过程中要求的任何一点上 进行。

如果需要的话，在图87和88D所示阵列上方形成层间绝缘层，在 层间绝缘层上以单体形成包含另一阵列TFT CMOS EEPROM器件5300 的另一器件层面。在层间绝缘层中可以形成路由金属化层(最好是铝 以外的金属层)。在阵列的第二层面上方可以形成附加层间绝缘层和 器件层面，如果需要的话，形成至少三个器件层。在本实施方案的另 一可供选择情况中，含栅线的第二轨道堆叠直接在PMOS电极5329的 顶上形成而不插入层栅绝缘层。这样，PMOS电极5329就包含两个轨 道堆叠中的源和漏区。换句话说，可以形成多个器件层面而不插入层 间绝缘层来形成三维单体阵列。这种排列以较少的加工步骤提供了较 多的晶体管，但编程灵活性较小。

如图89所示，最后得到的TFT CMOS阵列是具有公共栅5303的 NMOS 5319和PMOS 5321器件的一个矩阵。图89所示阵列是一个未编 程或未确定结构形式的阵列。然后该阵列可以通过遮断栅电介质(即， 电荷存储膜或区)构成逻辑元件或存储器件以形成连接栅线(即，字 线行)5303与源和漏电极5317，5329(即，位线)的导电连接，或者 通过把电荷存储在或NMOS或PMOS晶体管的电荷存储区以提高其阈电 压并保持它们永久断开。可以使用阵列TFT CMOS EEPROM器件5300 来形成逻辑元件或存储器阵列。此外，结构未定阵列中的相同半导体 器件可以用作为抗熔断器或EPROM或EEPROM。

根据本发明的优选实施方案，提供一个包括多个电荷存储器件和 多个抗熔断器件的电路。该电路可以包括场编程栅阵列或可编程逻辑 器件。最好，多个电荷存储器件和多个抗熔断器件包括同样一套器件。 这就大大简化了电路的制造。在第一编程电压加在器件两端通过增加 其阈电压来关断这些器件时，这些器件起电荷存储器件的作用。当高 于第一电压的第二编程电压加在器件两端时，这些器件还起抗熔断器 的作用。第二电压可以是足以形成穿过电荷存储区导电连接的任何电 压。例如，第一电压(即，电荷存储电压)可以小于5伏，而足以形 成导电连接的第二电压可以是5-50伏，视器件特性而定。电压由驱 动或外设电路供给到器件。但是，如果需要的话可以提供具有不同结 构的电荷存储和抗熔断半导体器件。

应当指出，当穿过器件电荷存储区已形成导电连接时，起抗熔断 器作用的任何电荷存储器件都在本发明的范围之内。这样，如果任何 器件包含半导体有源区，与半导体有源区邻接的电荷存储区，第一电 极和第二电极，并且其中在第一编程电压加在第一和第二电极之间时 电荷存储在电荷存储区，以及穿过电荷存储区形成导电连接从而在第 一和第二电极之间形成导电通孔，那么该器件就在本发明的范围之 内，因此，能够用作抗熔断器的电荷存储器件并不限制于轨道堆叠TFT EEPROM。这样的电荷存储器件可以包括前面实施方案的柱形或自对准 TFT EEPROM和有电荷存储区的二极管以及在单晶体半导体衬底中形成 的EPROM和EEPROM。

图90说明图89电路的一个4×4单元阵列如何能够编程成为一个 倒相器5343。首先，高电压加在栅(即，字)线5345和位线5347之 间，其将用来传送输出电压V出这就使导电抗熔断器节5348形成了线 5345和5347的电连接。然后，驱动电路向除NMOS晶体管5355和PMOS 晶体管5357以外的所有其他晶体管5350供给编程电压来增加其阈电 压从而使它们断开。NMOS晶体管5355和PMOS晶体管5357形成倒相 器。当高电压V入供给栅线5349时，那么就读出低压V出，反之亦然。 电压VSS(即，地)和VDD(即，电源电压)供给与晶体管5355和5357 连接的位线5351和5353。

图91说明图89电路的一个4×4单元阵列如何能够编程成为双输 入NAND栅5360。首先，高电压加在栅(即，字)线5345和位线5347 之间，其将用来传送输出电压V出。这就使导电抗熔断器节5348形成 线5345和5347的电连接。然后，驱动电路向除PMOS晶体管5361和 5365以及NMOS晶体管5363和5365以外的所有其他晶体管5350供给 编程电压来增加其阈电压从而使它们断开。晶体管5361，5363，5365 和5367形成NAND栅。输入电压V入1和V入2供给栅线5369和5371。 CMOS5361/5363与栅线5369连接，而晶体管5365和5367与栅线5371 连接。电压VSS和VDD供给位线5373和5375。NMOS 5367与位线5375 连接，而PMOS 5361和5365与位线5373连接。输出电压可以从线5345 或5347读出，后两者是通过熔断的抗熔断器5348连接的。

图92说明图89的电路的一个5×6单元阵列如何能够编程成为一 个静态随机存取存储器(SRAM)5380。首先，高电压加在栅(即，字) 线5381，5383与位线5385，5386，5387和5388之间。这就使导电 抗熔断器节5348形成线5381与线5385和5386的电连接，以及线5383 与线5387和5388的电连接。然后，驱动电路向除晶体管5389，5390， 5391，5392，5393和5394以外的所有其他晶体管5350供给编程电压 来增加阈电压从而使它们断开。晶体管5389和5390为SRAM存取晶体 管，而晶体管5391，5392，5393和5394是交叉耦合倒相器。通过在 字线5395上置以正电压对单元进行存取。数据从分别供给位线5396 和5397的BL和BL汇流条输入和读出。电压VSS和VDD分别供给位线5398 和5399。

图89-91示出可以编程的各种典型结构。应当指出，所需的任何 其他逻辑或存储器件，如NOR栅等都可以使用上述方法编程。由于所 有逻辑功能都可以通过基本元件，如NAND栅完成，所以任何逻辑电路 都能够编程成为这类阵列。此外，如果需要的话，逻辑或存储器件可 以编程成为同样的电路。对逻辑器件而言，一般来说，逻辑块的大小 为(x+1)2乘以单元面积，其中(x)为逻辑栅上的输入数目。因为此 处的单元面积可以小到4F2，其中F是最小特征尺寸(半个间距)，那 么当F＝0.25微米时，每个逻辑栅的最小面积就是4(F(x+1))2，或 对2-输入NAND或NOR栅来说为2.25微米2。最好每逻辑栅面积在 4(F(x+1))2-5(F(x+1))2。这个尺寸包括本块与邻接块共有边缘上 的“隔离”行和列。

VI 金属诱发的结晶

本发明的一个优选实施方案是针对非易失性薄膜晶体管(TFT)存 储器或逻辑器件的，器件在衬底上方构成，包括源、漏和沟道区，沟 道区由借助过渡金属诱发横向结晶(MILC)方法结晶的沉积或生长非 晶硅或多晶硅制成。一种两个或最好多个三维多次可编程(MTP)永久 存储器或逻辑电路由这样的薄膜晶体管存储器件构成。

根据本实施方案的第一种情况，最好的是改进以TFT为基础的非 易失存储器或逻辑单元的工作特性，单元的沟道在沉积的硅如非晶硅 (a-Si)或多晶硅的薄层中形成。如果a-Si或多晶硅的晶粒尺寸能 够增加到与单晶硅相似，就能够做到这点。

过去，已经用几种方式完成了a-Si的结晶。根据第一种方法，a-Si可以部分结晶形成多晶硅，退火步骤在约600℃需数十小时。这种方法 是不利的，因为以这种材料形成的器件工作特性差而且制造时间相当 长。因此，通过使用过渡金属或锗催化剂在籽晶位诱发横向结晶能够 提高结晶作用。

遗憾的是，以这种方式制造的大多数以晶体管为基础的器件都有 工作特性相当差(相对于单晶硅而言)的缺点，同时显示的亚阈斜率 值约为100′s mV/dec和an ldsat的10′s μA/μm。金属诱发横向结 晶(MILC)在温度约400℃-700℃下进行以达到几个μm/hr或更高的 横向结晶生长率。为了进一步把硅晶体格位扩大至几百微米，加上持 续时间相当短的高温退火步骤，例如900℃，30分钟，使多层a-Si(或 另外的半导体材料)同时结晶。注意，如果退火时间进行适当地调整， 那么约750℃-975℃的结晶温度范围也将给出令人满意的结果。这种 短时高湿退火不会使这里考虑的器件扩散区饱和，并且能像低温退火 步骤一样在多层面器件上能够应用一次。

根据本发明具体实施方案的对a-Si沉积层再结晶方法的实例现在 在图93-95中说明。本领域中一般技术人员现在会认识到对这里说明 的方法的许多常规改进都是可能的，而且将不影响这里提出的发明理 念。

现在转向图93-95，图93中说明结晶沉积a-Si层制造方法的工 艺流程图。图94A-94H说明根据图93方法制备的硅晶片直剖面。图 95说明金属诱发横向结晶(MILC)穿过a-Si中籽晶窗口5424的影响， 而a-Si沉积在标准硅晶片上方的埋置氧化物上方。

方法5408的第一步5406是在标准硅晶片衬底5412上生长(或沉 积)厚的氧化物层5410(图94A)(例如，3000)以提供埋置氧化 物层。接下来的一步5414是在埋置氧化物层5410上方沉积薄的非晶 硅(a-Si)层5416(例如，1000 A)。这可以，例如，使用流量率为 70SCCM，压力为300毫乇的SiH4作为硅源，用550℃下的低压化学气 相沉积(LPCVD)来完成。另一方面，层5416可以包括多晶硅层。下 一步5418是沉积损失低温氧化物(LTO)层5420(例如，3000)， 然后在步骤5419中用掩膜5422使其形成图案并蚀刻以暴露过渡金属 籽晶窗口5424。这些籽晶窗口可以是宽度约2μm的槽缝，如图95所 示。现在可以去除掩膜5422。

下一步骤5426是在LTO层5420上方沉积过渡金属层5428(例如， 100Ni(镍))。虽然Ni在目前是优选的，但也可以使用其他过渡金 属。还可以使用但不如Ni理想的其他过渡金属是：Fe(铁)，Co(钴)， Ru(钌)，Rh(铑)，Pd(钯)，Os(锇)，Ir(铱)，Pt(铂)，Cu(铜) 和Au(金)。如果需要，也可以使用锗。过渡金属还可通过本领域一般 技术人员所熟知的注入和其他机理引入到籽晶窗。

下一步骤5430是对开始的横向结晶退火。图94F说明的这一步骤 可以在某温度和时间范围内进行。例如，在560℃下的N2环境中退火 20小时就行。温度较低时要求退火时间较长，温度较高的要求退火时 间较短。本领域的一般技术人员现在会认识到通过全面考虑能够使这 点实现最佳化。这一步骤进行的结晶可能对一些器件是适合的，其提 供的硅晶粒的大小在几至数十μm。要求性能更高。硅晶粒大小在数百 μm的其他器件可能需要下面讨论的高温退火步骤。

下一步骤5432是剥离留下的过渡金属层5428。这可以在70℃下 使用H2SO4∶H2O2(4∶1)完成。然后，步骤5434是用HF剥离LTO层 5420。

最后，进行(如果需要的话)高温退火步骤5436(例如，900℃， 30分钟，N2环境)来进一步使局部结晶的a-Si结晶形成晶粒更大的硅 晶体(尺寸＞100μm)。这一步骤给出的结晶a-Si层(即，大晶粒多晶 硅层)工作特性与常规SOI(绝缘体上延伸硅)CMOS工艺给出的相似。 注意这里所用的过渡金属结晶的半导体材料将含有用于促进结晶的可 探测得到的微量过渡金属。在一般的半导体加工中，微量过渡金属(一 般为Fe，Ni)将逃离半导体制造设备(通常含不锈钢)的结构而使用 自身埋置在其中将要形成TFT沟道的半导体膜中。通常这些过渡金属 存在的水平约小于1014原子/cc。但是，在过渡金属结晶中，超过约1014 原子/cc到高达约1018原子/cc的外加微量过渡金属在加工后将保留在 结晶半导体材料中。通常这并不是杂质问题，不过，在希望建立这样 的杂质梯度的情况下，可以在TFT的源和/或漏区放置吸气材料，例如 P(磷)，通过增加在各自源和/漏区中这些杂质的浓度来减小沟道区 中这些杂质的浓度。应当避免因过渡金属杂质过量而在籽晶窗口5424 的区域内形成器件。

可以使用上述金属诱发结晶法使任何上述器件的有源半导体层重 新结晶。这样，各种不同结构的柱形TFT，自对准TFT，轨道堆叠TFT 和二极管(即，含一个或多个p-n结的有源半导体层)就可以在再结 晶a-Si或多晶硅中形成。

VII

在上述各种实施方案中，金属硅化物层与硅层如多晶硅字线或位 线相连接而形成。形成与硅层相连接的硅化钛层的一个优选方法是使 用硅罩和TiN层。硅化钛层在未掺杂的非晶硅罩层上形成。罩层在重 度掺杂硅层上形成，如多晶硅或非晶硅层，其掺杂浓度超过1019cm-3， 如1019cm-3-1021cm-3。罩层最好沉积在P+多晶硅或N+非晶硅层上。然 后N+非晶硅在随后的退火步骤中可以再结晶成N+多晶硅。

硅化钛(TiSi2)层形成方法包括以下步骤。沉积重度掺杂的多晶 硅层。例如，P+多晶硅层掺杂硼使浓度在5×2020cm-3，厚度为约1400 埃。在P+多晶硅层上沉积未掺杂的非晶硅罩层。例如，罩厚可以是600 埃。在罩上沉积钛层。例如，钛层可以是250埃厚。在钛层上沉积氮 化钛层。例如，氮化钛层可以是100埃厚。按需要可以使用其他层厚。

这些层在温度在650℃以下退火少于5分钟使罩内钛与硅反应形 成C49相TiSi2层。例如，退火可以在600℃下进行1分钟。如果需要 的话，在堆叠上方沉积另一个P+多晶硅层，然后堆叠被蚀刻成薄“导 线”或“轨道”，如字线或位线。导线或轨道可以为0.25mm宽或更小。 然后硅化钛通过高温(即，650℃以上)退火从C49相转换至C54相。 例如，在导线或轨道形成图案之前或之后可以在800℃下进行1分钟退 火。通过对每个Si/Ti/TiN膜堆叠在650℃以下退火，掺杂剂扩散和 TiSi2热刻槽被减少到最低程度。能够沉积多重膜堆叠并顺序蚀刻。

为进行图解和说明，已经提供了本发明的上述说明。并不打算详 尽地说明或把本发明限制在已分开的确切结构上，按照上述讲授内容 进行改进和变动是可能的，或者可以通过本发明的实践来达到这些改 进和变动。为了解释本发明的原理及其实际应用选择了附图和说明。 附图不一定是按比例的而是以示意方框格式对阵列进行说明。本发明 的范围试图以这里所附的权利要求及其相当的要求来界定。

本申请是2001.3.6提出的美国申请序号09/801,233的部分后继 申请，而该美国申请序号09/801,233为2000.12.22提出的美国申请 序号09/745,125的部分后继申请，这两个美国申请序号09/081,233 和09/745,125均由参考文献全部收编。本申请也是2000.8.14提出 的美国申请序号09/639,579的部分后继申请，该美国申请序号 09/639,579由参考文献全部收编。本申请还是2000.8.14提出的美国 申请序号09/639,702的部分后继申请，该美国申请序号09/639,702 由参考文献全部收编。本申请还是2000.8.14提出的美国申请序号 09/639,749的部分后继申请，该美国申请序号09/639,749由参考文 献全部收编。本申请还要求利用2001.3.28提出的临时申请 60/279.855的优先权。

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