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高密度“与非”非易失性 存储器装置

阅读：942发布：2021-02-15

专利汇可以提供高密度“与非”非易失性存储器装置专利检索，专利查询，专利分析的服务。并且本发明描述利用双栅极(或后侧栅极)非易失性存储器单元的非易失性存储器装置和阵列，所述双栅极非易失性存储器单元具有带设计的栅极堆叠，所述带设计的栅极堆叠被放置在“与非”存储器阵列结构中的前侧或后侧电荷俘获栅极堆叠配置中的沟道区域上方或下方。具有本发明实施例的浮动节点存储器单元的不对称或直接隧道势垒的带隙设计的栅极堆叠允许用电子和空穴进行低电压隧穿编程和有效擦除，同时维持高电荷阻挡势垒和深载流子俘获部位，以获得良好的电荷保持力。所述存储器单元结构还允许通过利用减少的特征字线和垂直选择栅极来改进高密度存储器装置或阵列。，下面是高密度“与非”非易失性存储器装置专利的具体信息内容。

权利要求

1.一种“与非”结构存储器单元串，其包括：
形成于衬底上的多个双栅极非易失性存储器单元，其中所述多个双栅极非易失性存储器单元耦合成串联串；且
其中对于所述多个双栅极非易失性存储器单元中的每一者，后侧栅极绝缘体-堆叠形成于所述衬底上且处于沟道区域下方，且前侧栅极-绝缘体堆叠形成于所述沟道区域上；
且
其中所述多个双栅极非易失性存储器单元中的一者以上的电荷俘获栅极堆叠包括，不对称带隙隧道绝缘体层，其含有形成于邻近于沟道区域处的两个以上子层，其中所述两个以上子层的每一个包括具有从所述沟道区域延伸的渐增的导带偏移及渐增的介电常数值的直接隧道层，
形成于邻近于所述隧道绝缘体层处的俘获层，
形成于邻近于所述俘获层处的电荷阻挡层，以及
形成于邻近于所述电荷阻挡层处的控制栅极。
2.根据权利要求1所述的“与非”结构存储器单元串，其中所述双栅极非易失性存储器单元是后侧陷阱双栅极非易失性存储器单元，且所述后侧栅极-绝缘体堆叠是所述电荷俘获栅极堆叠，且所述前侧栅极-绝缘体堆叠是非电荷俘获存取栅极堆叠。
3.根据权利要求1所述的“与非”结构存储器单元串，其中所述双栅极非易失性存储器单元是前侧陷阱双栅极非易失性存储器单元，且所述前侧栅极-绝缘体堆叠是所述电荷俘获栅极堆叠，且所述后侧栅极-绝缘体堆叠是非电荷俘获存取栅极堆叠。
4.根据权利要求1所述的“与非”结构存储器单元串，其中所述隧道绝缘体层的所述两个以上子层包括富含氧的折射率约为1.5的SiON层，且所述俘获层包括富含氮的折射率约为1.8的SiON层。
5.根据权利要求1所述的“与非”结构存储器单元串，其中所述隧道绝缘体层的所述两个以上子层包括具有渐增的导带偏移的两个以上介电材料子层，其中所述两个以上介电材料子层中的每一者选自氧化物、混合氧化物、氮化物和硅酸盐中的一者。
6.根据权利要求5所述的“与非”结构存储器单元串，其中所述隧道绝缘体层的所述两个以上子层选自Al2O3、Pr2O3、TiO2、SiO2、HfO2、ZrO2、SiN、AlN、HfN、富含氧的折射率约为
1.5的SiON、富含氮的折射率约为1.8的SiON、Hf与Al的混合氧化物以及Hf与Ti的混合氧化物中的一者。
7.根据权利要求5所述的“与非”结构存储器单元串，其中所述隧道绝缘体层的所述两个以上子层包括两个子层，其中第一和第二子层是SiO2与Pr2O3、SiO2与TiO2以及SiO2与HfO2中的一者。
8.根据权利要求5所述的“与非”结构存储器单元串，其中所述隧道绝缘体层的所述两个以上子层包括三个子层，其中第一、第二和第三子层是SiO2、SiN和HfO2；SiO2、HfO2和Pr2O3；SiO2、HfO2和TiO2；SiO2、富含氧的折射率约为1.5的SiON和HfO2；以及SiO2、Al2O3和HfO2中的一者。
9.根据权利要求5所述的“与非”结构存储器单元串，其中所述隧道绝缘体层的所述两个以上子层中的每一者布置成邻近于所述沟道主体区域并从所述沟道主体延伸具有渐增的介电常数K值。
10.根据权利要求1所述的“与非”结构存储器单元串，其中所述俘获层进一步包括富含氧的氧氮化硅SiON、富含氮的氧氮化硅SiON、氮化铝AlN、氮化硅SiN、富含硅的氮化物SRN、氧化铪HfO2以及氧化钛TiO2中的一者。
11.根据权利要求1所述的“与非”结构存储器单元串，其中所述俘获层进一步包括电荷俘获深电位阱。
12.根据权利要求1所述的“与非”结构存储器单元串，其中所述俘获层进一步包括金属或半导体的纳米晶体或纳米点。
13.根据权利要求12所述的“与非”结构存储器单元串，其中所述纳米晶体或纳米点进一步包括硅、锗、金、钨、钴、铂和钯纳米晶体或纳米点中的一者。
14.根据权利要求1所述的“与非”结构存储器单元串，其中所述电荷阻挡层包括一个以上高K 电介质子层。
15.根据权利要求14所述的“与非”结构存储器单元串，其中所述两个以上子层中的每一者来自氧化物、混合氧化物、氮化物和硅酸盐族中的一者。
16.根据权利要求15所述的“与非”结构存储器单元串，其中所述两个以上子层中的每一者是氧化铪HfO2、氧化铝Al2O3、氧氮化铪硅HfSiON、氧化镨Pr2O3以及氧化钛TiO2中的一者。
17.根据权利要求2或3所述的“与非”结构存储器单元串，其中所述“与非”结构存储器单元串形成“与非”结构存储器阵列的一部分，所述“与非”结构存储器阵列包括：
多个“与非”结构存储器单元串，每个“与非”结构存储器单元串具有多个双栅极非易失性存储器单元，且其中每个双栅极非易失性存储器单元的电荷俘获栅极-绝缘体堆叠包括，
不对称带隙隧道绝缘体层，其含有形成于邻近于薄主体沟道区域处的两个以上子层，其中所述两个以上子层包括具有从所述沟道区域延伸的渐增的导带偏移的层，
形成于邻近于所述隧道绝缘体层处的俘获层，
形成于邻近于所述俘获层处的电荷阻挡层，以及
形成于邻近于所述电荷阻挡层处的控制栅极；以及
多个字线，其中每个字线耦合到一个以上双栅极非易失性存储器单元的一个以上控制栅极，其中所述一个以上双栅极非易失性存储器单元中的每一者来自所述多个“与非”结构存储器串中的不同串。
18.根据权利要求17所述的“与非”结构存储器单元串，其中在所述多个“与非”结构存储器串的邻近串之间形成隔离区域。
19.根据权利要求17所述的“与非”结构存储器单元串，其中所述“与非”结构存储器阵列形成存储器装置的一部分，所述存储器装置包括：
形成于衬底上的所述“与非”结构存储器阵列；
控制电路；以及
行解码器，其中所述多个字线耦合到所述行解码器。
20.根据权利要求19所述的“与非”结构存储器单元串，其中存储器装置是EEPROM存储器装置和快闪存储器装置中的一者。
21.根据权利要求19所述的“与非”结构存储器单元串，其中所述存储器装置形成系统的一部分，所述系统包括：
处理器，其耦合到至少一个存储器装置。
22.一种形成“与非”结构双栅极非易失性存储器单元串的方法，其包括：
在衬底上形成多个双栅极非易失性存储器单元，其中形成所述双栅极非易失性存储器单元包括，
形成薄主体沟道区域，以及
在所述薄主体沟道区域下面形成后侧栅极-绝缘体堆叠，且在所述薄主体沟道区域上形成前侧栅极-绝缘体堆叠，且
其中形成所述后侧栅极-绝缘体堆叠和所述前侧栅极-绝缘体堆叠进一步包括形成电荷俘获栅极-绝缘体堆叠和形成非电荷俘获栅极-绝缘体堆叠，其中形成所述电荷俘获栅极-绝缘体堆叠包括，
形成邻近于薄主体沟道区域的两个以上子层的隧道绝缘体层，其中所述两个以上子层的每一个包括具有从所述薄主体沟道区域延伸的渐增的导带偏移及渐增的介电常数值的直接隧道层，
形成邻近于所述隧道绝缘体层的俘获层，
形成邻近于所述俘获层的电荷阻挡层，以及
形成邻近于所述电荷阻挡层的控制栅极；以及
将所述多个双栅极非易失性存储器单元耦合到“与非”结构存储器单元串中。
23.根据权利要求22所述的方法，其中形成电荷俘获栅极-绝缘体堆叠进一步包括形成所述后侧栅极-绝缘体堆叠。
24.根据权利要求22所述的方法，其中形成电荷俘获栅极-绝缘体堆叠进一步包括形成所述前侧栅极-绝缘体堆叠。
25.根据权利要求22所述的方法，其中将所述多个双栅极非易失性存储器单元耦合到“与非”结构存储器单元串中进一步包括以下中的一者：在每个双栅极非易失性存储器单元之间形成一个以上源极/漏极区域，以及穿过所述“与非”结构存储器单元串的所述双栅极非易失性存储器单元形成单个薄主体沟道区域。
26.根据权利要求22所述的方法，其进一步包括：
在所述衬底上形成一个以上沟槽，所述沟槽界定相关联的介入升高区；
在所述升高区上形成所述多个双栅极非易失性存储器单元；
在第一沟槽的侧壁上形成第一垂直选择栅极，其中所述第一垂直选择栅极耦合到所述“与非”结构存储器串的第一双栅极非易失性存储器单元；
在所述第一沟槽的底部处形成所述垂直选择栅极的源极/漏极区域；
在第二沟槽的侧壁上形成第二垂直选择栅极，其中所述第二垂直选择栅极耦合到所述“与非”结构存储器串的最后一个双栅极非易失性存储器单元；以及
在所述第二沟槽的底部中形成所述第二选择栅极的源极/漏极区域。
27.根据权利要求22所述的方法，其进一步包括以交替“T”形式形成多个字线。
28.根据权利要求22所述的方法，其进一步包括将所述双栅极非易失性存储器单元形成为对称子特征元件。
29.根据权利要求22所述的方法，其中形成两个以上子层的隧道绝缘体层进一步包括形成富含氧的折射率约为1.5的SiON层的隧道绝缘体层，且形成所述俘获层包括富含氮的折射率约为1.8的SiON层。
30.根据权利要求22所述的方法，其中形成两个以上子层的隧道绝缘体层进一步包括形成具有所述隧道绝缘体层和电荷俘获层的具有渐增的导带偏移的两个以上层，其中所述两个以上材料子层中的每一者选自氧化物、混合氧化物、氮化物和硅酸盐中的一者。
31.根据权利要求22所述的方法，其中形成两个以上子层的隧道绝缘体层进一步包括形成具有渐增的导带偏移的两个以上介电材料子层，其中所述两个以上介电材料子层中的每一者选自氧化物、混合氧化物、氮化物和硅酸盐中的一者。
32.根据权利要求31所述的方法，其中形成两个以上子层的隧道绝缘体层进一步包括形成两个子层，其中第一和第二子层是SiO2与Pr2O3、SiO2与TiO2以及SiO2与HfO2中的一者。
33.根据权利要求31所述的方法，其中形成两个以上子层的隧道绝缘体层进一步包括形成三个子层，其中第一、第二和第三子层是SiO2、SiN与HfO2；SiO2、HfO2与Pr2O3；以及SiO2、HfO2与TiO2中的一者。
34.根据权利要求22所述的方法，其中形成俘获层进一步包括形成浮动栅极、浮动节点和嵌入陷阱层中的一者。
35.根据权利要求34所述的方法，其中形成俘获层进一步包括形成电荷俘获深电位阱。
36.根据权利要求34所述的方法，其中形成俘获层进一步包括形成富含氧的氧氮化硅SiON、富含氮的氧氮化硅SiON、氮化铝AlN、氮化硅SiN、富含硅的氮化物SRN、氧化铪HfO2以及氧化钛TiO2中的一者的俘获层。
37.根据权利要求22所述的方法，其中形成电荷阻挡层进一步包括形成一个以上高K电介质子层的电荷阻挡层。
38.根据权利要求37所述的方法，其中形成一个以上高K电介质子层的电荷阻挡层进一步包括由来自氧化物、混合氧化物、氮化物和硅酸盐族中的一者的绝缘体形成所述一个以上子层。
39.根据权利要求38所述的方法，其中形成一个以上高K电介质子层的电荷阻挡层进一步包括形成氧化铪HfO2、氧化铝Al2O3、氧氮化铪硅HfSiON、氧化镨Pr2O3以及氧化钛TiO2中的一者的所述一个以上子层。

说明书全文

高密度“与非”非易失性 存储器装置

技术领域

[0001] 本发明大体上涉及集成电路，且具体地说，本发明涉及非易失性存储器装置。

背景技术

[0002] 存储器装置通常作为内部存储区提供在计算机中。术语“存储器”是指以集成电路芯片的形式出现的数据存储装置。现代电子设备中所使用的有几种不同类型的存储器，一种常见类型是RAM(随机存取存储器)。RAM在特性上用作计算机环境下的主存储器。RAM充当读取和写入存储器；即，可将数据写入到RAM中，且可从RAM读取数据。这与只读存储器(ROM)形成对比，ROM仅允许读取数据。大多数RAM是易失性的，这意味着它需要稳定的电流来保存其内容。一旦电力被切断，RAM中的任何数据就都会丢失。

[0003] 计算机几乎总是含有少量的保存用于启动所述计算机的指令的ROM。与RAM不同，ROM不能被写入。EEPROM(电可擦除可编程只读存储器)是一种特殊类型的非易失性ROM，可通过使其暴露于电荷而将其擦除。EEPROM包括存储器阵列，其包含大量的具有电隔离栅极的存储器单元。数据以浮动栅极或与所述栅极相关联的浮动节点上的电荷的形式，存储在存储器单元中。可通过对浮动节点进行充电，来以随机方式对EEPROM存储器阵列内的单元中的每一者进行电编程。还可通过擦除操作随机地从浮动节点去除电荷。分别通过专门的编程和擦除操作来将电荷输送到个别浮动节点，或从个别浮动节点去除电荷。

[0004] 又一种类型的非易失性存储器是快闪存储器。快闪存储器是通常以块的形式而不是一次单个位或一个字节(8或9个位)的形式进行擦除和重新编程的一种类型的EEPROM。典型的快闪存储器包括存储器阵列，其包含大量的存储器单元。所述存储器单元中的每一者包含能够保存电荷的浮动栅极场效应晶体管(FET)。单元中的数据由浮动栅极/电荷俘获层中存在还是不存在电荷来确定。通常将所述单元分组成被称为“擦除块”的部分。可通过对浮动栅极进行充电，来以随机方式对擦除块内的单元中的每一者进行电编程。可通过块擦除操作从浮动栅极去除电荷，其中擦除块中的所有浮动栅极存储器单元在单个操作中被擦除。

[0005] EEPROM存储器阵列和快闪存储器阵列两者的存储器单元通常布置成“或非”结构(每个单元直接耦合到位线)或“与非”结构(单元耦合到单元“串”，使得每个单元间接耦合到位线，且需要激活所述串的其它单元以便存取)。为了防止“与非”串的浮动栅极晶体管受其它附近存储器串上的读取和写入操作或共享位线上的电流流动影响，且因此潜在地破坏保存在所述存储器串上的数据，每个存储器串通常通过选择栅极晶体管(也称为传输晶体管(pass transistor)或隔离晶体管)与其位线和/或源极线隔离，所述选择栅极晶体管必须接通以存取“与非”存储器串并向“与非”存储器串传输电压和电流信号以及从“与非”存储器串传输电压和电流信号。这些选择晶体管还使未被存取的“与非”存储器串与共享位线和/或源极线隔离，使得它们不会潜在地破坏从被存取的存储器串的存储器单元读取的数据，所述破坏明确地说是由于来自已经从其浮动节点或栅极去除过多电荷且因此处于过度擦除状态并具有低阈值电压的浮动栅极存储器单元的电流泄漏引起的。

[0006] 通常通过借助沟道热载流子注射(channel hot carrier iniection，CHE)将电子注射到浮动栅极，来对浮动栅极存储器单元进行编程，通常将所述单元置于高阈值电压状态。还可通过从衬底进行热空穴注射来擦除浮动栅极存储器单元。或者，可通过借助Fowler-Nordheim隧穿而电子隧穿到衬底以及从衬底进行电子隧穿，来编程和擦除浮动栅极存储器单元，以将所述单元置于经编程或经擦除阈值状态。两种机制都需要在存储器装置中产生较高的正和负电压，且可能在栅极绝缘层上放置较高的场，从而在装置特性和可靠性方面导致不利影响。

[0007] CHE、热空穴注射和Fowler-Nordheim隧穿的问题是其操作所需的较高能量损坏氧化物介接硅衬底(oxide interfacing silicon substrate)，从而降低存储器单元保持力、耐久性，并使FET的跨导降级。具体地说，放置在沟道与浮动节点/电荷俘获层之间的隧道绝缘层通常由编程过程通过使热载流子注射或隧穿通过其中而损坏。因为在借助将电压施加到存储器单元的控制栅极而通过隧道绝缘层进行的写入和擦除期间，通常还在沟道上断言较高控制场，所以由热载流子注射或高流量隧穿过程对隧道绝缘体产生的损坏可显著影响装置特性。除影响电荷保持力和读取干扰之外，热载流子注射可产生界面状态，使装置跨导降级且经由增强的短沟道效应而增强装置泄漏。热空穴注射可在隧穿绝缘体中产生固定的电荷俘获中心，且在俘获层中产生相关联的缺陷，从而使稳定的接合破裂，且最终使装置的绝缘体/介电特性降级。对于常规快闪或SONOS非易失性存储器装置，同一控制栅极在读取操作期间还用作FET来读取存储器单元的状态。当隧道绝缘体(也称为隧道氧化物)降级时，存储器单元的读取特性由于跨导降级和增强的泄漏的缘故也降级。这影响了存储器单元的读取速度。

[0008] 快闪和SONOS存储器单元阵列中的问题是电压可缩放性影响最小单元尺寸，且因此影响任何所得阵列的总存储器密度。由于高编程电压要求的缘故，相邻单元必须分离得足够远(显著大于最小特征尺寸)，以便在现用单元的编程期间不会受电容耦合效应的干扰。在缩放特征尺寸能力影响单元密度的情况下，这个问题更加严峻。随着集成电路处理技术改进，制造商尝试减小所生产的装置的特征尺寸，且因此增加IC电路和存储器阵列的密度。另外，特别是在浮动栅极存储器阵列中，组成存储器阵列的浮动栅极存储器单元的最小几何尺寸和串中存储器单元之间的间距对给定区域中可放置的存储器单元的数目具有较大影响，且因此对阵列的密度和所得存储器装置的尺寸具有直接影响。

[0009] 出于上文所述的原因，且出于下文所述的所属领域的技术人员在阅读和理解本说明书之后将明了的其它原因，此项技术中需要一种用于产生较紧密间隔的且因此较高密度的“与非”浮动节点存储器单元串和阵列的装置、方法和结构，所述“与非”浮动节点存储器单元串和阵列允许特征和电压缩放，防止读取降级，同时提供增强的保持力、速度、耐久性，并显示增加的装置完整性。

发明内容

[0010] 本发明解决了上文所提及的与产生允许在低电压编程、有效擦除、高电荷保持力、增强的速度和可靠性的情况下增加装置特征缩放的非易失性存储器单元串有关的问题以及其它问题，且通过阅读和学习以下说明书将理解所述问题。

[0011] 根据本发明实施例的快闪和EEPROM存储器装置和阵列利用双栅极(或后侧栅极)非易失性存储器单元，所述双栅极非易失性存储器单元具有带设计的栅极堆叠，所述带设计的栅极堆叠被放置在前侧或后侧电荷俘获栅极堆叠配置中的沟道区域上方或下方，以进行低电压编程/擦除来形成高密度“与非”结构存储器单元串、片段和阵列。具有本发明实施例的浮动节点存储器单元的不对称或直接隧道势垒的带隙设计的栅极堆叠允许用电子和空穴进行低电压隧穿编程和有效擦除，同时维持高电荷阻挡势垒和深载流子俘获部位，以获得良好的电荷保持力。直接隧穿编程和有效擦除能力减少来自高能量载流子的对栅极堆叠和晶格的损害，从而减少写入疲劳和泄漏问题并增强装置使用寿命，同时实现可利用渐进光刻和特征尺寸缩放的存储器单元。在一个实施例中，存储器单元结构允许通过利用减少的特征字线和垂直选择栅极来改进高密度存储器装置或阵列。本发明的存储器单元实施例还允许单个存储器单元中有多个位存储等级，且通过从前侧或后侧控制栅极进行空穴注射来进行擦除。

[0012] 对于一个实施例，本发明提供一种“与非”结构存储器单元串，其包括形成于衬底上的多个双栅极非易失性存储器单元，其中所述多个双栅极非易失性存储器单元耦合成串联串，且其中所述多个双栅极非易失性存储器单元中的一者或一者以上的电荷俘获栅极堆叠包括：不对称带隙隧道绝缘体层，其含有邻近于沟道区域而形成的一个或一个以上子层，其中所述一个或一个以上子层包括具有渐增的导带偏移的层；邻近于隧道绝缘体层而形成的俘获层；邻近于俘获层而形成的电荷阻挡层；以及邻近于电荷阻挡层而形成的控制栅极。

[0013] 还描述和主张其它实施例。附图说明

[0014] 图1A到图1G详细说明根据本发明实施例的存储器单元和带图。

[0015] 图2A到图2C详细说明根据本发明实施例的“与非”结构存储器阵列和存储器单元串的示意图。

[0016] 图3A和图3B详细说明现有技术的“与非”结构浮动栅极存储器阵列。

[0017] 图4A和图4B详细说明根据本发明实施例的“与非”结构存储器阵列和存储器单元串。

[0018] 图5A到图5C详细说明根据本发明另一实施例的“与非”结构存储器阵列和存储器单元串。

[0019] 图6详细说明具有根据本发明实施例的存储器装置的系统。

具体实施方式

[0020] 在优选实施例的以下具体实施方式中，参看附图，附图形成本发明的一部分且其中以说明的方式展示可实践本发明的特定优选实施例。以充分的细节来描述这些实施例，以使所属领域的技术人员能够实践本发明，且应了解可利用其它实施例，且可在不脱离本发明的精神和范围的情况下作出逻辑、机械和电性方面的改变。前面和在以下描述中所使用的术语晶片和衬底包含任何基底半导体结构。两者均应理解为包含块硅、蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、真空上硅(silicon-on-nothing)，薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体支撑的外延硅层以及所属领域的技术人员众所周知的其它半导体结构。此外，当以下描述内容中参考晶片或衬底时，可能已经利用了前面的工艺步骤在基底半导体结构中形成区域/结。因此，不应在限制意义上考虑以下具体实施方式，且本发明的范围仅由权利要求书及其等效物来界定。

[0021] 根据本发明实施例的非易失性存储器装置和阵列有助于利用具有带设计的栅极堆叠的双栅极(或后侧栅极)存储器单元，所述带设计的栅极堆叠被放置在EEPROM和块可擦除存储器装置(例如快闪存储器装置)中的“与非”存储器阵列结构中的前侧或后侧电荷俘获栅极堆叠配置中的薄主体沟道区域上方或下方。本发明的实施例允许单独的读取/存取控制栅极绝缘体堆叠(利用前侧栅极或后侧栅极)用于读取，且单独的栅极绝缘体堆叠(利用非存取控制栅极的前侧或后侧栅极)用于编程(写入和擦除)和电荷存储。另外，本发明的实施例允许在块硅和SOI或SON衬底上实施非易失性存储器装置，其中在前侧与后侧栅极绝缘体堆叠(也称为上或下栅极绝缘体堆叠)之间形成厚和薄沟道区域/浮动主体。本发明实施例的具有浮动节点存储器单元的不对称或直接隧道势垒的带隙设计的栅极堆叠允许用电子和空穴进行低电压隧穿编程和有效擦除，同时维持高电荷阻挡势垒和深载流子俘获部位，以获得良好的电荷保持力。直接隧穿编程和有效擦除能力减少了来自高能量载流子的对栅极堆叠和晶格的损害，从而减少写入疲劳和泄漏问题且增强装置使用寿命，同时实现可利用渐进光刻和特征尺寸缩放的存储器单元。在一个实施例中，存储器单元结构允许通过利用减少的特征字线和垂直选择栅极来改进高密度存储器装置或阵列，所述改进的高密度存储器装置或阵列可利用半导体制造工艺通常能够实现的特征尺寸且允许出于操作考虑而进行适当的装置尺寸调整。本发明的存储器单元实施例还允许单个存储器单元中有多个位存储等级，且通过从前侧或后侧控制栅极进行空穴注射来进行擦除。

[0022] 在双栅极或后侧栅极非易失性存储器单元FET中，形成源极和漏极区域且所述源极和漏极区域由薄或厚主体沟道区域分离，所述薄或厚主体沟道区域具有形成于沟道区域和/或源极和漏极区域的若干部分上的第一栅极堆叠(也称为前栅极堆叠、前侧栅极堆叠或上栅极堆叠)以及形成于所述沟道区域下方的第二栅极绝缘体堆叠(称为后侧栅极堆叠或下栅极堆叠)。在前侧陷阱双栅极或后侧栅极非易失性存储器单元中，前侧栅极堆叠充当电荷俘获栅极堆叠，且含有用于存储电荷的俘获层，而后侧栅极充当存取栅极。在后侧陷阱双栅极或后侧栅极非易失性存储器单元(也称为后侧陷阱非易失性存储器单元)中，后侧栅极堆叠充当电荷俘获栅极堆叠，且含有用于存储电荷的俘获层，而前侧栅极充当存取栅极。

[0023] 在本发明的实施例中，存取栅极堆叠(双栅极非易失性存储器单元的非电荷俘获栅极堆叠)包括无陷阱绝缘层和控制栅极(存取栅极)，从而形成FET装置，所述FET装置允许在沟道中形成少数载流子，且经由施加到存取栅极的电压来控制载流子从源极通过沟道到漏极的流动。此存取栅极FET通常专用于感测(读取)存储器单元的状态。存储电荷的俘获层栅极堆叠用于电荷存储和编程(写入和擦除)。此装置元件通常包括连续的隧道绝缘层、浮动节点俘获层(或者，传导浮动栅极)、电荷阻挡绝缘层和控制栅极。此电荷俘获栅极堆叠与其电隔离俘获层允许电荷在沟道区域附近被俘获，且影响非易失性存储器单元的阈值电压电平。

[0024] 前侧控制栅极可由铝、钨、多晶硅或其它导体材料形成，且通常耦合到字线或控制线。后侧控制栅极可由铝、钨、多晶硅或其它导体材料形成，且独立地耦合到控制线，或如在SOI或块实施的情况下那样，从衬底处形成。此类双栅极或后侧栅极非易失性存储器单元FET也称为垂直集成的“双栅极晶体管非易失性存储器装置”。

[0025] 常规SONOS存储器单元装置通常在硅衬底与重掺杂的多晶硅控制栅极(或金属栅极)之间使用连续的氧化物/氮化物/氧化物(ONO)层作为绝缘体堆叠。邻近于硅衬底的氧化物通常较薄，且充当隧道绝缘层(也称为隧道氧化物)，而邻近于控制栅极的较厚的氧化物充当电荷阻挡氧化物。存储在装置中的被俘获的电荷通常被保存在隧道氧化物-氮化物界面处，且保存在氮化物层中的块俘获中心处。SONOS存储器单元栅极绝缘体堆叠的等效氧化物厚度(equivalent oxide thickness，EOT)通常决定装置的编程和擦除电压电平。编程/擦除速度，且尤其是擦除速度和电荷保持力较强地受隧道氧化物厚度的影响。逻辑“1”与逻辑“0”存储器状态(Vt“1”-Vt“0”)之间的逻辑窗通常取决于界面处和氮化物块中的被俘获的电荷密度，且因此随着氮化物厚度增加而增加。由于通过隧道氧化物的电荷输送的高场要求和氮化物中的深能量陷阱的相对较低密度的缘故，当需要行业标准最少十年的电荷保持力时，a)电压可缩放性，b)编程/擦除速度以及c)逻辑窗的量值通常受SONOS装置ONO绝缘体堆叠限制。当要缩放编程电压电平时，情况尤其如此。

[0026] 不管所使用的电荷输送机制(CHE、热空穴或Fowler-Nordheim隧穿)如何，与SONOS相比，浮动栅极存储器单元在电压可缩放性和速度方面更加受限制。这是因为以下事实：要求此类装置栅极绝缘体堆叠的EOT几乎是SONOS装置的EOT的两倍，且当与SONOS装置的厚度相比时，隧道氧化物厚度是两倍到四倍厚，以便能够确保十年的电荷保持力。浮动栅极快闪装置通常使用氧化物作为隧道层媒介，且在多晶硅浮动栅极上使用较厚的ONO堆叠作为电荷阻挡层。

[0027] 对于浮动栅极型或SONOS型的单个晶体管存储器单元，控制栅极充当“读取”或“寻址”栅极和控制编程和擦除操作的栅极两者。在“读取”操作期间，存储器单元FET的传导性决定装置的读取速度，装置的读取速度通常又取决于装置的跨导和沟道宽度/长度(W/L)比。在备用状态期间，装置泄漏取决于短沟道效应和存储器状态的稳定性。高电压要求和热载流子引起的隧道氧化物的降级不利地影响读取速度和读取干扰，以及装置泄漏，如上文所提及。

[0028] 随着常规场效应晶体管和浮动栅极/节点存储器单元中的沟道长度在长度上减小，装置开始受被称为短沟道长度效应的效应的不利影响。关于短沟道长度效应，随着沟道长度减小，源极与漏极区域之间的距离减小，且形成源极和漏极区域的杂质扩散开始在沟道区域中装置下方融合。这具有使所述装置改变成耗尽模式装置的效果，其中少数载流子的沟道已经形成在沟道区域中装置下方，且所述装置在不在控制栅极上施加电压的情况下传导电流。这种通过未选定的装置的泄漏电流可能破坏共用位线上的数据读取，除非装置被隔离或用一电压驱动而迫使其断开。随着沟道越来越短，最终短沟道效应可能前进到装置不能被关闭的点，从而破坏控制栅极调整装置(其愈来愈充当电阻器)的传导性的能力且将所述装置破坏成非线性装置。短沟道效应通常不会在双选通晶体管或存储器单元FET中看到，这是由于装置的薄沟道主体以及上和下入射场的缘故。

[0029] 如上文所陈述，与快闪技术的电流产生的编程(写入/擦除)相关联的高电压要求和较高的泄漏电流两者已经丌始不利地影响所得装置的耐久性、可靠性、功率和操作速度，并限制可缩放性。高编程和擦除电压在栅极绝缘体堆叠上施加高场，通常导致栅极绝缘体氧化物降级。此栅极绝缘体氧化物降级影响装置非易失性(电荷保持力)，且限制总体装置耐久性(故障之前可能的编程/擦除循环的数目)。所述高场由于单元与单元隔离和设计要求的缘故还严重限制了装置特征几何尺寸可能收缩而超越电流产生的量。还已知高编程电压会引起选定位与具有同一字线(或位线)的邻近未选定位之间或邻近字线或位线之间的强电容性交叉耦合。此交叉耦合已经成为总体存储器装置速度和缩放中的关键问题。交叉耦合问题通常随着电压电平增加或随着存储器装置特征缩放得更小而增加，而电压电平中没有同量的减少。

[0030] 如上文所述，与浮动栅极装置不同，典型的SONOS浮动节点存储器单元装置将电荷保存在与氮化物俘获层相关联的离散陷阱中。此类装置的中央ONO绝缘体堆叠的等效EOT可以与浮动栅极装置的EOT的约一半一样慢，且因此SONOS装置的编程电压电平约为等效浮动栅极装置的编程电压电平的一半。然而，SONOS装置的进一步电压和特征缩放受到限制，其不会不利地影响电荷保持力(由于泄漏和后隧穿的缘故)和速度(其通常取决于隧道氧化物厚度)以及逻辑窗(其通常取决于氮化物俘获层厚度)。尽管SONOS装置可通过隧穿而操作用于写入和擦除两者，但隧道氧化物上的峰值场仍可能非常高(通常10MV/cm)，从而导致隧道氧化物的相关联的高场降级，从而不利地影响耐久性和可靠性。

[0031] 由于上述原因，基于氧化物的非易失性存储器单元装置(例如传统快闪、SONOS或纳米晶体存储器单元)在电压、功率、速度和特征可缩放性方面受到限制。另外，由于氧化物绝缘层上所需的高场的缘故，此类基于氧化物的装置在可靠性和耐久性方面也受到限制。

[0032] 双栅极和后侧栅极装置(由于其结构的缘故)在两个栅极堆叠(上和下栅极堆叠)之间夹有(通常较薄的)主体区域。此较薄的主体晶体管结构通过限制沟道主体厚度和可用主体电荷来防止短沟道效应。另外，已经在快速逻辑装置中利用双栅极装置，因为它们的沟道传导性改进(由于形成于沟道主体的上部和下部处的成对少数沟道载流子区域的缘故)且电容减小从而增强了开关特性。因为这些特性，双栅极/后侧栅极装置通常可被进一步缩放，同时显示比单栅极装置好的性能特性。

[0033] 本发明的后侧栅极存储器单元实施例利用带隙设计的栅极堆叠，所述带隙设计的栅极堆叠允许经由使载流子直接隧穿到保持在电荷俘获栅极堆叠中的沟道上方或下方的俘获层或从所述俘获层直接隧穿来对存储器单元进行低电压编程和擦除。本发明实施例的带隙设计的电荷俘获栅极堆叠并入有具有不对称隧道势垒的隧道绝缘体层和一层或一层以上直接隧道绝缘体层，所述直接隧道绝缘体层具有渐增的导带偏移(每一随后隧道层都比前一层具有更高的导带能量等级)和渐增的K(介电常数)值，以便在以直接隧道层上的减小的电压降落进行编程期间提供非常高的电子流密度。深电荷俘获中心与具有渐增的带偏移的不对称隧道势垒的组合提供较大的反向隧穿势垒，以促进所需的电荷保持力。在本发明的实施例中，适当地选择电荷俘获材料和嵌入的纳米晶体有助于实现所需的Vt偏移，从而实现最小的适当逻辑状态/逻辑窗间隔。另外，在本发明的实施例中，栅极堆叠层的介电常数值有助于使栅极绝缘体堆叠的EOT减到最小。这实现在2nm到6nm范围内的栅极堆叠EOT以允许低电压操作和速度。此类利用带隙设计的不对称隧道层的直接隧道编程和擦除方法在以下专利申请案中详细描述：2005年5月17日申请的题为“A NOVEL LOW POWER NON-VOLATILE MEMORY AND GATESTACK”的第11/131,006号美国专利申请案；2005年5月12日申请的题为“BAND-ENGINEERED MULTIGATED NON-VOLATILE MEMORY DEVICE WITHENHANCED ATTRIBUTES”的第11/127,618号美国专利申请案；以及2005年6月21日申请的题为“BACK-SIDE TRAPPED NON-VOLATILE MEMORY DEVICE”的第11/157,361号美国专利申请案，所述专利申请案共同被转让。

[0034] 如上文所述，在载流子的直接隧穿中，载流子在低能量条件下量子力学隧穿到俘获层中。为了克服反向直接隧穿操作(视为来自装置的电荷泄漏)的局限性，本发明实施例的栅极堆叠利用一层或一层以上材料，其为带隙设计的并具有渐增的带隙偏移和高K值以形成不对称带隙隧道绝缘体层。此不对称带隙隧道绝缘体层在一个方向上的电荷输送非常有效，但在相反输送方向上变得非常迟缓，从而呈现较大势垒。不对称带隙隧道绝缘体层允许当编程场施加在装置上时利用不对称带隙隧道绝缘体层的一个或一个以上带隙的步进式内部场而低电压直接隧穿到装置的俘获层，同时相同的步进式带隙偏移和高K 电介质呈现较大的带隙，且因此呈现对如此俘获的电荷的较大能量势垒，以防止后隧穿并维持所需的长期电荷保持力。

[0035] 由于这种直接隧穿编程和擦除的缘故，本发明的实施例提供一种非易失性存储器单元，所述非易失性存储器单元具有有着较低总EOT的电荷俘获栅极绝缘体堆叠，从而允许其以非常低的功率且以低编程电压操作。本发明实施例的低电压编程和/或擦除操作还减少装置的材料中由于通过绝缘体层的载流子的隧穿/注射而导致的损害(经注射的载流子是“冷却的”，且决不会获得足够的能量来影响晶格或材料接合)。另外，本发明的实施例通过允许存储器在阵列中使用较小的有效氧化物厚度(EOT)以及低电压布局和设计且支持所得存储器装置的电路，来实现改进的缩放。本发明实施例的带隙设计的隧穿媒介由一层或一层以上直接隧道层组成，所述直接隧道层具有渐增的导带偏移(每个随后隧道层比前一层具有更高的导带能量等级)和渐增的K(介电常数)值，以便在以直接隧道层上的减小的电压降落进行编程期间提供非常高的电子流密度，从而实现高速度、低功率编程。

[0036] 对于双栅极或后侧栅极非易失性存储器单元，电荷阻挡层和隧道层放置定位在电荷俘获栅极-绝缘体堆叠中，使得隧道绝缘体定位在邻近于沟道主体处，且位于沟道主体与浮动节点/俘获层之间，且电荷阻挡层位于栅极/衬底与俘获层之间。在此布置中，在编程和擦除期间，电荷输送主要发生在沟道与电荷俘获栅极堆叠的俘获层(浮动节点)之间。在编程操作中，步进式带隙布置有助于电子从沟道向具有所施加的低场的俘获层逐层进行直接隧穿。在隧穿到俘获层之后，经组合的不对称步进式能量势垒、较长的后隧道距离以及可选的深等级电荷陷阱用于减少到达衬底的电荷泄漏，并提供足够的电荷保持力以用于非易失性用途。对于本发明一个实施例，高K电荷阻挡层也集成在电荷俘获栅极堆叠中处于俘获层与控制栅极之间，以维持从俘获层到控制栅极的低电荷泄漏，且同时为栅极绝缘体堆叠提供低EOT。

[0037] 在本发明的另一实施例中，纳米晶体嵌入在俘获层中，所述俘获层含有较深的高密度陷阱以提供较大的俘获电荷密度，从而增强逻辑等级间隔并增加所存储的电荷，同时使库仑阻塞(coulomb blockade)和量子约束(quantum confinement)的不利影响减到最小。使用深陷阱和/或纳米晶体通过在俘获层处提供深量子阱来进一步增加电荷保持力，从而进一步增加被俘获的电荷必须克服才能从俘获层或后隧道通路逃逸的潜在势垒。

[0038] 在前侧或后侧电荷俘获双栅极非易失性存储器单元中的读取操作期间，非电荷俘获栅极堆叠或存取栅极通常是现用的，且断言一个场以在沟道主体区域中产生少数载流子的沟道，从而使存取栅极堆叠作为常规FET而操作。除沟道中的载流子上由在俘获层上俘获的电荷断言的场之外，(前侧或后侧)电荷俘获栅极堆叠在读取期间通常是非现用的。

[0039] 通过将沟道上的电压提供到电荷俘获栅极堆叠以在一个或一个以上隧道层上施加场并引起电子从沟道向下部栅极堆叠的俘获层进行直接隧穿，来实现对本发明的前侧或后侧电荷俘获双栅极非易失性存储器单元实施例的编程。

[0040] 在多位存储器单元编程中，通常经由存储在俘获层中的多个电荷质心或通过调整阈值电压电平以对所存储的数据位进行编码，来将多个数据位编码到存储器单元中。在阈值电压经调整的多位存储装置(也称为多级单元(MLC)存储装置)中，利用不同的阈值电压电平米对存储在存储器单元中的数据值进行编码，因此使存储器单元中的较大逻辑窗间隔是有利的。接着，通过感测存储器单元激活时所处的阈值电压来读取存储器单元。在电荷质心多位存储装置中，在选定的源极/漏极区域(其中前侧或后侧陷阱存储器单元以选定的源极/漏极区域充当源极且第二源极/漏极区域充当漏极的方式操作)与后侧栅极/衬底之间施加电压，从而将电子隧穿到直接邻近于选定的源极/漏极区域的俘获层。接着，通过逆转第一和第二源极/漏极区域的操作功能(选定的源极/漏极区域充当漏极，且第二源极/漏极区域充当源极)来读取存储器单元。

[0041] 还通过空穴的直接隧穿且通过电子从俘获部位进行增强的Fowler-Nordhiem隧穿来实现本发明的存储器单元实施例中的擦除。在从沟道到电荷俘获栅极堆叠的控制栅极的隧道层上施加擦除电压，从而在一个或一个以上隧道层上施加一个场，且引起空穴从沟道主体进行直接隧穿，以及电子从栅极堆叠的俘获层向沟道进行Fowler-Nordhiem隧穿，以擦除存储器单元。与相应的直接隧道写入操作相比，擦除操作相对较缓慢，这是由于不对称隧道势垒和/或空穴的较高有效质量的缘故。然而，可通过利用块擦除操作(其中并行擦除较大的位块)来弥补相对较缓慢的擦除。

[0042] 还应注意，本发明实施例的双或后侧栅极存储器单元擦除的擦除速度还可通过常规热空穴注射、增强的Fowler-Nordheim电子隧穿的组合，或通过空穴从电荷俘获层控制栅极/衬底进行增强的Fowler-Nordheim隧穿来实现或增强。应进一步注意，操作前侧和后侧陷阱双栅极非易失性存储器单元以用于读取、编程和擦除的其它方式是可能的，且将为受益于本发明的所属领域的技术人员所了解。

[0043] 还应注意，可利用控制栅极钝化层以及带设计的电荷阻挡和隧道层的适当选择来通过在擦除操作期间从控制栅极同时进行空穴注射而增强擦除速度。此类通过空穴注射进行存储器单元擦除的方法在以下专利申请案和专利中详细描述：2005年5月12日申请的题为“BAND-ENGINEERED MULTI-GATED NONVOLATILE MEMORY DEVICEWITH ENHANCED ATTRIBUTES”的第11/127,618号美国专利申请案；以及2004年8月31日颁布的题为“ASYMMETRIC BAND-GAP ENGINEERED NONVOLATILEMEMORY DEVICE”的第6,784,480号美国专利，所述专利申请案和专利共同被转让。

[0044] 通过直接隧穿由电子和空穴的输送进行的此编程和擦除允许本发明的实施例与常规的快闪存储器单元和装置相比消耗数量级较低的功率。当电子和空穴从一个直接隧道层直接隧穿到具有低势垒能量的下一通路连续层中时，写入和擦除速度显著增强。

[0045] 如上文所述，本发明实施例的隧道绝缘层区域可由具有渐增的导带偏移和/或渐增的介电K值的一层或一层以上介电材料组成，从而允许载流子通过隧道层的方向上不对称的直接隧穿效率。介电材料层可选自任何通常利用的绝缘体材料(氧化物、混合氧化物、氮化物或硅酸盐)，只要它们以渐增的带隙偏移布置，且优选是较高K介电材料，以有助于减小所得存储器单元的EOT。这些绝缘体材料的实例包含(但不限于)二氧化硅(SiO2)、二氧化钛(TiO2)、二氧化铪(HfO2)、氧化锆、氧化镨(Pr2O3)、氧化铝(Al2O3)、混合的氧化铪和铝、铪和钛的混合氧化物等，氧氮化硅(SiON)、SiN、AlN、HfN等。这些具有渐增的带隙偏移的介电材料层通常在制造处理期间利用原子层沉积(ALD)或其它适当的沉积工艺来沉积。

[0046] 举例来说，隧道层区域可以是以下各物的复合物：形成于沟道区域上的一个或一个以上SiO2(带隙9电子伏特，K＝3.9)单层，随后一个或一个以上氮化硅(SiN，带偏移1.03电子伏特，K＝7)或氧化铝(Al2O3，带偏移：4.5电子伏特，K＝10)单层，随后一个或一个以上HfO2(带偏移：1.65电子伏特，K＝24)或Pr2O3(带偏移：1.9电子伏特；带隙3.9电子伏特；K＝30)或TiO2(带偏移3.15电子伏特；K＝60)单层，以获得三层隧道层结构。
二层隧道结构可由SiO2/Pr2O3或SiO2/TiO2、SiO2/HfO2等组成。应注意，本发明实施例的其它二层、三层或三层以上不对称带隙隧道区域也是可能的，且将为受益于本发明的所属领域的技术人员所了解，且由此上述实例不应被视为具有限制性。

[0047] 还应注意，在本发明的一个实施例中，不对称带隙隧道层的连续层不仅具有渐增的带偏移，而且具有有着较高K值和增加的直接隧道厚度的材料以使隧道层复合物的有效EOT减到最小，且优化所述隧道层中的每一者上的电压降落。在本发明的实施例中，复合隧道层的物理厚度可优选地设计成约为3nm或更小，且EOT约为1.5nm或更小，以进行低电压操作。举例来说，典型的隧道层可由0.8nm的SiO2+1nm的SiN+1nm的HfO2(EOT＝1.6nm)或0.8nm的SiO2+1nm的HfO2+1.5nm的Pr2O3(EOT＝1.3nm)或0.8nm的SiO2+1nm的HfO2+2nm的TiO2(EOT＝～1.2nm)组成。

[0048] 为了改进保持力和电荷密度，已经利用了金属纳米晶体存储器装置，其含有某些金属或半导体纳米点或纳米晶体，包含(但不限于)钨、硅、锗、钴、铂、金和钯，以由于较大功函数差的缘故而在金属-绝缘体界面处提供较深的能量俘获部位。然而，此类装置需要足够的点尺寸和点间隔以确保由于量子约束效应而有效地保持所俘获的电(以防止电子在俘获层内的邻近俘获部位之间隧穿或隧穿回到硅)。另外，库仑阻塞(其中相似电荷彼此排斥)可能使电荷保持力进一步降级，因此在设计上，应避免每个纳米点存在多个电荷俘获。

[0049] 如果库仑阻塞被减到最小使得有效地针对每一可用纳米点俘获部位捕获单个电子，且纳米点尺寸和间隔经选择以减少量子约束的不利影响，那么纳米点俘获层的有效电2 2
荷俘获密度限于约1E12/cm 到2E12/cm，而与纳米点的实际密度无关。因此，常规纳米点或纳米晶体装置的有效电荷俘获密度受到限制。如果纳米晶体的有利几何尺寸和分布嵌入也含有高密度的自然发生的深陷阱的绝缘俘获层(例如SiN、AlN或SiON)中，那么此有效电荷俘获密度限制可以被克服。如果此俘获层也由高K材料形成，那么整个栅极堆叠的EOT也将减小。

[0050] 上述概念是针对本发明一个实施例中的俘获媒介而利用的。在此方法中，俘获媒介可由具有大量自然发生的陷阱部位的适当厚度的绝缘体组成，所述绝缘体例如是氧氮化硅(SiON，陷阱深度：Et＞1.2电子伏特，折射率～1.8，K＝7)或HfO2(陷阱深度：Et＝1.5电子伏特，K＝24)、氮化硅(Si3N4，陷阱深度：Et＝1.0电子伏特，折射率＝2.0，K＝7)、富含硅的氮化硅、氮化铝(陷阱深度＞1.0电子伏特)或TiO2(陷阱深度：Et＝0.9电子伏特；K＝60)。接着，俘获媒介嵌入有纳米晶体/纳米点，其包含(但不限于)钨、硅、锗、钴、铂、金或钯，其尺寸在1.5nm到4nm范围内，具有3.5nm到5nm的间隔，以进一步增加俘获部位的数目。

[0051] 如上文所述，上述实例中所利用的氧氮化硅(SiON)提供额外的电荷俘获部位。富含氮的SiON具有约38％到40％的硅原子浓度，约20％的氧原子浓度和约40％的氮原子浓度，从而形成介电常数约为7、折射率约为γ＝1.8、带隙约为5.5电子伏特到5.7电子伏2
特且电荷陷阱密度为8E12到1E13/cm，陷阱深度约为1.7电子伏特的俘获层。在上述SiON中，深能量陷阱与氧氮化硅中的Si-O-N键“缺陷”的较大浓度相关联。本发明实施例的此
2 2
类俘获层将提供在5E12/cm 到1E13/cm 的所需范围内的有效电荷密度，而没有由于库仑阻塞或量子约束而导致的对保持力的不利影响。应注意，本发明的实施例中还可利用其它电荷俘获绝缘体材料作为电荷俘获层。此类富含氮的SiON俘获层还可与富含氧的氧氮化硅，SiON(折射率约为γ＝1.55，带隙7.3电子伏特，且K＝5)隧道层组合，以在单个层中提供不对称隧道势垒。富含氧的氧氮化硅(SiON，其折射率约为γ＝1.55)具有＞＝46％的氧原子浓度，而其硅原子浓度＜＝33％。

[0052] 对于本发明的一个实施例，电荷阻挡层优选地由厚度大于6nm的大K介电材料层(例如Al2O3(K＝10)或HfSiON(K＝17)或Pr2O3(K＝30)或TiO2(K＝60))的单层或复合层组成，以提供较大电子能量势垒并防止所俘获的电荷直接隧穿到控制栅极，同时有助于使栅极堆叠的总EOT减到最小。如上文所述，已经揭示了电荷阻挡层，其通过允许穿过电荷阻挡层从控制栅极隧穿或注射空穴或电子载流子，来允许擦除存储在存储器单元的俘获层上的所俘获的电荷中的数掘。然而，应注意，可在本发明实施例的电荷阻挡层中利用多个绝缘体，包含(但不限于)来自氧化物、混合氧化物、氮化物和硅酸盐族的绝缘体。

[0053] 本发明实施例的存取栅极和后侧栅极/衬底通常在栅极上具有HfN、TiN或TaN(用于工艺联合)的较薄钝化传导下伏层。存取栅极和后侧栅极/衬底(如果是单独的材料，且不是从所述衬底处形成)通常包括多晶硅栅极或任何其它形成于栅极堆叠的电荷阻挡层上的适当的金属栅极(例如铝或钨)。

[0054] 用上述材料和规格制成的本发明实施例的栅极堆叠的总EOT通常将在EOT＝2.5nm到EOT＝6.5nm的范围内，其物理厚度(排除控制栅极电极厚度)从10nm向上变化，
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具有低至1.5V的编程电压，和低至1.0E6V/cm 的平均场。这允许本发明实施例的存储器单元和装置提供其它当前存储器装置中不可实现的电压可缩放性和低功率消耗水平。

[0055] 图1A到图1C详细说明根据本发明实施例的前侧100和后侧130、140电荷俘获设计中的双栅极或后侧栅极非易失性装置结构的块硅实施100、130和绝缘体上硅(SOI)实施真空上硅(SON)140两者的物理横截面。图1F到图1G说明本发明实施例的电荷俘获栅极绝缘体堆叠120、152的栅极绝缘体堆叠的实例。图1D到图1E详细说明根据本发明实施例的前侧陷阱双栅极存储器单元100和后侧陷阱双栅极存储器单元130、140的相应带隙图。

[0056] 在图1A中，展示块前侧陷阱双栅极NFET存储器单元100形成于衬底102上。存储器单元100具有第一和第二源极/漏极区域104、106，其与薄或厚主体沟道区域108接触。上或前侧栅极堆叠110形成于硅主体沟道区域108上，且下或后侧栅极堆叠112形成于沟道区域108下方。在后侧栅极堆叠112中，后侧控制栅极或存取栅极122从衬底102处形成为块后侧控制栅极，所述衬底可以是块硅或绝缘体上硅(SOI)衬底。后侧栅极堆叠的存取栅极区域122通过形成于后侧栅极122与沟道区域108之间的栅极绝缘体层116而与主体沟道108隔离。前侧栅极堆叠110的绝缘体堆叠120含有形成于沟道区域108上的隧道绝缘体层118、形成于隧道层118上的俘获层126、形成于隧道层118上的电荷阻挡层124以及形成于电荷阻挡层124上的控制栅极114。隧道绝缘体层118包含一个或一个以上材料层，其经分层以提供具有沟道108和俘获层126的不对称步进式带隙构型。俘获层126还可视情况具备深陷阱和嵌入的金属纳米晶体。前侧栅极堆叠110和后侧栅极堆叠112还可含有分别形成于控制栅极114与电荷阻挡层124之间或后侧控制栅极122与绝缘体层116之间的可选钝化层。

[0057] 在图1B中，展示块后侧陷阱双栅极NFET存储器单元130形成于衬底102上。存储器单元130具有第一和第二源极/漏极区域104、106，其与薄或厚主体沟道区域108接触。上或前侧栅极堆叠110形成于主体沟道区域108上，含有通过栅极绝缘体层116而与主体沟道108隔离的存取栅极114。下或后侧栅极堆叠112形成于沟道区域108下方。在后侧栅极堆叠112中，后侧控制栅极122从衬底102处形成为块后侧栅极，所述衬底可以是块硅或绝缘体上硅(SOI)衬底。下栅极堆叠112的绝缘体堆叠120含有形成于衬底102上作为块后侧控制栅极122的电荷阻挡层124、形成于电荷阻挡层124上的俘获层/浮动栅极126以及形成于俘获层124上直接处于沟道区域108下方的隧道绝缘体层118。隧道绝缘体层118包括一个或一个以上材料层，其经分层以提供具有沟道108和俘获层126的不对称步进式带隙构型。俘获层126还可视情况具备深陷阱和嵌入的金属纳米晶体。前侧栅极堆叠110和后侧栅极堆叠112还可含有分别形成于存取栅极114与绝缘体层116之间或后侧控制栅极/衬底122与电荷阻挡层124之间的可选钝化层。

[0058] 多层单晶半导体膜可沉积在块硅衬底上，以及SOI衬底上。举例来说，适当厚度的锗层可沉积在硅衬底上，随后是另一层外延生长的硅。通过下伏锗膜的光刻图案化与选择性蚀刻的组合，可在上硅膜下面形成选择性定位的空隙。此技术由M Jurezak等人丌发(VLSI技术文摘，第29页，1999)，且被称为真空上硅或SON。最近，R.Ranica等人通过将ONO层沉积在SON上而建立和表征PMOS后侧俘获的SONOS存储器(R.Ranica等人，IEEE硅纳米电子设备研讨会会议录，第99页，2004)。本发明在块硅和SOI中应用类似的技术来形成新颖的真空上硅(SON)双栅极非易失性存储器单元。

[0059] 对于本发明的另一实施例，双栅极前侧或后侧陷阱非易失性存储器单元包括形成于SOI衬底的埋入氧化物(buried oxide，BOX)区域上的第一和第二源极/漏极区域。与完全耗尽SOI-NFET装置类似，非俘获栅极堆叠的控制栅极和下伏无陷阱绝缘体形成于邻近于薄主体p型硅处。在薄浮动主体沟道的相对侧上，形成ONO替代的电荷俘获栅极-绝缘体堆叠和控制栅极。后侧栅极可由重掺杂的N+或P+多晶硅或金属组成。电荷俘获ONO替代层由形成于邻近于电荷俘获栅极堆叠的控制栅极处的电荷阻挡层、形成于邻近于电荷阻挡层处的俘获层以及形成于邻近于俘获层处并与薄浮动主体沟道区域介接的隧道绝缘体的一个或一个以上子层组成。以如由R.Ranica等人的参考所概述的真空上硅(SON)实施类似的方式形成后侧栅极和后侧栅极绝缘体堆叠。隧道绝缘体层可由具有渐增的导带偏移的一个或一个以上介电材料层组成。所述薄主体实施(如上文所述)提供对短沟道效应的抗扰性且有助于进一步减小特征尺寸。

[0060] 在图1C中，展示利用真空上硅(SON)设计在衬底142和盒170上形成绝缘体上硅(SOI)真空上硅(SON)后侧栅极NFET存储器单元140。真空上硅(SON)设计在装置172的浮动主体(P-硅/锗)的一部分内形成空隙164，以减少所得电路元件上的衬底寄生效应的影响。存储器单元140具有第一和第二源极/漏极区域144、146，其与浮动主体沟道区域148(其为172的一部分)接触。上栅极堆叠150形成于沟道区域148上，含有通过绝缘体层156而与沟道隔离的存取栅极154。上栅极堆叠150还可含有形成于存取栅极154与绝缘体层156之间的可选钝化层(未图示)。下栅极绝缘体堆叠152形成于沟道浮动主体区域148下方。下栅极绝缘体堆叠152含有形成于后侧栅极166上的电荷阻挡层162、形成于电荷阻挡层162上的俘获层/浮动栅极160。一层或一层以上不对称带隙隧道绝缘体158形成于俘获层160上，直接处于沟道区域148下方。隧道绝缘体层158包含一个或一个以上材料层，其经分层以提供不对称步进式带隙构型。俘获层160还可视情况具备深陷阱和嵌入的金属纳米晶体。应注意，利用经设计以减少所得电路元件上的衬底寄生效应的影响的其它形式的设计和集成电路处理(包含(但不限于)绝缘体上硅(SOI)和蓝宝石上硅(SOS))的本发明的实施例是已知的，且将为受益于本发明的所属领域的技术人员所了解。还应注意，图1C的真空上硅(SON)双栅极非易失性存储器单元的前侧陷阱型式也是可能的，且将为受益于本发明的所属领域的技术人员所了解。

[0061] 图1D详细说明根据本发明实施例的图1B和图1C的后侧陷阱存储器单元130、140的带隙图170。在图1D中，存取栅极114、154通过存取栅极绝缘体层116、156而与主体/沟道108、148分离。俘获层126、160通过一层或一层以上不对称带隙隧道层118、158而与沟道108、148分离，且通过电荷阻挡层124、162而与后侧栅极166/衬底102分离。

[0062] 图1E详细说明根据本发明实施例的图1A的前侧陷阱存储器单元100的带隙图180。在图1E中，后侧栅极/衬底102通过后侧栅极绝缘体层116而与主体/沟道108分离。俘获层126通过一层或一层以上不对称带隙隧道层118而与沟道108分离，且通过电荷阻挡层124而与字线/存取栅极114分离。

[0063] 图1F说明本发明实施例的电荷俘获栅极-绝缘体堆叠120、168的ONO替代的栅极-绝缘体堆叠的实例。单个富含氧的氧氮化硅118、158(＞46原子百分比的氧，20原子百分比的氮，折射率γ＝1.55，K＝5)替代具有2.8电子伏特(与SiO2的3.2电子伏特相比)的势垒高度的隧道氧化物，从而增强编程期间的直接隧道电子流量。俘获电介质126、160是一层富含氮的氧氮化硅(约40原子百分比的氮，26原子百分比的氧，折射率约为γ
2
＝1.8，K＝7)，其提供较高密度(约1E13/cm)较深陷阱(与约为1电子伏特的氮陷阱深度相比，陷阱深度约为1.7电子伏特)。电荷阻挡层由氧化铝(Al3O5)124、162替代，其具有比得上SiO2的对电子和空穴的势垒，且同时与SiO2(K～＝4)相比具有约为10的K值，从而减小所得栅极-绝缘体堆叠的总EOT。隧道富含氧的氮氧化物(γ＝1.55)具有类似于SiO2的非常低的陷阱密度的特征，但与SiO2相比具有显著更低的泄漏，从而与等效ONO栅极-绝缘体堆叠相比提供改进的保持力，上述堆叠将使EOT减小三分之二(2/3倍)，且因此减小写入/擦除电压电平，同时改进速度、保持力和耐久性。

[0064] 图1G说明本发明实施例的电荷俘获栅极-绝缘体堆叠120、168的相对较复杂的实例的细节，所述实例含有较复杂的隧道介电媒介118、158、较复杂的俘获媒介126、160以及高K电荷阻挡媒介124、162。隧道媒介118、158由具有渐增的导带偏移和高K值的两层或两层以上电介质组成，从而允许直接隧道“势垒变薄”(当在隧道绝缘体层上强加场时，有效隧道距离较短)，从而促进处于减小的场下的层上的电子输送显著增强。俘获媒介126、160由具有高陷阱密度的固有深陷阱的高K介电层组成，由由于嵌入的高功函数纳米点而导致的增强的俘获辅助。高K电荷阻挡层124、162是氧化铝(Al3O5)124、162，其具有比得上SiO2的对电子和空穴的势垒，且同时与SiO2(K～＝4)相比具有约为10的K值，从而减小所得栅极-绝缘体堆叠的总EOT。与ONO栅极堆叠相比，等效栅极-绝缘体堆叠的EOT可减少30％或更多，且相应地降低编程电压电平。

[0065] 针对电荷俘获栅极-绝缘体堆叠120、168可能考虑许多ONO替代选择，以实现(a)绝缘体堆叠的较低EOT，从而实现电压缩放；(b)电子和空穴的带设计的不对称直接隧穿，以实现到达俘获部位的低电压、低能量高速度载流子输送，并减少载流子的后隧穿；(c)高密度深能量俘获材料，以实现保持力和逻辑窗；以及(d)高K、大带隙电荷阻挡绝缘体，其对电子和空穴具有高势垒能量，以防止后注射和电荷损失。对于(a)、(c)和(d)，需要高K绝缘体以减小入射场，从而改进堆叠可靠性。对于所需方向上的高速载流子输送(项(b))，需要增强直接隧道或Fowler-Nordhiem隧穿。通过减小隧穿距离(“势垒变薄”)且通过减少势垒能量(后者增强Fowler-Nordhiem隧穿)来增强直接隧穿。本文在本发明的各个实施例中详细说明其特定实例。

[0066] 具体地说，在一个实施例中，隧道绝缘体层118、158含有三个材料层，第一层是O.5nm的SiO2(K＝4)，其具有邻近于沟道区域108、148的约为9电子伏特的带隙，所述沟道区域108148具有1.1电子伏特的带隙。第二层是1nm的SiN(带偏移为1.03电子伏特，K＝7)或Al2O3(带隙：8.8电子伏特，K＝10)，所述第二层形成于邻近于第一SiO2层处。且第三层是1nm的HfO2(带隙：4.5电子伏特，K＝24)，所述第三层形成于邻近于第二层处。

[0067] 俘获层120、160由具有3.5nm到4.0nm的嵌入钴纳米点的5nm到7nm的TiO2层(带隙约为3.15电子伏特，K＝60)形成，所得EOT接近0.3nm。或者，所述俘获层可能是含有深陷阱(Et＞1.0电子伏特)的具有适当厚度的单层氮化铝(AlN，K＝15)或富含氮的SiON(折射率约为γ＝1.8且K＝7)。电荷阻挡层122、162由10nm的Al2O3(带隙：8.8电子伏特，K＝10)、HfSiON(带隙：6.9电子伏特，K＝17)、Pr2O3(带隙：3.9电子伏特，K＝30)、TiO2(带隙：3.15电子伏特，K＝60)组成，其中EOT低至0.67nm。前侧栅极114、154和后侧栅极166(在具有单独的后侧栅极的实施例中)通常由多晶硅、钨、铱或铝形成，且可包含初始钝化层，例如HfN、TaN、TiN或IrO2薄层。

[0068] 在另一实施例中，隧道绝缘体层118、158也含有三个材料层，第一层是0.5nm的SiO2(K＝4)，其具有形成在邻近于沟道区域108处的约为9电子伏特的带隙，所述沟道区域108具有1.1电子伏特的带隙。第二层是1nm的SiN(带偏移为1.03电子伏特，K＝7)或富含氧的氧氮化硅SiON(折射率约为γ＝1.55，带隙为7.3电子伏特，且K＝5)或Al2O3(带隙：8.8电子伏特，K＝10)，所述第二层形成于邻近于第一SiO2层处。且第三层是1.5nm的HfO2(带隙：4.5电子伏特，K＝24)，所述第三层形成于邻近于第二层处。这三层的有效氧化物厚度(EOT)可能低至1.32nm。富含氧的氧氮化硅(SiON，其折射率约为γ＝1.55)具有＞＝46％的氧原子浓度，而其硅原子浓度＜＝33％。相应的富含氮的氧氮化硅(SiON，其折射率约为γ＝1.8)具有＜＝25％的氧原子浓度，而氮原子浓度约为40％。

[0069] 俘获层120、160由具有3.5nm到4.0nm的嵌入钴纳米点的6nm的HfO2层形成，所得EOT为0.3nm。电荷阻挡层122、162由具有0.67nm的EOT的10nm的TiO2(K＝60)形成。且前侧栅极电极114、154和/或后侧栅极电极166由10nm的TiN形成，作为钝化层和掺杂多晶硅。

[0070] 应注意，如上文所详细说明，可在本发明实施例的隧道层中利用多个绝缘体，包含(但不限于)来自氧化物、混合氧化物、氮化物和硅酸盐族的绝缘体。

[0071] 如先前所陈述，两种常见类型的EEPROM和快闪存储器阵列结构是“与非”和“或非”结构，如此命名是由于每个基本存储器单元配置与相应的逻辑栅极设计的相似性。在“或非”阵列结构中，存储器阵列的浮动栅极存储器单元布置成与RAM或ROM类似的矩阵。所述阵列矩阵的每个浮动栅极存储器单元的栅极以行耦合到字选择线(字线)，且其漏极耦合到列位线。每个浮动栅极存储器单元的源极通常耦合到共用源极线。“或非”结构浮动栅极存储器阵列由行解码器存取，所述行解码器通过选择耦合到浮动栅极存储器单元的栅极的字线来激活一行浮动栅极存储器单元。所述行选定的存储器单元接着视其编程状态而定通过使不同的电流从所耦合的源极线流动到所耦合的列位线而将其所存储的数据值放置在列位线上。选择并感测位线的列页面，且从从所述列页面感测的数据字中选择个别数据字，并从存储器传送所述个别数据字。

[0072] EEPROM或快闪“与非”阵列结构还将其浮动栅极存储器单元阵列布置成矩阵，使得所述阵列的每个浮动栅极存储器单元的栅极以行耦合到字线。然而每个存储器单元不是直接耦合到源极线和列位线的。而是，所述阵列的存储器单元一起布置成串，通常每个串具有8个、16个、32个或32个以上存储器单元，其中所述串中的存储器单元源极到漏极地一起串联耦合在共用源极线与列位线之间。这允许“与非”阵列结构比可比较的“或非”阵列具有更高的存储器单元密度，但代价是通常更慢的存取速率和编程复杂性。

[0073] 由行解码器通过选择耦合到浮动栅极存储器单元的栅极的字选择线来激活一行浮动栅极存储器单元，来存取“与非”结构浮动栅极存储器阵列。另外，耦合到每个串的未选定存储器单元的栅极的字线也被驱动。然而，每个串的未选定的存储器单元通常由较高的栅极电压驱动，以便将其作为传输晶体管而操作，且允许其以不受其存储的数据值限制的方式传输电流。接着，电流从源极线通过串联耦合串的每个浮动栅极存储器单元流动到列位线，其仅受每个串的被选择为要读取的存储器单元限制。这将所述行选定存储器单元的电流编码的所存储数据值放置在列位线上。选择并感测位线的列页面，且接着从从列页面感测的数掘字中选择个别数据字，并从存储器装置传送所述个别数据字。

[0074] 图2A展示利用本发明实施例的前侧陷阱双栅极存储器单元202的本发明实施例的EEPROM或快闪存储器装置的简化“与非”结构浮动节点或俘获层存储器阵列200的示意图。应注意，图2A的“与非”结构存储器阵列200是用于说明性目的的，且不应被视为具有限制性，且利用本发明实施例的后侧陷阱双栅极存储器单元的“与非”结构存储器阵列也是可能的，且将为受益于本发明的所属领域的技术人员所了解。

[0075] 在图2A中，一系列“与非”存储器串220布置成阵列200，并耦合到位线212和源极线214。如图2B中详细说明，在每个“与非”存储器串220中，本发明实施例的一系列前侧陷阱双栅极存储器单元202源极到漏极地耦合在一起，以形成“与非”串220(通常具有8个、16个、32个或32个以上单元)。如上文所述，每个双栅极存储器单元FET 202具有形成于沟道区域上的上或前侧栅极-绝缘体堆叠，和形成于沟道区域下方的下或后侧栅极-绝缘体堆叠。前侧栅极-绝缘体堆叠由复合的在薄主体沟道区域上的不对称带隙隧道绝缘体层、形成于所述隧道绝缘体层上的浮动节点/俘获层、形成于所述俘获层上的电荷阻挡绝缘体层以及形成于电荷阻挡层上的控制栅极制成。后侧栅极-绝缘体堆叠由形成于衬底上处于薄主体沟道区域下方的绝缘体层制成，其取代后侧栅极的位置和功能。为了进一步启用此操作模式，在本发明的一个实施例中，存储器的每个“与非”结构存储器串220形成于隔离沟槽中，从而允许每个隔离沟槽的衬底个别地偏置以用于编程和擦除。应注意，在本发明的另一实施例中，可在电荷阻挡绝缘体下方形成个别后侧栅极，并将其耦合到后侧栅极控制线。字线206越过“与非”串220而耦合，从而耦合邻近存储器单元202的控制栅极，允许每个存储器串220中的单个存储器单元202被选择。在每个“与非”存储器串220中，在每个栅极绝缘体堆叠之间形成N+掺杂区域，以形成邻近存储器单元202的源极和漏极区域，其另外作为连接器而操作以将“与非”串220的单元耦合在一起。在本发明的一个实施例中，省略N+掺杂区域，且在“与非”存储器串220下方形成单个沟道区域，从而耦合个别存储器单元202。每个“与非”存储器串220耦合到选择栅极204，选择栅极204形成于每个“与非”浮动节点串220的任一端，且选择性地将每个“与非”浮动节点串220的相对端耦合到位线
212和源极线214。选择栅极204每一者耦合到栅极选择线，选择栅极漏极{SG(D)}210和选择栅极源极{SG(S)}208，选择栅极漏极{SG(D)}210和选择栅极源极{SG(S)}208分别控制通过选择栅极204将“与非”串耦合到位线212和源极线214。在图2A和图2B中，展示后侧栅极/衬底连接222耦合到每个“与非”串220的后侧栅极，从而允许每个“与非”串
320的存储器单元202被存取、编程和擦除。应注意，如上文所述，代替利用衬底连接222，可形成个别后侧栅极控制线，且利用所述个别后侧栅极控制线将编程和擦除电压施加到所形成的后侧栅极。

[0076] 图2C详细说明本发明实施例的后侧陷阱“与非”存储器串220。在图2C中，本发明实施例的一系列后侧陷阱双栅极存储器单元202源极到漏极地耦合在一起，以形成“与非”串220。每个双栅极存储器单元FET 202具有形成于沟道区域上的上或前侧栅极-绝缘体堆叠，和形成于沟道区域下方的下或后侧栅极-绝缘体堆叠。如上文所述，后侧栅极-绝缘体堆叠由具有形成于沟道区域下面的一个或一个以上层的不对称带隙隧道绝缘体层、形成于所述隧道绝缘体下方的浮动节点/俘获层、形成于衬底上处于俘获层下方的电荷阻挡绝缘体层制成，其取代后侧栅极的位置和功能。在一个实施例中，存储器的每个“与非”结构存储器串220形成于隔离沟槽中，从而允许每个隔离沟槽的衬底个别地偏置以用于编程和擦除。应注意，在本发明的另一实施例中，可在电荷阻挡绝缘体下方形成个别后侧栅极，并将其耦合到后侧栅极控制线。前侧栅极-绝缘体堆叠由形成于沟道区域上的绝缘体层和形成于所述绝缘体上的存取栅极206(通常与字线206(也称为控制栅极线)形成为一体式)制成。在图2C中，展示衬底连接222耦合到每个“与非”串220的后侧栅极，从而允许每个“与非”串220的存储器单元被编程和擦除。应注意，如上文所述，代替利用衬底连接222，可形成个别后侧栅极控制线，并利用所述后侧栅极控制线将存取、编程和擦除电压施加到所形成的后侧栅极。

[0077] 在本发明的一个实施例中，为了写入特定单元，通常将耦合到选定“与非”存储器单元串的位线保持在低电压，且源极连接到接地电位。经由激活待编程的选定“与非”存储器单元串的选择栅极来选择所述待编程的选定“与非”存储器单元串。将非电荷俘获栅极堆叠的衬底/控制栅极(后侧陷阱双栅极非易失性存储器单元“与非”串中的前侧栅极，或前侧陷阱双栅极非易失性存储器单元“与非”串中的后侧栅极)升高到适当的电位，以使薄主体沟道区域在其栅极氧化物界面处反转，从而形成传导沟道。将待写入的单元的电荷俘获栅极堆叠的控制栅极升高到编程电压，同时使所有其它电荷俘获栅极堆叠控制栅极保持为接地或适当的电压电平以避免干扰。电子从薄主体沟道区域注射到电荷俘获层，从而升高选定存储器单元的阈值电压。应注意，在具有从衬底处形成的后侧控制栅极的后侧陷阱双栅极非易失性存储器单元或越过“与非”存储器单元串的所有存储器单元而耦合的后侧控制栅极中，选定存储器单元的非电荷俘获(前侧)控制栅极可升高到编程电压，并用于在(后侧)电荷俘获栅极堆叠上应用差异编程(differentialprogramming)。

[0078] 可通过仅仅升高施加到非电荷俘获栅极(后侧陷阱双栅极非易失性存储器单元“与非”串中的前侧栅极，或前侧陷阱双栅极非易失性存储器单元“与非”串中的后侧栅极)的相对电压电位，或结合升高电荷俘获栅极堆叠的控制栅极上的电压电位，来读取选定双栅极非易失性存储器单元。每个串的未选定存储器单元的电荷俘获栅极堆叠和/或非电荷俘获栅极堆叠的控制栅极通常也被驱动，但被驱动到较高的栅极电压，以便将其作为传输晶体管而操作，并允许其以不受其所存储的数据值限制的方式来传输电流。接着，电流从源极线通过串联耦合的串的每个双栅极非易失性存储器单元流动到列位线，其仅受每个串的被选择为要读取的存储器单元限制。

[0079] 为了擦除，将串中的电荷俘获栅极堆叠的所有控制栅极(后侧陷阱双栅极非易失性存储器单元“与非”串中的后侧栅极，或前侧陷阱双栅极非易失性存储器单元“与非”串中的前侧栅极)连接到接地或低电压，且沟道主体升高到擦除电压，从而使空穴隧穿到俘获层，且擦除“与非”存储器单元串的存储器单元。

[0080] 应注意，读取、写入和擦除本发明的“与非”存储器单元串实施例中的前侧和后侧陷阱双栅极非易失性存储器单元的其它方法是可能的，且将为受益于本发明的所属领域的技术人员所了解。

[0081] 图3A和图3B详细说明现有技术的“与非”浮动栅极存储器阵列的简化俯视图和侧视图。图3A详细说明具有一系列“与非”存储器串320的“与非”结构存储器阵列300的俯视图，且图3B中展示详细说明“与非”存储器串320的“与非”阵列300的侧视图。在图3A和图3B中，一系列浮动栅极存储器单元302一起耦合成串联“与非”串320(通常具有8个、16个、32个或32个以上单元)。每个存储器单元302具有栅极-绝缘体堆叠，其由在衬底
322上的隧道绝缘体、形成于所述隧道绝缘体上的浮动栅极、形成于所述浮动栅极上的栅极间绝缘体以及形成于所述栅极间绝缘体上的控制栅极306(通常形成于控制栅极线(也称为字线)中)制成。N+掺杂区域形成于每个栅极绝缘体堆叠之间，以形成邻近浮动栅极存储器单元的源极/漏极区域，其另外作为连接器而操作以将“与非”串320的单元耦合在一起。耦合到栅极选择线308、310的选择栅极304形成于“与非”串320的任一端处，且选择性地将“与非”串320的相对端耦合到位线312和源极线314。

[0082] 图4A和图4B详细说明本发明一个实施例的“与非”阵列的简化俯视图和侧视图。图4A洋细说明本发明实施例的具有一系列“与非”存储器串420的“与非”结构存储器阵列400的俯视图。图4B详细说明“与非”阵列400的侧视横截面图，其详细说明“与非”存储器串420。在图4A和图4B中，一系列前侧陷阱双栅极非易失性存储器单元402一起耦合成串联“与非”串420(通常具有8个、16个、32个或32个以上单元)。如上文所述，每个双栅极存储器单元FET 402具有形成于沟道区域430上的上或前侧栅极-绝缘体堆叠438，和形成于沟道区域430下方的下或后侧栅极-绝缘体堆叠。前侧栅极-绝缘体堆叠438由复合的在薄主体沟道区域430上的不对称带隙隧道绝缘体层、形成于所述隧道绝缘体层上的浮动节点/俘获层、形成于所述俘获层上的电荷阻挡绝缘体层以及形成于所述电荷阻挡层上的控制栅极制成。后侧栅极-绝缘体堆叠由形成于衬底422上处于薄主体沟道区域430下方的绝缘体层432制成，其取代后侧栅极436的位置和功能。在本发明的一个实施例中，存储器的每个“与非”结构存储器串420形成于隔离沟槽中，从而允许每个隔离沟槽的衬底422个别地偏置以用于编程和擦除。在前侧栅极-绝缘体堆叠438上形成字线控制栅极
406。薄主体沟道区域430操作以将“与非”存储器串420的邻近存储器单元402耦合在一起。在一个实施例中，在薄主体沟道区域430中每个存储器单元402之间形成可选N+掺杂区域434，以在邻近单元之间形成低电阻串行传导路径。耦合到栅极选择线408、410的选择栅极404形成于“与非”串420的任一端处，且选择性地将“与非”串420的相对端耦合到位线412和源极线414。应注意，薄主体沟道区域430与选择栅极404的源极和漏极区域
440接触，以便容易在薄主体沟道区域438中形成载流子沟道。还应注意，在本发明的另一实施例中，可在后侧栅极绝缘体432下方形成个别后侧栅极436，并将其耦合到后侧栅极控制线。应进一步注意，图4A和图4B的“与非”结构存储器阵列400是用于说明性目的，且利用本发明实施例的后侧陷阱双栅极存储器单元的“与非”结构存储器阵列400也是可能的，且将为受益于本发明的所属领域的技术人员所了解。还应注意，已经揭示了允许在存储器阵列中形成子特征细节从而允计减少图4A和图4B的“与非”存储器阵列400的特征字线406、存储器单元402和分开的N+扩散434的方法。此类形成对称子特征元件的方法在
1988年10月11日颁布的题为“FORMATION OF VARIABLE WIDTH SIDEWALLSTRUCTURES”的第4,776,922号美国专利中详细说明。

[0083] 还应注意，可在“与非”结构存储器单元串420之间使用通常由氧化物绝缘体形成的隔离区域，以使每个串420与其相邻串隔离。这些隔离区域可延伸到衬底422中，以允许形成P阱，其中每个P阱含有单个“与非”结构存储器单元串420，其可与阵列400的其它串或行隔离而偏置。还应注意，控制栅极/字地址线406和选择线408、410可越过这些隔离区域，使得每个控制栅极/字地址线406和选择线408、410越过“与非”结构存储器单元串420的多个行而分别控制存储器单元402和选择栅极404的操作。

[0084] 图5A到图5C详细说明本发明另一实施例的前侧和后侧陷阱“与非”阵列的简化俯视图和横截面侧视图。图5A详细说明本发明实施例的具有一系列“与非”存储器串520的“与非”结构存储器阵列500的俯视图。图5B详细说明“与非”阵列500的横截面侧视图，其详细说明具有一系列耦合的后侧陷阱双栅极非易失性存储器单元502的“与非”存储器串520。图5C详细说明具有前侧陷阱双栅极非易失性存储器单元502“与非”存储器串520的“与非”阵列500的横截面侧视图。

[0085] 在图5B中，一系列后侧陷阱双栅极非易失性存储器单元502一起耦合成串联“与非”串520(通常具有8个、16个、32个或32个以上单元)。如上文所述，每个双栅极存储器单元FET 502具有形成于沟道区域530上的上或前侧栅极-绝缘体堆叠，和形成于沟道区域530下方的下或后侧栅极-绝缘体堆叠538。后侧栅极-绝缘体堆叠538由复合的形成于薄主体沟道区域530下面的不对称带隙隧道绝缘体层、形成于所述隧道绝缘体层下方的浮动节点/俘获层、形成于衬底522上处于俘获层下方的电荷阻挡绝缘体层制成，其作为后侧栅极536而操作。前侧栅极-绝缘体堆叠由形成于薄主体沟道区域530上的绝缘体层532制成。字线控制栅极506形成于前侧栅极绝缘体层532上。在图5A到图5C中，以交替“T”图案形成字线506，其中每隔一个字线506形成为“T”形状，其与邻近字线506重叠以实现紧密的阵列间距和“T”形字线506的总电阻的减小。薄主体沟道区域530操作以将“与非”存储器串520的邻近存储器单元502耦合在一起。耦合到栅极选择线508、510的垂直选择栅极504形成于“与非”串520的任一端处的沟槽中，且选择性地将“与非”串520的相对端耦合到位线512和源极线514。垂直选择栅极504具有栅极-绝缘体堆叠，其由形成于沟槽的侧壁上的绝缘体与形成于所述绝缘体上的控制栅极制成。应注意，每个垂直选择栅极504的沟道长度由沟槽的深度决定而不是由最小特征尺寸决定，从而允许其经设计以使得其可避免短沟道长度问题。通过对沟槽上的栅极绝缘体堆叠的材料中的每一者进行连续分层和各向异性蚀刻，来形成选择栅极504的栅极-绝缘体堆叠。应注意，薄主体沟道区域530与选择栅极504的源极和漏极区域540接触，以便容易在薄主体沟道区域530中形成载流子沟道。这些源极/漏极区域540在选择栅极沟槽的底部中形成，并接触后侧栅极-绝缘体堆叠538和沟道主体530。源极线514和位线512接触耦合到选择栅极沟槽的底部中的选择栅极504源极/漏极区域540，从而允许进一步减小阵列尺寸。应注意，在本发明的另一实施例中，可在后侧栅极-绝缘体堆叠538下方形成个别后侧栅极536，并将其耦合到后侧栅极控制线。

[0086] 在图5C中，一系列前侧陷阱双栅极非易失性存储器单元502一起耦合成串联“与非”串520(通常具有8个、16个、32个或32个以上单元)。如上文所述，每个双栅极存储器单元FET 502具有形成于沟道区域530上的上或前侧栅极-绝缘体堆叠538，和形成于沟道区域530下方的下或后侧栅极-绝缘体堆叠。前侧栅极-绝缘体堆叠538由复合的在薄主体沟道区域530上的不对称带隙隧道绝缘体层、形成于所述隧道绝缘体层上的浮动节点/俘获层、形成于所述俘获层上的电荷阻挡绝缘体层以及形成于所述电荷阻挡层上的控制栅极制成。后侧栅极-绝缘体堆叠由形成于衬底522上处于薄主体沟道区域530下方的绝缘体层532制成，其取代后侧栅极536的位置和功能。在本发明的一个实施例中，存储器的每个“与非”结构存储器串520形成于隔离沟槽中，从而允许每个隔离沟槽的衬底522个别地偏置以用于编程和擦除。在前侧栅极-绝缘体堆叠538上形成交替“T”字线控制栅极506。薄主体沟道区域530操作以将“与非”存储器串520的邻近存储器单元502耦合在一起。耦合到栅极选择线508、510的垂直选择栅极504形成于“与非”串520的任一端处的沟槽中，且选择性地将“与非”串520的相对端耦合到位线512和源极线514。应注意，薄主体沟道区域530与选择栅极504的源极和漏极区域540接触，以便容易在薄主体沟道区域
538中形成载流子沟道。还应注意，在本发明的另一实施例中，可在后侧栅极绝缘体532下方形成个别后侧栅极536，并将其耦合到后侧栅极控制线。

[0087] 如可从图4A到图4B以及图5A到图5C看到，在“与非”结构存储器串420和520中，每个平面存储器单元晶体管402、502将占用2F平方的面积。其中“F”是特定工艺技术中的最小可分辨光刻尺寸。两个垂直形成的选择晶体管和位线或源极线接触占用单个平面选择晶体管将占用的面积(当从上方观看时，为4F平方的面积，每个晶体管具有2F平方的面积)。由于每个存储器单元晶体管可存储至多达两个数据位，所以数据存储密度接近每2F平方单位面积一个位。因此，(例如)如果F＝0.1微米，那么存储密度可能至多达每平方厘米5.0x千兆位。

[0088] 图6展示并入有耦合到主机602的本发明的非易失性“与非”结构前侧或后侧陷阱存储器装置600的系统628的简化图，所述主机602通常是处理装置或存储器控制器。所述非易失性存储器装置600具有接口630，其含有地址接口604、控制接口606以及数据接口608，所述三者的每一者耦合到处理装置602以允许存储器读取和写入存取。应注意，存在可与本发明实施例一起利用的其它存储器接口630，例如组合的地址/数据总线，且将为受益于本发明的所属领域的技术人员所了解。在本发明的一个实施例中，接口630是同步存储器接口，例如SDRAM或DDR-SDRAM接口。在非易失性存储器装置内部，内部存储器控制器610指导内部操作；管理非易失性存储器阵列612并更新RAM控制寄存器和非易失性擦除块管理寄存器614。在非易失性存储器装置600的操作期间，RAM控制寄存器和表614由内部存储器控制器610利用。非易失性存储器阵列612含有存储器库或片段616的序列。每个库616逻辑上被组织成一系列擦除块(未图示)。存储器存取地址被接收在非易失性存储器装置600的地址接口604上，且被分成行和列地址部分。在本发明的一个实施例中，非易失性存储器600由主机602利用作为通用或理想存储器，从而代替系统628中的RAM和ROM两者。

[0089] 在读取存取时，行地址由行解码电路620锁存并解码，所述行解码电路620选择并激活选定存储器厍上的一行/页面(未图示)的存储器单元。将在选定行的存储器单元的输出中编码的位值耦合到本地位线(未图示)和全局位线(未图示)，且所述位值由与所述存储器库相关联的读出放大器622检测。存取的列地址由列解码电路624锁存并解码。列解码电路624的输出从耦合到个别读取读出放大器622的输出的内部数据总线(未图示)选择所需的列数据，并将其耦合到I/O 缓冲器626，以便通过数据接口608从存储器装置600转移。

[0090] 在写入存取时，行解码电路620选择行页面，且列解码电路624选择写入读出放大器622。待写入的数据值从I/O缓冲器626经由内部数据总线耦合到由列解码电路624选择的写入读出放大器622，并写入到存储器阵列612的选定非易失性存储器单元(未图示)。接着，行和列解码电路620、624以及读出放大器622重新选择被写入的单元，使得它们可被读取以校验正确的值已经被编程到选定存储器单元中。

[0091] 应注意，根据本发明实施例的其它存储器单元、存储器串、阵列和存储器装置是可能的，且应为受益于本发明的所属领域的技术人员所了解。

[0092] 总结

[0093] 已经描述了非易失性存储器装置和阵列，其利用双栅极(或后侧栅极)非易失性存储器单元，所述双栅极非易失性存储器单元具有放置在“与非”存储器阵列结构中的前侧或后侧电荷俘获栅极堆叠配置中的沟道区域上方或下方的带设计的栅极堆叠。具有本发明实施例的浮动节点存储器单元的不对称或直接隧道势垒的带隙设计的栅极堆叠允许用电子和空穴进行低电压隧穿编程和有效擦除，同时维持高电荷阻挡势垒和深载流子俘获部位，以获得良好的电荷保持力。直接隧穿编程和有效擦除能力减少了来自高能量载流子的对栅极堆叠和晶格的损害，从而减少了写入疲劳和泄漏问题，并增强了装置使用寿命，同时实现可利用渐进光刻和特征尺寸缩放的存储器单元。在一个实施例中，存储器单元结构允许通过利用减少的特征字线和一体式垂直选择栅极来改进高密度存储器装置或阵列。本发明的存储器单元实施例还允许单个存储器单元中有多个位存储等级，且通过从前侧或后侧控制栅极进行空穴注射来进行擦除。

[0094] 尽管本文已经说明并描述了特定实施例，但所属领域的一般技术人员将了解，预计实现相同目的的任何布置均可替代所示的特定实施例。本申请案希望涵盖本发明的任何修改或变化。因此，显然希望本发明仅受权利要求书及其等效物限制。

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高密度“与非”非易失性存储器装置

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