用于配置现场可编程门阵列的可编程互连单元
专利汇可以提供用于配置现场可编程门阵列的可编程互连单元专利检索，专利查询，专利分析的服务。并且本 发明 包括一种可编程互连单元 开关 电路 结构(10)，所述结构具有：一控制栅极电位 节点 ；一第一浮动栅极闪存晶体管(20)，其具有一漏极、一源极、一浮动栅极及一连接至所述控制栅极电位节点的控制栅极；及一第二浮动栅极闪存晶体管(30)，其具有一连接至一第一编程节点的漏极、一连接至一第二编程节点的漏极、一连接至所述第一浮动栅极闪存晶体管(20)的所述浮动栅极的浮动栅极及一连接至所述控制栅极电位节点的控制栅极，由此，在所述编程操作期间，所述第一浮动栅极闪存晶体管(20)的所述源极或所述漏极需要连接到所述单元外面来接地。，下面是用于配置现场可编程门阵列的可编程互连单元专利的具体信息内容。
1、一种可编程开关电路结构，其包括：
一控制栅极电位节点；
一第一浮动栅极闪存晶体管，其具有一漏极、一浮动栅极、一连接至所述 控制栅极电位节点的控制栅极及一连接至一接地电位的源极；及
一第二浮动栅极闪存晶体管，其具有：一电连接至一第一编程节点的漏极、 一连接至一第二编程节点的漏极、一连接至所述第一浮动栅极闪存晶体管的所 述浮动栅极的浮动栅极、一连接至所述控制栅极电位节点的控制栅极。
2、根据权利要求1所述的可编程开关电路结构，其中所述第一浮动栅极闪 存晶体管的所述漏极浮动。
3、根据权利要求1所述的可编程开关电路结构，其中所述第一浮动栅极闪 存晶体管的所述源极通过一晶体管连接至所述接地电位。
4、根据权利要求1所述的可编程开关电路结构，其中所述第一浮动栅极闪 存晶体管的漏极通过一晶体管连接至所述接地电位。
5、一种编程布置成一行和列阵列的一可编程开关电路结构中的所选择行和 列的方法，其包括：
提供一编程开关结构，该结构包括：
一控制栅极电位节点；
一第一浮动栅极闪存晶体管，其具有一漏极、一浮动栅极、一连接至 所述控制栅极电位节点的控制栅极及一连接至一接地电位的源极；及
一第二浮动栅极闪存晶体管，其具有一电连接至一第一编程节点的漏 极、一连接至一第二编程节点的漏极、一连接至所述第一浮动栅极闪存晶 体管的所述浮动栅极的浮动栅极、一连接至所述控制栅极电位节点的控制 栅极；
将一接地电位施加至所述第一浮动栅极闪存晶体管的所述源极及漏极中的 一个；
将一编程电压施加至所述第二浮动栅极闪存晶体管的所述源极及漏极中的 一个；及
将所述编程电压电位施加至所述控制栅极电位节点。
6、一种擦除布置成一行和列阵列的一可编程开关电路结构中的所选择行的 方法，其包括：
提供一编程开关结构，该结构包括：
一控制栅极电位节点；
一第一浮动栅极闪存晶体管，其具有一漏极、一浮动栅极、一连接至 所述控制栅极电位节点的控制栅极及一连接至一接地电位的源极；及
一第二浮动栅极闪存晶体管，其具有一电连接至一第一编程节点的漏 极、一连接至一第二编程节点的漏极、一连接至所述第一浮动栅极闪存晶 体管的所述浮动栅极的浮动栅极、一连接至所述控制栅极电位节点的控制 栅极；
将一接地电位施加至所述第一浮动栅极闪存晶体管的所述源极及所述漏极 的每一个；
将一接地电位施加至所述第二浮动栅极闪存晶体管的所述源极及所述漏极 的每一个；及
将一擦除电位施加至所述控制栅极电位节点。
7、一种读取布置成一行和列阵列的一可编程开关电路结构中的所选择行及 列的方法，其包括：
提供一编程开关结构，该结构包括：
一控制栅极电位节点；
一第一浮动栅极闪存晶体管，其具有一漏极、一浮动栅极、一连接至 所述控制栅极电位节点的控制栅极及一连接至一接地电位的源极；及
一第二浮动栅极闪存晶体管，其具有一电连接至一第一编程节点的漏 极、一连接至一第二编程节点的漏极、一连接至所述第一浮动栅极闪存晶 体管的所述浮动栅极的浮动栅极、一连接至所述控制栅极电位节点的控制 栅极；
将一接地电位施加至所述第一浮动栅极闪存晶体管的所述源极及所述漏极 的每一个；
将一接地电位施加至所述第二浮动栅极闪存晶体管的所述源极及将一接地 电位施加至所述第二浮动栅极闪存晶体管的所述漏极；及
将一读取电位施加至所述控制栅极电位节点。
8、一种操作布置成一行和列阵列的一可编程开关电路结构中的所选择行及 列的方法，其包括：
提供一编程开关结构，该结构包括：
一控制栅极电位节点；
一第一浮动栅极闪存晶体管，其具有一漏极、一浮动栅极、一连接至 所述控制栅极电位节点的控制栅极及一连接至一接地电位的源极；及
一第二浮动栅极闪存晶体管，其具有一电连接至一第一编程节点的漏 极、一连接至一第二编程节点的漏极、一连接至所述第一浮动栅极闪存晶 体管的所述浮动栅极的浮动栅极、一连接至所述控制栅极电位节点的控制 栅极；
将一接地电位及操作电位中的任意一个施加至所述第一浮动栅极闪存晶体 管的所述源极及所述漏极的每一个；
将一操作电位施加至所述第二浮动栅极闪存晶体管的所述源极及将一操作 电位施加至所述第二浮动栅极闪存晶体管的所述漏极；及
将一操作电位施加至所述控制栅极电位节点。
技术领域
本发明涉及现场可编程门阵列(FPGA)集成电路。更具体而言，本发明涉 及可再编程FPGA装置及用于在一可再编程FPGA装置中配置一用户电路的可编 程互连单元装置。
背景技术
通常，FPGA具有一逻辑元件阵列及带有成千上万个可编程互连单元的布线 互连，以使用户能够以规定的功能将FPGA配置在一集成电路中。每一可编程互 连单元或开关均可连接所述集成电路中的两个电路节点以建立或断开布线互连 或设置逻辑元件的一种或数种功能。
可再编程FPGA装置包括某些构件以储存用於控制可编程元件的程序信息。 诸如EPROMs、EEPROMs、非易失性RAM及快闪存储装置等所有非易失性存储装置 一直被建议或用来在FPGA类型的应用中储存可编程信息。
一理想的存储装置可优化密度、将关键存储器保存在非易失状态中、易于 编程与再编程并可快速读取。某些非易失性存储装置比其他装置更多地满足了 上述要求。例如，EPROMA具有高密度，然而，其必须暴露至紫外光以进行擦除。 EEPROMS是电字节可擦除式，但其可靠性欠佳且具有最低的密度。然而，快闪存 储装置是形成一高速架构的低成本、高密度、低功率、高可靠性装置。
业界需要一种具有一成本低、密度高、功率消耗低及可靠性高的存储组件 的可编程互连单元。业界也需要一种具有前述能力的开关元件及传感元件的 FPGA单元。
发明内容
参阅下文对本发明的详细说明和附图将会更好地了解本发明的特点及优 点，附图阐述了一个其中利用了本发明原理的示意性实施例。
附图说明
图2是一图1中的可编程互连单元的单元结构的平面视图。
图3是一沿图2平面视图的垂直线的可编程互连单元的截面视图。
图4是一显示能够施加至本发明可编程互连单元的用于擦除、编程及操作 所述可编程互连单元的代表性电位的图表。
具体实施方式
本发明揭示一种供用于可编程逻辑电路中的可编程互连件。更具体而言， 本发明揭示一种用于一现场可编程门阵列(FPGA)的可编程互连件。每一可编 程互连件可具有一将其源极和漏极分别连接至一第一及第二电路节点的开关晶 体管及一形成所述单元的存储元件的传感晶体管(sense transistor)。
图1是一本发明的可编程互连单元10的示意图。可编程互连单元10包括 一开关晶体管20及一传感晶体管30。开关晶体管20进一步包括所述晶体管的 一开关源极区域21及所述晶体管的一开关漏极区域22。可编程互连单元10通 过开关晶体管20在两个路由轨道51与52之间的可编程相交点15处建立或断 开一连接，此取决于根据用户电路的要求是已编程还是未编程开关晶体管。开 关源极区域21连接至路由轨道51且开关传感区域22连接至路由轨道52。开关 晶体管20具有浮动栅极23。开关晶体管20的浮动栅极23连接至传感晶体管 30的浮动栅极33并将在下文中进行更详细的讨论。
传感晶体管30具有一源极区域31及一漏极区域32。传感晶体管30的源极 31也连接至一源极列线41，而漏极32连接至一漏极列线42。列线41及42连 接至一列中的传感晶体管30的所有源极及漏极区域。传感晶体管30具有一浮 动栅极33。开关晶体管20的浮动栅极33与传感晶体管30的浮动栅极33连接 在一起。
开关晶体管20具有一沟道区域25。传感晶体管30具有一沟道区域35。在 开关晶体管20的浮动栅极23与沟道25之间存在一勒-诺德汉穿隧 (Fowler-Nordham tunneling)区域26。在传感晶体管30的浮动栅极33与沟 道35之间存在一勒-诺德汉穿隧区域36。勒-诺德汉穿隧为所属领域的普通技术 人员所熟知，因此本文将不再讨论以免使本揭示内容过于复杂且因此使本发明 变得模糊。
开关晶体管控制栅极24与传感晶体管控制栅极34均连接至行线44。行线 44连接一行内的所有单元10的所有控制栅极24及34。开关装置20与传感装 置30两者均位于一三重p阱48内。三重p阱48共用于所述阵列范围内的所有 单元10。因此，所有开关晶体管20的体连接28及所有传感晶体管30的体连接 38均连接至所述三重p阱节点48。三重p阱48位于一n-阱49内，在所述示意 图中由一p-阱至n-阱二极管47表示。
接地晶体管60具有一源极区域61、一漏极区域62、一栅极63及一体68。 该晶体管60的源极区域61及体68均接地。晶体管60的栅极63连接至一共用 擦除/编程模式信号线73。开关晶体管20的源极区域21或漏极区域22中至少 一个需要通过路由结构连接至一接地晶体管60的漏极区域62。如图1所示，为 满足此要求，接地晶体管60的漏极区域63连接至路由轨道52，而路由轨道52 连接至开关晶体管20的漏极区域22。在另一实施例中，可将一接地晶体管60 的漏极区域63连接至路由轨道51。在再一实施例中，可将一接地晶体管60的 漏极区域63连接至路由轨道52并可将另一接地晶体管60的漏极区域63连接 至路由轨道51。
然而，存在一其中每一单元都不需要耦接至一接地晶体管(在所述单元的 源极或漏极侧)的实施例。在此实施例中，所述源极侧或所述漏极侧被硬线接 地或连接至在存储器操作期间接地的供电电压。在此情况下，所述单元的至少 一侧位于0伏。
图2是一图1的可编程互连元件的平面视图。图2进一步图解说明具有开 关晶体管220及传感晶体管230的可编程互连单元210的布置。多晶硅浮动栅 极243既可覆盖晶体管200也覆盖晶体管230但不延伸至单元210的边缘，而 自对准式多晶硅控制栅极244覆盖整个浮动栅极243并延伸至单元210的所述 边缘。自对准式多晶硅控制栅极244连接至相同行内的相邻单元210的多晶硅 控制栅极244。
将形成FPGA的用户可配置电路的电路节点的触点251及252提供给开关晶 体管220的源/极/漏极区域221及222，以用于接触所述电路节点。形成所述电 路节点的触点241及242连接至传感晶体管230的源极/漏极区域231及232。 所有单元的开关晶体管220及传感晶体管230均位于相同的高压三重p-阱248 内。高压三重p-阱248位于一高压n-阱249内。
图3是沿穿过图2的可编程互连单元210的开关晶体管220及传感晶体管 230的垂直轴线的可编程互连单元110的一截面视图。可编程互连单元110包括 沉积在高压n-阱149内的高压三重p-阱148。所有可编程互连单元110均位于 高压n-阱149内的高压三重p-阱148中。可编程互连单元110包括于高压p- 阱148内制造的开关晶体管120及传感晶体管130。通过源极/漏极植入形成的 开关晶体管120的源极/漏极区域121及122通过一氧化物隔离区域180与传感 晶体管130的源极/漏极区域131及132水平隔离。开关晶体管120的浮动栅极 123与传感晶体管130的浮动栅极133通过多晶硅沉积物143相连接。开关晶体 管120的控制栅极124与传感晶体管130的控制栅极134则通过多晶硅沉积物 144相连接。
图4是一说明用于擦除/编程/读取及逻辑操作的相应电压的表。可有选择 地针对单独的行或全面针对整个阵列来实施所述擦除。可通过选择行及列来编 程每一个单独的单元。可通过选择行及列来单独地读取单元。在FPGA操作期间， 一部分的所有行及列均被偏压至相同电压且每一单独单元均在所述FPGA电路内 具有其单独的功能，借此，所述单元的浮动栅极的电压状态确定所述单元是建 立还是断开两个网络间的一互连。在擦除、编程或读取期间被选择的行由术语 SR表示，而未被选择的行由术语UR表示。在编程或读取期间被选择的列由术语 SC表示，而未被选择的列由术语UC表示。所述表中提供的电压均为对应于约 0.16um的开关及传感沟道长度及约8-10nm的穿隧氧化物厚度的近似值。
现在，参照图1至4，图中说明用于可编程互连单元10的擦除、编程、读 取及操作的电压。n-阱节点49必须始终处于一高于或等於p-阱节点48的电压。 此可通过将n-阱节点49连接至0V而极容易地实现。
对于擦除可编程互连单元10，将可编程互连单元10的所选择的行线44降 低至-16伏，同时，使p-阱节点49、列线41和42的至少一个及开关20的源极 21和漏极22区域的至少一个处接地。第二列线41或42及开关晶体管20的第 二源极21或漏极22区域既可也接地也可浮动。在此状态期间，来自浮动栅极 节点43的电子将通过穿隧区域26及36被移除。在擦除后，当控制栅极电压被 切换回0V时，浮动栅极节点43上将保留有正电荷。在所述擦除期间，未被选 择的行线保持处于0V而这些行内的单元10的浮动栅极节点43将不会损失电子 并不会改变其状态。
为编程可编程互连单元10，将+8伏电压施加至所选择的行线44(SR)，同 时将所有其它未被选择的行线44(UR)保持在0V。p-阱节点48将被偏压至-8 伏。一所选择列(SC)的列线41及42中的至少一个被偏压至-8V，而列线41 及42中的另一个既可被偏压至-8V也可浮动。一未被选择的列(UC)的列线41 及42中的至少一个被偏压至0V，而一未被选择的列(UC)的列线41及42中的 另一个或偏压至0V或浮动。必须通过一接地晶体管60将所述阵列内的每一个 开关20的源极区域21及漏极区域22中的至少一个偏压至0V。此可通过给擦除 /编程模式信号73施加1.5V的正电压导通所有晶体管60来实现。在此状态下， 电子将穿隧经过从所选择行及所选择列内的所选择单元的传感装置30的沟道35 到传感装置的浮动栅极33的穿隧区域36。由于未被选择列的所有沟道35均处 于0V且未被选择行的所有控制栅极均处于0V，因此，在未被选择行UR或未被 选择列UC内的未被选择单元中不存在重大穿隧。在将所选择行、所选择列及p- 阱节点切换回0V后，所选择单元的浮动栅极节点43上将留有负电荷，同时在 编程操作期间未被选择的单元的浮动栅极节点43的状态将不会改变。
在一读取操作期间，所选择列的源极列线41被连接至0V，未被选择的行被 偏压至一约-6V的负电压以便无论其状态如何均关闭所有传感晶体管30(初始 浮动栅极电压)。将施加一经选择的行电压。根据所选择单元10的浮动栅极节 点43初始电压，传感装置30将或被导通或被关断。一外部传感电路或将漏极 列线42偏压至一约1V的电压并传感所述电流，或其将迫使一电流进入所选择 列的漏极列线42并传感漏极列线42处的电压且因此读取所述单元的状态(被 编程或擦除，此取决于所述单元的初始浮动栅极电压)。通过改变所选择的行电 压，可改变被编程与被擦除状态之间的初始浮动栅极电压的传感脱扣点(sense trip point)。
在FPGA的功能性操作期间，可将所有行线44以及所有列线41及42偏压 至一诸如1.5V的中间电压，以优化FPGA的性能。
所阐述的可编程互连单元具有一典型的耦合比，即，在控制栅极44与浮动 栅极43之间为60％、在浮动栅极43与开关晶体管20的源极21、漏极22及沟 道25区域之间为35％、在浮动栅极43与传感晶体管30的源极31、漏极32及 沟道35区域之间为5％。
尽管显示并阐述了本发明的各种实施例及应用，但所属领域的技术人员可 看出，在不脱离本文所述发明概念的前提下，可以有比上述更多的修改。因此， 本发明仅受随附权利要求的精神的限制。
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