非易失性存储器电路
阅读：1020发布：2020-05-24
专利汇可以提供非易失性存储器电路专利检索，专利查询，专利分析的服务。并且本 发明 提供提高写入效率的能够在 低 电压 下写入 存储器 电路 。利用与P 沟道 型 非易失性存储器 元件的控制栅极连接的、由2个 电阻 器 构成的电阻 分压器 和与所述2个 电阻器 并联连接的2个 开关 晶体管，通过进行控制栅极的电位的调整，使得在写入时，浮动栅极的电位为存储器元件的 阈值 附近，从而P沟道型非易失性存储器元件通过浮动栅极的电位为存储器元件的阈值附近，夹断点－漏极间的 电场 变强，容易产生热载流子，写入效率提高，能够在低电压下写入。，下面是非易失性存储器电路专利的具体信息内容。
1.一种非易失性存储器电路，其特征在于，具有：
具有浮动栅极和与所述浮动栅极电容耦合的控制栅极的非易失性存储器元件；
与所述控制栅极连接的、由将电源电压与接地电压之间的电压差进行分压的第一电阻器和第二电阻器构成的电阻分压器的分压输出；
与所述第一电阻器并联连接的第一开关；以及
与所述第二电阻器并联连接的第二开关，
控制所述第一开关和所述第二开关，使得在写入时，使所述控制栅极的电压为所述分压输出的电压；在读出时和保持状态下，使所述控制栅极的电压为所述电源电压。
2.如权利要求1所述的非易失性存储器电路，其特征在于，选择所述第一电阻器和所述第二电阻器的电阻值，使得在所述写入时，提供给所述浮动栅极的电压为被紫外线擦除的状态下的所述非易失性存储器元件的阈值附近。
非易失性存储器电路
技术领域
背景技术
[0002] 已知具有可利用存储器来微调的泄放电阻电路的半导体集成电路。以往，泄放电阻的调整使用的方法是利用激光等机械地切断与泄放电阻并联形成的保险丝。因此，泄放电阻的微调只能在组装至封装之前进行。另一方面，若将存储器用于泄放电阻的微调，则组装后也能够进行电微调，作为代表性的效果可以列举下述2点。
[0003] 1.由于能够在封装的状态下进行微调并出厂，因此能够应对用户的交货时间短的要求。
[0004] 2.由于能够进行包含封装组装时产生的、封装引起的移位的微调，因此能够高精度化。
[0005] 通常，由于若泄放电阻的微调是一次微调，则不需要改写信息，因此，作为微调用的存储器，使用紫外线擦除型非易失性EPROM(Erasable Programmable Read Only Memory：可擦除可编程只读存储器)作为OTP(One Time Programmable：一次性可编程)存储器。另外，由于泄放电阻的微调用的存储器与存储器IC不同，存储器容量较小即可，因此若与存储器IC相比，不要求存储器单元的高集成化、高速动作。因此，作为微调用的存储器所要求的代表性的课题，有用于控制存储器的外围电路的缩小化、低电压动作化、活用已有的制造工序等。
[0006] 以往，作为紫外线擦除型非易失性EPROM，已知使用热载流子进行信息写入的非易失性EPROM。特别是当前，就使用热载流子进行信息写入的非易失性存储器而言，N沟道型非易失性EPROM是主流。作为原因之一，可以列举N沟道型非易失性EPROM与P沟道型EPROM相比，动作速度更快。
[0007] 但是，由于泄放电阻的微调用的存储器如上所述，容量较小，且在微调时一次写入后不需要改写信息，因此，即使与存储器IC相比动作速度慢，也不会成为问题。另外，由于P沟道型EPROM在衬底－漏极间不施加产生雪崩击穿那样的高电位，通过以比较低的电压产生DAHE(Drain Avalanche Hot Electron：漏极雪崩热电子)，注入至浮动栅极，从而能够使阈值电压变化而进行写入，因此认为对于泄放电阻的微调用的存储器而言，P沟道型非易失性EPROM更适合。
[0008] 使用图3所示的剖视图，说明以往的使用热载流子进行信息写入的P沟道型非易失性EPROM的构造。
[0009] 在图3中，沿着选择性形成有元件分离区域9的P型半导体衬底7的一个主面形成有N型阱8。通过使高浓度的P型的杂质扩散，在所述N型阱8内形成源极区域10和漏极区域11。在形成有所述源极区域10和所述漏极区域11的衬底上，隔着栅极氧化膜12形成有浮动栅极
13。在所述浮动栅极13上，隔着第二绝缘膜14形成有控制栅极15，构成以往的非易失性EPROM。此处，由于电极布线以后(金属布线、保护膜)的构造与一般的半导体装置相同，因此省略详细的说明。
13。在所述浮动栅极13上，隔着第二绝缘膜14形成有控制栅极15，构成以往的非易失性EPROM。此处，由于电极布线以后(金属布线、保护膜)的构造与一般的半导体装置相同，因此省略详细的说明。
[0010] 在以往的非易失性EPROM中，为了产生注入至浮动栅极的热电子，在写入时需要对漏极和控制栅极施加高电压。如上述微调用的存储器所要求的课题中所述，若写入时的电压高，则需要外围电路的高耐压化，为了实现高耐压，存在元件构造变复杂、面积扩大、工序数增多的问题。因此，希望动作电压的低电压化。但是，若使写入电压低电压化，则由于动作电压低，存在的课题是：热载流子的产生效率下降，写入时间、擦除时间变长。因此，希望改善低电压动作下的写入特性。
[0012] 现有技术文献
[0013] 专利文献
[0014] 专利文献1：日本特开平05-55605号公报；
[0015] 专利文献2：日本特开2001-257324号公报。
发明内容
[0016] 本发明要解决的问题
[0017] 但是，在用专利文献1记载的方法改善写入特性的情况下，对于N沟道型EPROM确实能够改善写入特性，是有效的；但对于P沟道型EPROM无效。
[0018] 以往，P沟道型EPROM也与N沟道型EPROM同样，在写入时，对漏极和控制栅极施加高电压(例如参考专利文献2)，但是由于P沟道型EPROM的写入的最佳的浮动栅极电压在存储器元件的阈值附近，因此在P沟道型EPROM中，即使在写入时提高浮动栅极电位，也无法谋求写入特性的改善。
[0019] 因此，本发明的目的在于提供提高写入效率、在低电压下能写入数据的P沟道型EPROM电路。
[0020] 用于解决问题的方案
[0021] 在本发明中，为达到上述目的，使用如下方案。
[0022] 利用与P沟道型EPROM的控制栅极连接的、由2个电阻器构成的电阻分压器和与所述2个电阻器并联连接的2个开关晶体管，来进行控制栅极的电位的调整，使得在写入时，浮动栅极的电位为存储器元件的阈值附近。
[0024] 发明的效果
[0025] 根据本发明，能够提供非易失性存储器电路，在该非易失性存储器电路中，通过使用与P沟道型EPROM的控制栅极连接的、由2个电阻器构成的电阻分压器和与所述2个电阻器并联连接的2个开关晶体管，来进行控制栅极的电位的调整，使得在写入时，浮动栅极的电位为存储器元件的阈值附近，从而能够提高写入效率，在低电压下写入数据。附图说明
[0026] 图1是示出本实施方式的非易失性存储器电路的概要的概略图；
[0027] 图2是示出本实施方式的非易失性存储器电路内的各电位的关系的表；
[0028] 图3是示出以往的P沟道型EPROM的构造的剖视图。
[0029] 附图标记说明
[0030] 1 P沟道型非易失性存储器元件；2 第一电阻器；3 第二电阻器；4 电阻分压器；5 P沟道型开关晶体管；6 N沟道型开关晶体管；V5 P沟道型开关晶体管的栅极输入电位；V6 N沟道型开关晶体管的栅极输入电位；7 P型半导体衬底；8 N型阱；9 元件分离区域；10 源极区域；11 漏极区域；12 栅极氧化膜；13 浮动栅极；14 第二绝缘膜；15 控制栅极。
具体实施方式
[0031] 下面，详细说明本发明的实施方式。
[0032] 图1是示出本发明的实施方式的非易失性存储器电路。使用图1说明本发明的非易失性存储器电路。
[0033] 在本实施方式中，如图1所示，在具有浮动栅极和与浮动栅极电容耦合的控制栅极的P沟道型非易失性存储器元件1的控制栅极连接有：由将电源电压与接地电压之间的电压差进行分压的第一电阻器2和第二电阻器3构成的电阻分压器4的分压输出；与所述第一电阻器2并联连接的P沟道型开关晶体管5；以及与所述第二电阻器3并联连接的N沟道型开关晶体管6。
[0034] 接下来，说明本实施方式的非易失性存储器电路的动作。
[0035] 设所述第一电阻器2的电阻值为R1，所述第二电阻器3的电阻值为R2。另外，设所述P沟道型开关晶体管5的栅极输入电位为V5，所述N沟道型开关晶体管6的栅极输入电位为V6，控制栅极的电位为Vcg。
[0036] 各电位的关系如图2所示。在写入时，如果通过使所述P沟道型开关晶体管的栅极输入电位V5＝High（高），使所述N沟道型开关晶体管的栅极输入电位V6＝Low（低），从而使Vss为0V，则Vdd施加在所述电阻分压器的两端。
[0037] 所以，所述控制栅极的电位Vcg由所述第一电阻器2的电阻值R1与所述第二电阻器3的电阻值R2的电阻分压比决定。此时的所述控制栅极的电位Vcg如式(1)所示。
[0038] [数学式1]
[0039]
[0040] 另外，此时的浮动栅极的电位Vfg与存储器元件的CR(电容耦合比)成正比，如式(2)所示。
[0041] [数学式2]
[0042]
[0043] 对于P沟道型非易失性存储器元件，由于在浮动栅极的电位为被紫外线擦除的状态下的阈值电压附近时，是夹断点－漏极间的电场最强，最易产生热载流子的条件，因此设定所述电阻值R1和所述电阻值R2，使得如式(2)所示的浮动栅极的电位Vfg为被紫外线擦除的状态下的阈值电压附近。通过浮动栅极的电位Vfg被调整为被紫外线擦除的状态下的阈值电压附近，从而写入特性改善。
[0044] 接下来，在读出时和保持状态(电源接通，但非写入或者读出的状态)时，通过使所述P沟道型开关晶体管的栅极输入电位V5＝Low，使所述N沟道型开关晶体管的栅极输入电位V6＝Low，从而P沟道型非易失性存储器元件的控制栅极的电位Vcg＝Vdd。由此，与以往的P沟道型非易失性存储器元件同样，能够判定“1”、“0”。
[0045] 关于所述CR(电容耦合比)，在考虑到读出、保持状态时的误写入特性的情况下，优选为较大，但由于与本实施方式没有直接关系，因此不对其进行特别限制。
[0046] 另外，本实施方式的开关晶体管为P沟道型开关晶体管5和N沟道型开关晶体管6，但只要能构筑同样的电位关系，也可以使用不同的方案。
[0047] 本实施方式的最大的特征在于利用所述电阻分压器和与所述电阻分压器并联连接的开关晶体管，来控制P沟道型非易失性存储器元件的控制栅极电位Vcg和浮动栅极电位Vfg。所以，对于在本实施方式中说明的以外的电路，不限制其详细的动作、构成。
[0048] 以上是本实施方式的非易失性存储器电路。
[0049] 利用以上说明的本实施方式，能够得到如下效果。
[0050] 通过调整与P沟道型非易失性存储器元件的控制栅极连接的、由2个电阻器构成的电阻分压器和与所述电阻分压器的2个电阻器分别并联连接的2个开关晶体管，从而使得P沟道型非易失性存储器元件的浮动栅极的电位Vfg为P沟道型非易失性存储器元件的阈值电压附近，从而在P沟道型非易失性存储器元件中，成为夹断点－漏极间的电场最强的最易产生热载流子的条件，能够提高写入效率。所以，能够提供能够在低电压下写入数据的非易失性存储器电路。
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