技术领域
[0001] 本
发明涉及白细胞计数系统及方法，具体涉及一种基于SOC的白细胞计数系统及方法。
背景技术
[0002] 近几年来，得益于POCT，即point-of-care testing，
即时检验的快速发展，便携式白细胞计数设备以其便捷的优点，得到了广泛的关注。受限于
硬件处理系统，其成本和检测
精度往往成反比，极大地限制了便携式白细胞设备的广泛应用。与此同时，处理器性能无法按照摩尔定律进行增长，数据增长对计算性能要求超过了按“摩尔定律”增长的速度。处理器本身无法满足
高性能计算应用
软件的性能需求，需求和性能之间出现了缺口。解决目前这一状况的主要方式是通过硬件
加速，采用专用
协处理器的异构计算方式来提升处理性能。
[0003] 对于基于硬件加速的异构加速计算的技术，目前现有的技术方案大多为通过PCI-Express总线的方式实现主处理器和协处理器之间的互联。但该种硬件加速方案存在着以下不足：首先上述异构方案给硬件PCB板级设计带来了巨大挑战和设计
风险，且不便于便携式
嵌入式系统设备的集成化；其次，基于PCI-Express
接口控制器的处理器成本略高；再者，多个PCI-Express端点设备集成于一个系统中，软件设备驱动开发的难度增大。如何在降低硬件成本的同时，提高白细胞便携式产品的检测性能，仍是亟待解决的难题。
发明内容
[0004] 发明目的：为了克服
现有技术的不足，本发明提供一种基于SOC的白细胞计数系统方法，本发明可以解决现有计算系统中运行速度慢、高延时、高成本以及数据检测精度低的问题。
[0005] 技术方案：一方面，本发明所述的基于SOC的白细胞计数系统，该方法包括：
[0006] 首先对本发明中出现的技术术语进行解释。
[0007] SOC是System on Chip的缩写，称为系统级芯片,也有称片上系统,意指它是一个产品,是一个有专用目标的集成
电路,其中包含完整系统并有嵌入软件的全部内容。
[0008] FPGA是Field Programmable Gate Array，即现场可编程
门阵列，它是在PAL、GAL、CPLD等可编程器件的
基础上进一步发展的产物。
[0009] SOC–FPGA是指SOC芯片内的FPGA，SOC-ARM是SOC内的ARM处理器。
[0010] AMBA是由ARM公司研发推出的AMBA(Advanced Microcontroller Bus Architecture)片上总线协议，AXI4协议是对AXI3的更新，在用于多个主接口时，可提高互连的性能和利用率。AXI4-Lite是AXI4协议的子协议，适用于与组件中更简单且更小的控件寄存器式的接口通信。AXI4-Lite接口的主要功能如下：所有事务的突发长度均为1；所有数据存取的大小均与
数据总线的宽度相同；不支持独占
访问。
[0011] DDR3是一种计算机内存规格。它属于SDRAM家族的内存产品，提供了相较于DDR2SDRAM更高的运行效能与更低的
电压。
[0012] DMA，直接存储访问，设备不通过CPU而直接与系统内存交换数据的接口技术。IP核(Intellectual Property core知识产权核)是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的
半导体工艺中去生产集成电路芯片。
[0013] ROI为region of interest的缩写，即为感兴趣区域，就是我们从图像中选择一个图像区域，这个区域就是
图像分析所关注的焦点。我们圈定这个区域，那么我们要处理的图像就从大图像变为一个小图像区域了，这样以便进行进一步处理，可以大大减小处理时间。
[0014] RAW图像就是CMOS或者CCD图像感应器将捕捉到的
光源信号转化为
数字信号的原始数据。RAW文件是一种记录了
数码相机传感器的原始信息，同时记录了由相机拍摄所产生的一些元数据(Metadata，如ISO的设置、
快门速度、
光圈值、
白平衡等)的文件。RAW是未经处理、也未经压缩的格式，可以把RAW概念化为“原始图像编码数据”或更形象的称为“数字底片”。RAW格式的全称是RAW Image Format，在编程中称之为原始。
[0015] I2C，是由Philips公司开发的一种简单、双向二线制同步
串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息。
[0016] CMOS(Complementary Metal-Oxide-Semiconductor)，中文学名为互补金属
氧化物半导体，它本是
计算机系统内一种重要的芯片,后来发现CMOS经过加工也可以作为数码摄影中的图像传感器。
[0017] 该系统包括SOC-FPGA，所述SOC-FPGA的
图像采集模
块实时从图像传感器采集待分析图像，对所述待分析图像数据进行预处理；SOC-ARM，包括DDR3控制器，用于完成所述图像传感器的初始化配置和动态配置、数据通信，图像数据缓存和显示及软硬件交互时序控制，其通过AMBA AXI4-Lite总线与所述SOC-FPGA互联；以及缓存模块，其采用DMA数据传输IP核实现对所述待分析图像的数据缓存，其采用AMBA AXI4总线接口与所述DDR3控制器互联；
[0018] 所述SOC-FPGA包括至少一个
算法加速模块，所述算法加速模块用于对所述待分析图像的ROI分割计数算法进行异构并行加速，所述待分析图像的ROI分割计数方法在所述SOC-ARM中执行。
[0019] 优选的，所述SOC-FPGA内部的多个触发器构建寄存器组，所述寄存器组通过AMBA AXI4-Lite总线进行寻址，并完成读写操作，所述寻址的
请求由所述SOC-ARM发起。
[0020] 优选的，所述SOC-FPGA还包括图像预处理模块，所述图像预处理模块将处理结果以DMA方式传输给所述缓存装置，所述图像预处理模块包括前端图像
信号处理模块、图像除噪模块以及ROI区域增强模块。
[0021] 优选的，所述图像除噪模块，用于对所述待分析处理模块进行去噪，采用高斯-拉普拉斯算法实现图像去噪；所述ROI区域增强模块，用于实现所述待分析图像复杂背景的删除，即采用半径为20的圆形结构元素对所述待分析图像进行开运算重构，再从所述待分析图像中减去开运算重构结果。
[0022] 优选的，所述算法加速模块用于对所述待分析图像的ROI分割计数算法进行异构并行加速，具体包括：
[0023] (1)由软件将白细胞分割计数算法模块加载到所述SOC-ARM中；
[0024] (2)所述SOC-ARM获取所述待分析图像的数据，执行所述白细胞分割计数算法的第一步，即统计所述待分析图像的光强分布，并通过AMBA AXI4-Lite线接口向所述SOC-FPGA请求算法加速；
[0025] (3)所述SOC-FPGA收到SOC-ARM端的加速请求后先获取SOC-ARM需要被加速的所述待分析图像数据，执行加速计算；
[0026] (4)将加速计算的结果数据以DMA方式传输给所述缓存模块，并通知所述SOC-ARM进行计算所述白细胞分割计数算法的下一步，即按照光强分布特征，设置自适应活动轮廓，在自适应活动轮廓内采用
聚类算法得到白细胞分割ROI区域，计数所述白细胞分割ROI区域，得到所述待分析图像上细胞总数目。
[0027] (5)重复过程(2)-(4)，直至所述待分析图像中的白细胞计数完成。
[0028] 优选的，所述在自适应活动轮廓内采用聚类算法得到白细胞分割ROI区域，具体包括：
[0029] 对于某一轮廓内细胞图像，设其灰度图像为I，uij表示图像中第j个
像素属于第i类的隶属度，n为图像I的像素总数，则聚类目标函数如下：
[0030]
[0031] 其中，U为初始隶属度矩阵；m为权重指数，且m∈[1,+∞)；dij为各像素到中心矢量距离；V为聚类中心，V＝(v1,v2)T，即分类数目为2，i＝1,2。
[0032] 隶属度及聚类中心确定后，利用拉格朗日乘法，令：
[0033]
[0034] 可得到：
[0035]
[0036]
[0037] 所述隶属度矩阵U和聚类中心V通过如下步骤得到：
[0038] (41)在满足隶属度约束条件的前提下，在0-1间初始化所述隶属度矩阵U；
[0039] (42)应用公式(4)求解2个聚类中心，即白细胞区域聚类中心和背景区域聚类中心；
[0040] (43)根据公式(1)计算价值函数。
[0041] (44)重复步骤(41)-(43)，直到聚类中心V基本不变时停止计算，得到最佳模糊分类矩阵及聚类中心，从而实现白细胞区域分割。
[0042] 另一方面，一种用所述白细胞计数系统实现基于SOC的白细胞计数方法，该方法包括：
[0043] 步骤1、所述SOC-ARM初始化配置所述图像传感器，采用所述SOC-FPGA构建寄存器组，通过所述SOC-FPGA的图像采集模块从图像传感器采集待分析图像；
[0044] 步骤2、对待分析图像进行预处理，并将预处理的结果以DMA方式传输给所述缓存模块；
[0045] 步骤3、由软件将所述白细胞分割计数算法加载到所述SOC-ARM中；
[0046] 步骤4、所述SOC-ARM获取待分析图像的数据，执行所述白细胞分割计数算法的第一步，并通过AMBA AXI4-Lite总线接口向所述SOC-FPGA请求算法加速；
[0047] 步骤5、所述SOC-FPGA收到所述SOC-ARM端的加速请求后先通过AMBA-AXI4总线上的DMA IP获取所述SOC-ARM需要被加速的所述待分析图像数据，执行加速计算；
[0048] 步骤6、将加速计算的结果数据以DMA方式传输给所述缓存模块，并通知所述SoC-ARM进行计算所述白细胞分割计数算法的下一步；
[0049] 步骤7、重复步骤3-步骤6，直到所述待分析图像中的白细胞计数完成。
[0050] 优选的，所述白细胞分割计数算法，包括：
[0051] (1)统计所述待分析图像的光强分布；
[0052] (2)按照光强分布特征，设置自适应活动轮廓；
[0053] (3)在自适应活动轮廓内采用聚类算法得到白细胞分割ROI区域；
[0054] (4)计数所述白细胞分割ROI区域，得到所述待分析图像上细胞总数目。
[0055] 优选的，所述在自适应活动轮廓内采用聚类算法得到白细胞分割ROI区域，具体包括：
[0056] 对于某一轮廓内细胞图像，设其灰度图像为I，uij表示图像中第j个像素属于第i类的隶属度，n为图像I的像素总数，则聚类目标函数如下：
[0057]
[0058] 其中，U为初始隶属度矩阵；m为权重指数，且m∈[1,+∞)；dij为各像素到中心矢量距离；V为聚类中心，V＝(v1,v2)T，即分类数目为2，i＝1,2。
[0059] 隶属度及聚类中心确定后，利用拉格朗日乘法，令：
[0060]
[0061] 可得到：
[0062]
[0063]
[0064] 所述隶属度矩阵U和聚类中心V通过如下步骤得到：
[0065] (31)在满足隶属度约束条件的前提下，在0-1间初始化所述隶属度矩阵U；
[0066] (32)应用公式(4)求解2个聚类中心，即白细胞区域聚类中心和背景区域聚类中心；
[0067] (33)根据公式(1)计算价值函数。
[0068] (34)重复步骤(31)-(33)，直到聚类中心V基本不变时停止计算，得到最佳模糊分类矩阵及聚类中心，从而实现白细胞区域分割
[0069] 优选的，所述对待分析图像的前端图像信号处理包括图像插值、
颜色校正、γ校正、颜色空间转换、图像增强、图像滤波以及形态学处理；所述图像除噪采用高斯-拉普拉斯算法实现；采用半径为20的圆形结构元素对所述待分析图像进行开运算重构，再从所述待分析图像中减去开运算重构，所述重构结果实现所述ROI区域增强。
[0070] 有益效果：本发明与现有技术相比，其显著优点是：1、利用SOC-FPGA内部的触发器资源设计低延时交互寄存器，提高了数据传输的速度；2、通过分析图像数据传输过程的带宽
瓶颈和资源消耗情况，设计出一种高带宽，低资源消耗的高性能DMA-IP核，实现高速缓存；3、通过软硬件协同处理及SOC-ARM与SOC-FPGA间的算法异构，完成基于无监督自适应轮廓FCM分割的白细胞图像的快速分割、计数，快速简单，易于实现、成本低。
附图说明
[0071] 图1为本发明所述的系统结构示意图；
[0072] 图2为本发明所述的低延时交互寄存器架构图；
[0073] 图3为本发明所述的DMA IP核封装图；
[0074] 图4为本发明所述的自适应FCM白细胞分割图；
[0075] 图5为本发明所述的基于SOC的白细胞计数方法
流程图；
[0076] 图6为本发明所述方法与迈瑞生化分析仪比较实验的相关性曲线；
[0077] 图7为本发明所述的基于SOC-FPGA并行处理的SOC-ARM异构计数加速算法流程图。
具体实施方式
[0079] 为了验证本发明的可行性和有效性，本发明搭建了一个系统验证平台，做了一个初步仿真和大量的测量实验。实验血液样样本来源于医院检验科人体
血液样本，系统验证平台为自主研发的硬件系统，该验证系统的主控芯片为Xilinx 28nm工艺的Zynq020-CLG484器件，该芯片集成了FPGA和667Mhz双核ARM Cortex-A9处理器，芯片外部搭载1GB DDR3高速缓存，8GB eMMC存储。
[0080] 首先，提出一种基于SoC的白细胞计数系统，可以快速、高效实现图像算法加速计算的同时，降低开发成本，如图1所示，该系统包括SOC-FPGA，所述SOC-FPGA的图像采集模块实时从图像传感器采集待分析图像，对所述待分析图像数据进行预处理；SOC-ARM，包括DDR3控制器，用于完成所述图像传感器的初始化配置和动态配置、数据通信，图像缓存和显示及软硬件交互时序控制，其通过AMBA AXI4-Lite总线与所述SOC-FPGA互联，通过I2C接口对外部图像传感器进行配置。
[0081] 可选的，在本发明一实施例中，所述SoC-FPGA内部的多个触发器构建至少一个寄存器，形成寄存器组，记作Reg0，Reg1，......RegN，如图2所示，所述寄存器组通过AMBA AXI4-Lite总线进行寻址，并完成读写操作，所述寻址的请求由所述SOC-ARM发起，SOC-ARM访问SOC-FPGA寄存器均在单芯片内进行。寄存器组的特征在于低延时访问，读写操作消耗2个时钟周期，时钟周期取决于SOC-FPGA内部的时钟设置，若要求SOC-FPGA内部硬件功能寄存器的时钟为100Mhz，寄存器读写消耗时间为20ns。
[0082] 可选的，在本发明一实施例中，图像传感器的初始化配置和动态设置由SOC-ARM端实现。利用SOC-FPGA的并行采集能
力，由软件发送指令SOC-FPGA对外部10bit的图像RAW数据进行实施采集，CMOS采集的数据吞吐量为800Mb/s，实时采集溶血
染色的白细胞图像数据作为后面的算法模块的输入数据。
[0083] 经过CMOS获取到的是图像信号，在对图像分析之前，需要对图像进行预处理获取高
质量的待分析图像。因此，SOC-FPGA还包括图像预处理模块，图像预处理模块将处理结果以DMA方式传输给缓存装置，图像预处理模块包括前端图像信号处理模块、图像除噪模块以及ROI区域增强模块。
[0084] 前端图像信号处理模块，用于对前端图像传感器输出的信号做后期处理，依赖于ISP才能在不同的光学条件下都能较好的还原现场细节，主要包括：图像插值，颜色校正，γ校正，颜色空间转换，图像增强；图像滤波，形态学处理。
[0085] 图像除噪模块，用于对所述待分析处理模块进行去噪，细胞图像经过摄像头采集后输入到处理器系统进行算法识别分析，细胞图像在生成和传输过程中常受到各种噪声的干扰和影响，使图像质量下降，这样对后续的识别算法产生很大影响，有必要对图像进行相关的噪声去除工作，改善图像质量。根据4-20倍
显微镜下细胞图像特点，采用高斯-拉普拉斯算法实现图像噪声去除，首先对图像进行高斯平滑，剔除噪声；然后对图像求二阶导，用二阶导的过零点确定边缘，在去噪的同时，保留细胞的边界信息；
[0086] ROI区域增强模块，用于实现所述待分析图像复杂背景的删除，采集过程中受处理器、灯光及溶液杂质等影响，获取的图像往往背景不均匀，为后期细胞计数带来干扰。结合便携式设备图像特点，本发明首先采用半径为20的圆形结构元素对图像进行开运算重构，再从原图中减去开运算重构结果，即可实现图像复杂背景删除。即：
[0087] Inew＝I0-Iopen (1)
[0088] 其中，Inew为背景删除图像，I0为原图，Iopen为经半径20圆形结构元素开运算重构后图像。
[0089] FPGA具有很强的并行处理能力和实时处理速度，非常适合处理单位时间内数据量大、需要数据并行处理，计算过程有规律的数字
图像处理；但FPGA业务调度能力不强，无法承担整个系统的控制工作，而ARM处理器具有较多的外设接口，同时能够搭载嵌入式
操作系统，其能够完成整个嵌入式系统的全部软/硬件资源的分配、调试并控制整个系统的运行。本发明设计了从软件到ARM、到FPGA再到ARM的数据通道，并采用DMA-IP核设计的SOC-FPGA与SOC-ARM异构加速算法：在一个器件中集成ARM和FPGA，能够把算法中耗时的部分转移到FPGA进行处理，从而提升算法运行速度，完成白细胞
数据采集、ROI分割、计数的并行计算、加速。
[0090] 该系统还包括缓存模块，其采用DMA数据传输IP核实现对所述待分析图像的数据缓存，DMA IP核在SOC-FPGA内，其采用AMBA AXI4总线接口与SOC-ARM的DDR3控制器互联。本发明
选定的SOC芯片型号设计出一种高带宽，低资源的DMA数据传输IP核，如图3所示，IP核与SOC-ARM，DDR3控制器通过AMBA AXI4总线互联；SOC-FPGA采集的图像数据经过该DMA IP核直接存储至SOC-ARM端的DDR3缓存供SOC-ARM算法使用。该IP核的数据位宽为64位，地址位宽为32位，在时钟为200Mhz情况下理论带宽为12.8Gbps，由于SOC系统中AXI4总线的仲裁开销，实测为8.95Gbps，如下表1为该DMA IP的资源使用情况。
[0091] 表1系统DMP IP资源使用情况表
[0092]资源 数量
LUTs 600
Registers 1343
BRAM 3
MUXs 0
DSP 0
[0093] 可选的，在本发明一实施例中，SOC-FPGA包括至少一个算法加速模块，算法加速模块用于对所述待分析图像的ROI分割计数算法进行异构并行加速，待分析图像的ROI分割计数方法在所述SOC-ARM中执行。
[0094] 图像算法可以由SOC-ARM处理器灵活地将需要加速的算法模块
指定到SOC-FPGA内部进行异构计算，异构计算的结果直接通过高性能DMA IP核缓存至DDR3供SOC-ARM处理器使用；该种异构方法快速简单，易于实现、且成本低，性能高，所有的参数数据和
大数据交互均在单芯片内进行，避免多芯片板级互联导致的延时。并且采用单芯片，单芯片相较于其他组合芯片的功耗低，运行功耗仅为1.9W，相比其他技术方案功耗大大降低。
[0095] 算法加速模块用于对所述待分析图像的ROI分割计数算法进行异构并行加速，具体包括：
[0096] (1)由软件将白细胞分割计数算法模块加载到所述SOC-ARM中；
[0097] (2)所述SOC-ARM获取所述待分析图像的数据，执行所述白细胞分割计数算法的第一步，并通过AMBA AXI4-Lite线接口向所述SOC-FPGA请求算法加速；
[0098] (3)所述SOC-FPGA收到SOC-ARM端的加速请求后先获取SOC-ARM需要被加速的所述待分析图像数据，执行加速计算；
[0099] (4)将加速计算的结果数据以DMA方式传输给所述缓存模块，并通知所述SOC-ARM进行计算所述白细胞分割计数算法的下一步；
[0100] (5)重复过程(2)-(4)，直至所述待分析图像中的白细胞计数完成。
[0101] 可选的，在本发明一实施例中，白细胞分割计数算法，包括：
[0102] 首先，进行ROI区域分割，低倍显微镜下，白细胞边界与背景区域没有清晰的界限，白细胞与背景区域是界限不分明的模糊集。针对这一特征，本发明通过设置自适应活动轮廓，求取轮廓中
图像空间上每个元素的模糊相似矩阵与聚类中心的距离平方和，获取不同类别区间隶属度，最终实现白细胞区域分割，如图4所示。其实现原理如下：
[0103] 对于某一轮廓内细胞图像，设其灰度图像为I，uij表示图像中第j个像素属于第i类的隶属度，n为图像I的像素总数，则聚类目标函数如下：
[0104]
[0105] 其中，U为初始隶属度矩阵；m为权重指数，且m∈[1,+∞)；dij为各像素到中心矢量距离；V为聚类中心，V＝(v1,v2)T，即分类数目为2，i＝1,2。
[0106] 隶属度及聚类中心确定后，利用拉格朗日乘法，令：
[0107]
[0108] 求解方程组(3)，便可得到：
[0109]
[0110]
[0111] 隶属度矩阵U及聚类中心V通过如下步骤得到：
[0112] ①在满足隶属度约束条件的前提下，在0-1间初始化隶属度矩阵U；
[0113] ②应用(5)式求解2个聚类中心，即白细胞区域聚类中心和背景区域聚类中心；
[0114] ③根据(2)计算价值函数。
[0115] 重复步骤①②③，直到聚类中心V的变化小于某个
阈值或基本不变时停止计算，得到最佳模糊分类矩阵及聚类中心，从而实现白细胞区域分割。白细胞分割也可以应用其它二分类算法。
[0116] 便携式设备通常采用单一个光源拍摄图像，不同区域上细胞与背景
对比度差异较大，给细胞的分割带来一定的困难，单一阈值或算法容易产生漏分割现象。本发明首先统计图像光强分布，按照光强分布特征，设置对应的自适应轮廓，在自动轮廓内采用聚类算法进行白细胞分割，分割结果如图4所示。
[0117] 其次，细胞图像经自适应FCM分割出白细胞区域，通过计数被分割出来的ROI区域，即可获取图像上总的细胞数目Ntotal：
[0118] Ntotal＝∑iNroi (6)
[0119] 其中，Nroi为分割出白细胞ROI区域，∑iNroi为白细胞ROI区域个数。
[0120] 实施例2
[0121] 如图5所示，一种根据上述白细胞计数系统实现的基于SOC的白细胞计数方法，如图6是本发明的方法测试结果与迈瑞生化分析仪测试结果的相关性拟合，可得到相关性达到0.992，因此本方法性能良好，在保证白细胞计数速度、精度的同时，降低了设备成本。该方法包括：
[0122] 步骤1、SOC-ARM初始化配置所述图像传感器，采用SOC-FPGA构建寄存器组，通过SOC-FPGA的图像采集模块从图像传感器采集待分析图像。
[0123] 为了充分利用SOC-ARM控制的灵活性，降低SOC-FPGA逻辑资源的消耗，将串口数据通信，通过I2C接口对外部图像传感器进行配置，软硬件交互的控制放在SOC-ARM端实现，完成外部图像传感器的初始化配置和动态设置、数据通信和显示及软硬件交互时序控制；每一个寄存器通过SOC-FPGA内部多个触发器构成，每个寄存器均可以单独设置寄存器属性，所有功能寄存器全部通过AMBA AXI4-Lite总线进行寻址，完成寄存器读写操作，寄存器的寻址请求由SOC-ARM发起，SOC-ARM访问SOC-FPGA寄存器均在单芯片内进行。低延时寄存器特征在于低延时访问，读写操作消耗2个时钟周期，时钟周期取决于SOC-FPGA内部的时钟设置，若要求中SOC-FPGA内部硬件功能寄存器的时钟为100Mhz，寄存器读写消耗时间为20ns。
[0124] 图像传感器的初始化配置和动态设置由SOC-ARM端实现。利用SOC-FPGA的并行采集能力，由软件发送指令SOC-FPGA对外部10bit的图像RAW数据进行实施采集，CMOS采集的数据吞吐量为800Mb/s，实时采集溶血染色的白细胞图像数据作为后面的算法模块的输入数据。
[0125] 步骤2、对待分析图像进行预处理，并将预处理的结果以DMA方式传输给缓存模块。缓存模块，采用选定的SOC芯片型号设计出一种高带宽，低资源的DMA数据传输IP，IP与SOC-ARM，DDR3控制器通过AMBA AXI4总线互联；SOC-FPGA采集的图像数据经过该DMA IP核直接存储至SOC-ARM端的DDR3缓存供SOC-ARM算法使用。该IP的数据位宽为64位，地址位宽为32位，在时钟为200Mhz情况下理论带宽为12.8Gbps，由于SOC系统中AXI4总线的仲裁开销，实测为8.95Gbps。对待分析图像的预处理包括：
[0126] (1)前端ISP处理
[0127] 图像信号处理，ISP(Image Signal Processor)，主要作用是对前端图像传感器输出的信号做后期处理，依赖于ISP才能在不同的光学条件下都能较好的还原现场细节。主要包括：图像插值，颜色校正，γ校正，颜色空间转换，图像增强，图像滤波，形态学处理。
[0128] (2)图像除噪
[0129] 细胞图像经过摄像头采集后输入到处理器系统进行算法识别分析，细胞图像在生成和传输过程中常受到各种噪声的干扰和影响，使图像质量下降，这样对后续的识别算法产生很大影响，有必要对图像进行相关的噪声去除工作，改善图像质量。根据4-20倍显微镜下细胞图像特点，采用高斯-拉普拉斯算法实现图像噪声去除，首先对图像进行高斯平滑，剔除噪声；然后对图像求二阶导，用二阶导的过零点确定边缘，在去噪的同时，保留细胞的边界信息。
[0130] (3)ROI区域增强
[0131] 采集过程中受处理器、灯光及溶液杂质等影响，获取的图像往往背景不均匀，为后期细胞计数带来干扰。结合便携式设备图像特点，本发明首先采用半径为20的圆形结构元素对图像进行开运算重构，再从原图中减去开运算重构结果，即可实现图像复杂背景删除。即：
[0132] Inew＝I0-Iopen (1)
[0133] 其中，Inew为背景删除图像，I0为原图，Iopen为经半径20圆形结构元素开运算重构后图像。
[0134] 步骤3、由软件将所述白细胞分割计数算法加载到所述SOC-ARM中；
[0135] 步骤4、所述SOC-ARM获取待分析图像的数据，执行所述白细胞分割计数算法的第一步，并通过AMBA AXI4-Lite总线接口向所述SOC-FPGA请求算法加速；
[0136] 步骤5、所述SOC-FPGA收到所述SOC-ARM端的加速请求后先通过AMBA AXI4总线上的DMA IP获取所述SOC-ARM需要被加速的所述待分析图像数据，执行加速计算；
[0137] 步骤6、将加速计算的结果数据以DMA方式传输给所述缓存模块，并通知所述SOC-ARM进行计算所述白细胞分割计数算法的下一步；
[0138] 步骤7、重复步骤3-步骤6，直到所述待分析图像中的白细胞计数完成。
[0139] 可选的，在本发明一实施例中，白细胞分割计数算法，包括：
[0140] (1)ROI区域分割
[0141] 低倍显微镜下，白细胞边界与背景区域没有清晰的界限，白细胞与背景区域是界限不分明的模糊集。针对这一特征，本发明通过设置自适应活动轮廓，求取轮廓中图像空间上每个元素的模糊相似矩阵与聚类中心的距离平方和，获取不同类别区间隶属度，最终实现白细胞区域分割。其实现原理如下：
[0142] 对于某一轮廓内细胞图像，设其灰度图像为I，uij表示图像中第j个像素属于第i类的隶属度，n为图像I的像素总数，则聚类目标函数如下：
[0143]
[0144] 其中，U为初始隶属度矩阵；m为权重指数，且m∈[1,+∞)；dij为各像素到中心矢量距离；V为聚类中心，V＝(v1,v2)T，即分类数目为2，i＝1,2。
[0145] 隶属度及聚类中心确定后，利用拉格朗日乘法，令：
[0146]
[0147] 求解方程组(3)，便可得到：
[0148]
[0149]
[0150] 隶属度矩阵U及聚类中心V通过如下步骤得到：
[0151] ①在满足隶属度约束条件的前提下，在0-1间初始化隶属度矩阵U；
[0152] ②应用(5)式求解2个聚类中心(白细胞区域聚类中心，背景区域聚类中心)；
[0153] ③根据(2)式计算价值函数。
[0154] 重复步骤①②③，直到聚类中心V基本不变时停止计算，得到最佳模糊分类矩阵及聚类中心，从而实现白细胞区域分割。白细胞分割也可以应用其它二分类算法。
[0155] 便携式设备通常采用单一个光源拍摄图像，不同区域上细胞与背景对比度差异较大，给细胞的分割带来一定的困难，单一阈值或算法容易产生漏分割现象。本
专利首先统计图像光强分布，按照光强分布特征，设置对应的自适应轮廓，在自动轮廓内采用聚类算法进行白细胞分割。
[0156] (2)白细胞计数
[0157] 细胞图像经自适应FCM分割出白细胞区域，通过计数被分割出来的ROI区域，即可获取图像上总的细胞数目Ntotal：
[0158] Ntotal＝∑iNroi (6)
[0159] 其中，Nroi为分割出白细胞ROI区域，∑iNroi为白细胞ROI区域个数。
[0160] 可选的，在本发明一实施例中，基于SOC-FPGA并行处理的SOC-ARM异构计数加速算法，实现方法为：
[0161] FPGA具有很强的并行处理能力和实时处理速度，非常适合处理单位时间内数据量大、要求数据运算速度快，但速度运算过程相对简单的数字图像处理；但FPGA控制能力不强，无法承担整个系统的控制工作，而ARM处理器具有较多的外设接口，同时能够搭载嵌入式操作系统，其能够完成整个嵌入式系统的全部软/硬件资源的分配、调试并控制整个系统的运行。本发明设计了从软件到ARM、到FPGA再到ARM的数据通道，并采用DMA-IP核设计的SOC-FPGA与SOC-ARM异构加速算法：在一个器件中集成ARM和FPGA，能够把算法中耗时的部分转移到FPGA进行处理，从而提升算法运行速度，完成白细胞数据采集、ROI分割、计数的并行计算、加速。如图7所示，具体操作如下：
[0162] ①由软件将编写的白细胞分割计数算法模块完整地加载到
内核SOC-ARM当中；
[0163] ②SOC-ARM获取图像数据，执行算法的第一步并通过端口向SOC-FPGA请求算法加速；
[0164] ③SOC-FPGA收到SOC-ARM端的加速请求后先获取SOC-ARM需要被加速的数据，执行加速计算；
[0165] ④最后将加速计算的结果数据通过端口传输给DMA IP，并通知SOC-ARM，进行下一步算法的计算；
[0166] ⑤重复过程②③④，直至白细胞计数完成。
