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一种延时 锁定环路

阅读：392发布：2020-05-13

专利汇可以提供一种延时锁定环路专利检索，专利查询，专利分析的服务。并且本发明提供了一种延时锁定环路，包括：数字控制延时链，调节数字控制延时链的延时，并在相应的输出模式下输出时钟信号；鉴相逻辑电路，根据参考时钟和反馈时钟的延时差是否落在锁定精度范围内生成并输出超前或滞后信号、锁定逻辑信号；数字控制延时链控制码产生电路，根据参考时钟的周期大小初步产生粗调延时链控制码，然后根据参考时钟与反馈时钟的延时差产生所述其它精调延时链控制码，最后根据超前或滞后信号对精调延时链控制码进行调节；多模式选择控制电路，根据工作模式选择信号控制电路处于相应的工作模式，同时结合锁定逻辑信号控制多模式选择控制电路产生并输出相应工作模式下的所述第一位精调延时链控制码。，下面是一种延时锁定环路专利的具体信息内容。

权利要求

1.一种延时锁定环路，其特征在于，包括：
数字控制延时链，其接收输入参考时钟，并响应于粗调延时链控制码、第一位精调延时链控制码和其它精调延时链控制码共同调节的数字控制延时链的延时，并在相应的输出模式下输出时钟信号；所述输出模式包括四相位时钟输出模式、双相位时钟输出模式和单相位时钟输出模式；
鉴相逻辑电路，用于接收输入参考时钟和反馈时钟，并检测两者的延时差，并根据两者的延时差是否落在锁定精度范围内生成并输出延时差指示信号的超前或滞后信号、四相位时钟输出模式的锁定逻辑信号、双相位时钟输出模式的锁定逻辑信号、以及单相位时钟输出模式的锁定逻辑信号；
数字控制延时链控制码产生电路，用于接收参考时钟、反馈时钟以及超前或滞后信号，并根据参考时钟的周期大小初步产生粗调延时链控制码，然后根据参考时钟与反馈时钟的延时差产生所述其它精调延时链控制码，最后根据超前或滞后信号对精调延时链控制码进行调节；
多模式选择控制电路，用于接收参考时钟、锁定逻辑信号、以及工作模式选择信号，根据工作模式选择信号控制电路处于相应的工作模式，同时结合锁定逻辑信号控制多模式选择控制电路产生并输出相应工作模式下的所述第一位精调延时链控制码；
其中，所述数字控制延时链在单相位时钟输出模式下产生锁定误差仅为一个精调延时步长的反馈时钟；
在双相位时钟输出模式下产生锁定误差为两个精调延时步长之和的相互间相位差为
180°的第二时钟信号和反馈时钟；
在四相位时钟输出模式下产生锁定误差为四个精调延时步长之和的相互间相位差为
90°的第一时钟信号、第二时钟信号、第三时钟信号和反馈时钟。
2.如权利要求1所述的延时锁定环路，其特征在于，所述四相位时钟输出模式提供的第一时钟信号、第二时钟信号、第三时钟信号和反馈时钟信号的相位分别为：90°、180°、
270°和360°，双相位时钟输出模式提供的第二时钟信号和反馈时钟的相位为：180°和
360°，单相位时钟输出模式下提供的反馈时钟的相位为：360°。
3.如权利要求1-2任一项所述的延时锁定环路，其特征在于，所述数字控制延时链包括四个延时单元，每个延时单元包括一个精调延时单元和一个粗调延时单元，粗调延时单元根据粗调延时链控制码对时钟信号进行粗调，而精调延时单元根据所述第一位精调延时链控制码和其它精调延时链控制码对时钟信号进行精调，其中每个延时单元中的粗调延时单元接收的粗调延时链控制码相同，精调延时单元接收的第一位精调延时链控制码根据时钟输出模式的不同而不同，其它精调延时链控制码相同。
4.如权利要求3所述的延时锁定环路，其特征在于，四相位时钟输出模式下每个延时单元中的精调延时单元接收到的第一位精调延时链控制码相同，双相位时钟输出模式下，每两个延时单元为一组，每组延时单元中两个精调延时单元接收到的第一位精调延时链控制码不同，而不同组延时单元中每两个精调延时单元接收到的第一位精调延时链控制码相同；单相位时钟输出模式下，其中一个延时单元中精调延时单元接收到的第一位精调延时链控制码与其它三个延时单元中精调延时单元接收到的不同。
5.如权利要求1所述的延时锁定环路，其特征在于，所述鉴相逻辑电路其包括第一鉴相器、第二鉴相器和第三鉴相器，其中，第一鉴相器用于检测参考时钟信号与反馈时钟的延时差，输出超前或滞后信号，同时判断两者的延时差是否落在四相位时钟输出模式的锁定精度范围内，是的话输出四相位时钟输出模式锁定逻辑信号；第二鉴相器用于判断参考时钟信号与反馈时钟的延时差是否落在双相位时钟输出模式的锁定精度范围内，是的话输出双相位时钟输出模式锁定逻辑信号；第三鉴相器用于判断参考时钟信号与反馈时钟的延时差是否落在单相位时钟输出模式的锁定精度范围内，是的话输出单相位时钟输出模式锁定逻辑信号。
6.如权利要求5所述的延时锁定环路，其特征在于，所述多模式选择控制电路包括四个级联的D触发器、三个多路选择器和模式选择控制单元；所述模式选择控制单元接收参考时钟、四相位时钟输出模式锁定逻辑信号、双相位时钟输出模式锁定逻辑信号、单相位时钟输出模式锁定逻辑信号和两个工作模式选择信号，并输出内部时钟信号至四个D触发器，所述四个级联的D触发器分别输出四个第一位精调延时链控制码，前三个第一位精调延时链控制码还分别输出至三个多路选择器，且三个多路选择器的控制端输入其中一个工作模式选择信号，其输出接下一D触发器的数据端，第一个D触发器的数据端接高电平，所述两个工作模式选择信号分别限定工作模式为四相位时钟输出模式、双相位时钟输出模式或单相位时钟输出模式。
7.如权利要求6所述的延时锁定环路，其特征在于，所述模式控制单元包括两个输入与门、四分频器和逻辑控制电路，所述逻辑控制电路用于接收双相位时钟输出模式锁定逻辑信号、单相位时钟输出模式锁定逻辑信号、工作模式选择信号，产生并输出时钟控制信号；所述四分频器将参考时钟进行四分频后，输出四分频时钟信号；第一二输入与门接收所述四分频时钟信号和时钟控制信号，产生中间时钟信号，第二输入与门接收所述中间时钟信号和四相位时钟输出模式锁定逻辑信号，并产生内部时钟信号。
8.如权利要求1-7任一项所述的延时锁定环路，其特征在于，四相位时钟输出模式的锁定误差为4个精调延时步长之和，双相位时钟输出模式的锁定误差为2个精调延时步长之和，单相位时钟输出模式的锁定误差为1个精调延时步长。
9.如权利要求1所述的延时锁定环路，其特征在于，其锁定过程为：先粗调锁定，后精调锁定，最后根据模式选择进行精度更高的微精调锁定。
10.如权利要求1所述的延时锁定环路，其特征在于，在四相位时钟输出模式下，多模式选择控制电路被复位为初始状态；在双相位时钟输出模式和单相位时钟输出模式下，开启多模式选择控制电路，同时，当双相位时钟输出模式或者单相位时钟输出模式的系统锁定时，保持电路状态。

说明书全文

一种延时锁定环路

技术领域

[0001] 本发明涉及电子行业集成电路技术领域，尤其涉及一种延时锁定环路。

背景技术

[0002] 系统或电路的时钟信号常常被用作同步执行定时和保证无误差高速操作的参考量。当内部电路使用外部电路的时钟信号源时，常会因为外部时钟信号与内部时钟信号之间的定时间隙而使内部电路产生时钟信号的偏斜。延时锁定环路可以补偿时钟信号的偏斜，以使内部时钟信号的相位等于外部时钟信号的相位。

[0003] 延时锁定环路的基本思想是推迟输出时钟使它能与参考时钟完全对齐或者产生确定的相移输出。同时，由于DLL与相位锁相环(Phase locked loop：PLL)相比具有不易受到噪声影响的优点，因而被广泛应用于高速存储器接口的时钟同步、时钟网络的偏斜校准、串行通信的时钟恢复、倍频和多相时钟生成器等电路中。

[0004] 在现有的高频多相位信号产生器中，大部分是利用电流模式的逻辑电路来构建。电流模式的逻辑电路是将接收的差动输入在电路上产生的电流进行比较，来产生所对应的逻辑电位的输出。这种电流模式的逻辑电路不仅伴随有直流路径上较大的功率消耗，而且也占用较大的电路面积，因此不是作为多相位产生器的最佳选择。

[0005] 相对电流模式的逻辑电路，纯单相位时脉驱动的逻辑电路兼具省电及电路面积小的优点，并且可以产生接近全摆幅的输出。因此，近年来产生了很多利用纯单相时脉驱动设计的四相位产生器。

[0006] 图1A为专利申请号200910220807.5的多相位信号产生电路。分频器接收时钟信号，并对时钟信号进行分频。四个延迟器相互串联，逐级对时钟信号进行分频，利用时钟信号传送至各延时器所需的时间相等来产生四相时钟信号。该电路输出的多相时钟信号频率是输入时钟的四分之一，改变了输入时钟的频率。

[0007] 图1B为传统的多相数字延时锁定环路框图。该延时锁定环路包括数字控制延时链、分频器、相位检测器、粗调控制电路、精调控制电路和锁定控制逻辑电路。该延时锁定环路是将数字控制延时链均分成延时量相同的四个延时单元来实现90°、180°、270°和360°四个相位的时钟输出，由于每个延时单元的控制码相同，因此对四个延时单元调节的延时量相同、延时方向一致，使得系统锁定误差为4个延时单元误差之和。

[0008] 然而，现有的延时锁定环路提供固定的四相位或更多的相位输出，具有固定的静态相位差，无法提供较少输出相位而更好的静态相位差的应用需求，应用范围窄。此外，现有的延时锁定环路无法随着输出相位数目的减少而相应的提高锁定精度，灵活性差。

发明内容

[0009] 为解决现有技术中存在的上述问题，本发明提出了一种相位与精度适配的延时锁定环路。

[0010] 本发明提出的一种延时锁定环路，包括：

[0011] 数字控制延时链，其接收输入参考时钟，并响应于粗调延时链控制码、第一位精调延时链控制码和其它精调延时链控制码共同调节的数字控制延时链的延时，并在相应的输出模式下输出时钟信号；所述输出模式包括四相位时钟输出模式、双相位时钟输出模式和单相位时钟输出模式；

[0012] 鉴相逻辑电路，用于接收输入参考时钟和反馈时钟，并检测两者的延时差，并根据两者的延时差是否落在锁定精度范围内生成并输出延时差指示信号的超前或滞后信号、四相位时钟输出模式的锁定逻辑信号、双相位时钟输出模式的锁定逻辑信号、以及单相位时钟输出模式的锁定逻辑信号；

[0013] 数字控制延时链控制码产生电路，用于接收参考时钟、反馈时钟以及超前或滞后信号，并根据参考时钟的周期大小初步产生粗调延时链控制码，然后根据参考时钟与反馈时钟的延时差产生所述其它精调延时链控制码，最后根据超前或滞后信号对精调延时链控制码进行调节；

[0014] 多模式选择控制电路，用于接收参考时钟、锁定逻辑信号、以及工作模式选择信号，根据工作模式选择信号控制电路处于相应的工作模式，同时结合锁定逻辑信号控制多模式选择控制电路产生并输出相应工作模式下的所述第一位精调延时链控制码；

[0015] 其中，所述数字控制延时链在单相位时钟输出模式下产生锁定误差仅为一个精调延时步长的反馈时钟；

[0016] 在双相位时钟输出模式下产生锁定误差为两个精调延时步长之和的相互间相位差为180°的第二时钟信号和反馈时钟；

[0017] 在四相位时钟输出模式下产生锁定误差为四个精调延时步长之和的相互间相位差为90°的第一时钟信号、第二时钟信号、第三时钟信号和反馈时钟。

[0018] 从上述技术方案可以看出，本发明延时锁定环路具有以下有益效果：

[0019] (1)具有多种时钟输出模式，分别是：四相位时钟输出模式、双相位时钟输出模式和单相位时钟输出模式；

[0020] (2)多种时钟输出模式对应不同的锁定精度，相位与精度可适配：四相位时钟输出模式的锁定误差为4个精调延时步长之和，双相位时钟输出模式的锁定误差为2个精调延时步长之和，单相位时钟输出模式的锁定误差为1个精调延时步长。减少时钟输出相位的数目可以获得更高的锁定精度；

[0021] (3)锁定过程为：粗调锁定，精调锁定，微精调锁定，可以获得更高的锁定精度。

[0022] (4)数字控制延时链由四级延时单元构成，每级延时单元包括一粗调延时单元和一精调延时单元。每级粗调延时单元由相同的控制码控制，因此每级粗调延时单元有相同的延时量。每级精调延时单元由相同的高位控制码和不同的第一位控制码共同控制，因此可以根据系统模式选择灵活调节精调控制码以获得不同模式下的更高锁定精度。附图说明

[0023] 图1A为现有技术中多相位信号产生电路结构图；

[0024] 图1B为传统的多相数字延时锁定环路框图；

[0025] 图2为本发明提出的延时锁定环路的电路结构图；

[0026] 图3为本发明中数字控制延时链的电路结构图；

[0027] 图4为本发明中多模式选择控制电路的结构图；

[0028] 图5为本发明中模式选择控制单元的电路结构图；

[0029] 图6A为本发明中延时锁定环路在特定工作环境下双相位时钟输出模式锁定过程示意图；

[0030] 图6B为本发明中延时锁定环路在特定工作环境下单相位时钟输出模式锁定过程示意图。

具体实施方式

[0031] 为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。

[0032] 图2是本发明实施例中延时锁定环路的结构框图。如图2所示，延时锁定环路包括鉴相器逻辑电路103、数字控制延时链100、数字控制延时链控制码产生电路101和多模式选择控制电路102。本发明中的延时锁定环路提供三种工作模式：四相位时钟输出模式、双相位时钟输出模式和单相位时钟输出模式，其中四相位时钟输出模式的时钟输出信号为90°相位时钟clk90、180°相位时钟clk180、270°相位时钟clk270和360°相位时钟clk360；双相位时钟输出模式的时钟输出信号为180°相位时钟clk180和360°相位时钟clk360；单相位时钟输出模式的时钟输出信号为360°相位时钟clk360。

[0033] 其中，数字控制延时链100，接收输入参考时钟clk_ref，并响应于粗调延时链控制码C[15：0]、精调延时链控制码F[11：2]以及精调延时链的第一位控制码F_code1、F_code2、F_code3和F_code4共同调节数字控制延时链100的延时。在模式选择信号Mode2_sel、Mode3_sel均为“0”时，即四相位时钟输出模式下，数字控制延时链100被均分成延时相等的4个延时单元，分别产生锁定误差为四个精调延时单元的延时步长之和的相互间相位差为90°的四个时钟信号clk90、clk180、clk270、反馈时钟clk360；在模式选择信号Mode2_sel为“1”、Mode3_sel为“0”时，即双相位时钟输出模式下，数字控制延时链被均分成延时相等的2组延时单元，分别产生锁定误差为两个精调延时单元的延时步长之和的相互间相位差为180°的两个时钟信号clk180、反馈时钟clk360；在单相位时钟输出模式下，数字控制延时链被当做一个延时单元进行延时调节，故产生锁定误差仅为一个精调延时单元的延时步长的反馈时钟clk360。

[0034] 鉴相逻辑电路103，其包括一Mode1鉴相器103-1、一Mode2鉴相器103-2和一Mode3鉴相器103-3，分别用于接收输入参考时钟clk_ref和反馈时钟clk360。并检测两者的延时差，同时判断两者的延时差是否落在锁定精度范围内，并分别生成和输出延时差指示信号的超前或滞后信号up/down、四相位时钟输出模式的锁定逻辑信号Mode1_locked、双相位时钟输出模式的锁定逻辑信号Mode2_locked、以及单相位时钟输出模式的锁定逻辑信号Mode3_locked。其中，Mode1鉴相器103-1用于检测参考时钟信号clk_ref与反馈时钟clk360的延时差，输出超前或滞后信号up/down，同时判断两者的延时差是否落在四相位时钟输出模式的锁定精度范围内，是的话输出锁定逻辑信号Mode4_locked；Mode2鉴相器103-2用于判断参考时钟信号clk_ref与反馈时钟clk360的延时差是否落在双相位时钟输出模式的锁定精度范围内，是的话输出锁定逻辑信号Mode2_locked；Model鉴相器103-3用于判断参考时钟信号clk_ref与反馈时钟clk360的延时差是否落在单相位时钟输出模式的锁定精度范围内，是的话输出锁定逻辑信号Mode1_locked。

[0035] 数字控制延时链控制码产生电路101，用于接收参考时钟clk_ref、反馈时钟clk360、以及超前或滞后信号up/down，并估计参考时钟clk_ref的周期大小初步产生数字控制延时链的粗调控制码C[15：0]，用于调节粗调延时链的延时，然后根据参考时钟clk_ref与反馈时钟clk360的延时差产生数字控制延时链的精调控制码F[11：2]，用于调节精调延时链的延时。最后根据超前或滞后信号up/down对精调控制码F[11：2]进行调节，即当超前信号up为“1”或者滞后信号down为“0”时，调节精调控制码F[11：2]增加控制码“1”的个数以增加精调延时链的延时；当超前信号up为“0”或者滞后信号down为“1”时，调节精调控制码F[11：2]减少控制码“1”的个数以减少精调延时链的延时。

[0036] 模式选择控制电路102，用于接收参考时钟clk_ref、锁定逻辑信号Mode1_locked、Mode2_locked、Mode3_locked、以及工作模式选择信号Mode2_sel、Mode3_sel，根据工作模式选择信号Mode2_sel、Mode3_sel控制模式选择控制电路102处于相应的工作模式，即当工作模式选择信号Mode2_sel、Mode3_sel均为“0”时，模式选择控制电路102处于四相位时钟输出模式；当工作模式选择信号Mode2_sel为“1”、Mode3_sel为“0”时，模式选择控制电路102处于双相位时钟输出模式；当工作模式选择信号Mode2_sel为“0”、Mode3_sel为“1”时，模式选择控制电路102处于单相位时钟输出模式；同时结合锁定逻辑信号Mode1_locked、Mode2_locked、Mode3_locked控制模式选择控制电路102产生并输出相应工作模式下的精调延时链的第一位控制码F_code1、F_code2、F_code3、F_code4。详细工作过程将在图4中进行描述。

[0037] 首先，数字控制延时链控制码产生电路101根据参考时钟clk_ref的周期大小、以及参考时钟clk_ref与粗调之后的反馈时钟clk360的延时差分别产生数字控制延时链100的粗调控制码C[15：0]、精调控制码F[11：2]。具体工作过程如下：在第一个时钟上升沿，信号开始在时间数字转换器延时链中进行传输；在第二个时钟上升沿，判断信号在一个参考时钟周期内传输的延时链个数，即能初步判定参考时钟的周期；再经过编码器，即产生粗调控制码，把整个数字控制延时链的延时量初步控制在一个参考时钟周期左右。

[0038] 然后，鉴相逻辑电路103根据参考时钟clk_ref与精调之后的反馈时钟clk360延时差是否落在锁定范围之内判断延时锁定环路是否锁定。如果延时锁定环路没有锁定，鉴相逻辑电路103输出超前或者滞后信号up/down，即当参考时钟clk_ref超前反馈时钟clk360，输出超前信号，当参考时钟clk_ref滞后于反馈时钟clk360，输出滞后信号。在四相位时钟输出模式下，如果延时锁定环路已经锁定，鉴相逻辑电路103输出锁定逻辑信号mode1_locked；在双相位时钟输出模式或者单相位时钟输出模式下，多模式选择控制电路102在四相位时钟输出模式锁定的基础上，进一步根据用户输入的模式选择信号mode2_sel和mode3_sel决定是否对数字控制延时链进行再调节，以确保延时锁定环路在相应的工作模式下完成锁定并输出双相位锁定逻辑信号mode2_locked或者单相位锁定逻辑信号mode3_locked。

[0039] 图3是本发明实施例中数字控制延时链100的结构框图。如图3所示，所述数字控制延时链100包括四级相同的延时单元100-1、100-2、100-3、100-4，每级延时单元均包含一个粗调延时单元100-a和一个精调延时单元100-b。其中，粗调延时单元100-a由多路选择器级联的方式实现；精调延时单元100-b是由镜像电流源控制的缓冲器组成，通过改变充放电电流的大小实现精调延时的调节。数字控制延时链100接收参考时钟clk_ref，响应于粗调延时链控制码C[15：0]、精调延时链控制码F[11：2]、F_code1、F_code2、F_code3、F_code4共同作用的延时，即延时的大小由C[15：0]、F[11：2]、F_code1、F_code2、F_code3、F_code4来决定，产生并输出反馈时钟clk360。每级粗调延时单元的控制码C[15：0]和精调延时单元的控制码F[11：2]均由数字控制延时链控制码产生电路101产生，因而它们的延时量相同。而每级精调延时单元的第一位控制码(F_code1、F_code2、F_code3、F_code4)由多模式选择控制电路102产生，因模式选择不同，会有不同的特性：(1)四相位时钟输出模式下，四位微精调控制码F_code1、F_code2、F_code3、F_code4的状态相同，均被系统复位信号初始化为0，与F_code[11：2]的初始状态保持一致，此时数字控制延时链100的四个延时单元的控制码相同，则四个延时单元的延时量相同，可保证准确的90°、180°、270°和360°四种相位时钟的输出，四相位时钟输出模式的锁定精度为四个精调延时单元的步长之和；(2)双相位时钟输出模式下，将四位微精调控制码分成两组：F_code1与F_code2、F_code3与F_code4，其中要求F_code1与F_code3的控制码状态相同、F_code2与F_code4的控制码状态相同。当系统再次进行锁定调节时，每一次调节均是只调节两组控制码中的一位微精调控制码的状态，而另一位微精调控制码的状态不变，即同时调节F_code1与F_code3的状态、固定F_code2与F_code4的状态不变；或者同时调节F_code2与F_code4的状态、固定F_code1与F_code3的状态不变。当系统再次锁定时，两组微精调控制码对应的锁定误差为一个精调延时单元步长，则系统锁定误差为两个精调延时单元的步长之和；(3)单相位时钟输出模式下，F_code1、F_code2、F_code3和F_code4作为一组，模式选择控制电路每次只进行一位微精调控制码的调节，同时固定另外三个微精调控制码状态不变，即调节F_code1的状态，固定F_code2、F_code3和F_code4状态不变、或者调节F_code2的状态，固定F_code1、F_code3和F_code4状态不变、或者调节F_code3的状态，固定F_code1、F_code2和F_code4状态不变、或者调节F_code4的状态，固定F_code1、F_code2和F_code3状态不变。当系统再次锁定时，整个延时链的锁定误差为一个精调延时单元的步长，即系统锁定误差为一个精调延时单元的步长。

[0040] 图4是本发明实施例中多模式选择控制电路102的结构框图。如图4所示，多模式选择控制电路102包括四个D触发器102-1a、102-1b、102-1c、102-1d，三个多路选择器102-2a、102-2b、102-2c和一模式选择控制单元102-3。模式选择控制单元的输入端接参考时钟clk_ref、锁定逻辑信号Mode1_locked、Mode2_locked、Mode3_locked、以及工作模式选择信号Mode2_sel、Mode3_sel，输出的内部时钟信号clk连接到四个D触发器的时钟输入端，清零信号nclr连接到四个D触发器的复位端，工作模式选择信号Mode3_sel连接到三个多路选择器的控制输入信号。D触发器102-1a的数据输入端接高电平，输出的微精调控制码F_code1连接到多路选择器102-2a的1输入端，固定低电平连接多路选择器102-2a的0输入端，该多路选择器的输出端连接到下一个D触发器102-1b的数据输入端，该触发器输出的微精调控制码F_code2连接到多路选择器102-2b的1输入端，0输入端接固定高电平，该多路选择器的输出信号连接到下一个D触发器102-1c的数据输入端，该D触发器输出的微精调控制码F_code3输入到多路选择器102-2c的1输入端，0输入端接固定低电平，该多路选择器的输出连接到下一个D触发器102-1d的数据输入端，该D触发器输出微精调控制码F_code4。其中，模式选择控制单元102-3根据工作模式选择信号Mode2_sel、Mode3_sel控制电路处于相应的工作模式，同时结合锁定逻辑信号Mode1_locked、Mode2_locked、Mode3_locked控制模式选择控制电路102产生并输出相应工作模式下的精调延时链的第一位控制码F_code1、F_code2、F_code3、F_code4。在不同的电路模式下，模式选择控制电路106的工作状态不同，下面详细介绍其工作过程：

[0041] (1)四相位时钟输出模式，即模式控制信号Mode2_sel和Mode3_sel为“0”：多模式选择控制电路102处于不工作状态，这是因为，Mode2_sel和Mode3_sel输入端为0，模式选择控制单元不工作，时钟信号为固定电平。F_code1、F_code2、F_code3和F_code4这四位微精调控制码被系统复位信号nclr初始化为0，与精调控制码F[11：2]的初始状态保持一致。

[0042] (2)双相位时钟输出模式，即Mode2_sel为“1”、Mode3_sel为“0”：双相位时钟输出模式是在四相时钟输出模式锁定基础上进行精调延时的微调实现的，在系统实现四相位时钟输出模式的锁定之前，模式选择控制电路102-3不工作。系统实现四相位时钟输出模式的锁定之后，电路产生Mode1_locked的信号，这时，模式选择控制单元102-3将产生的四分频时钟信号clk，送到D触发器的时钟输入端，多模式选择控制电路102开始工作，系统进行精调延时的微调节。由于Mode3_sel的输入端为0，多路选择器102-2a选择0输入端的固定低电平、多路选择器102-2b选择0输入端的固定高电平、多路选择器102-2c选择0输入端的固定低电平，即是触发器102-1a与触发器102-1c、触发器102-1b与触发器102-1d的操作分别相同，这样四个触发器被隔开成了操作完全相同的两组(D触发器102-1a和D触发器102-1b为一组，D触发器102-1c和D触发器102-1d为一组)，则输出的F_code1与F_code3、F_code2和F_code4的状态分别相同，因此，由这四位微精调码控制的精调延时单元被分成了延时量相同的两部分，不仅保证了在双相位时钟输出模式下，180°和360°的输出时钟的锁定精度相同，而且锁定精度是四相位时钟输出模式下的2倍，也即是，四相位时钟输出模式的锁定误差为四个精调延时单元的延时步长之和，双相位时钟输出模式的锁定误差为两个精调延时单元的延时步长之和。系统实现锁定后，锁定逻辑产生Mode2_locked信号，模式选择控制电路102的时钟信号变为固定电平，电路进入状态保持。

[0043] (3)单相位时钟输出模式，即Mode2_sel为“0”、Mode3_sel为“1”：同样地，单相位时钟输出模式也是在四相时钟输出模式锁定之后进行精调延时的微调实现的，在系统实现四相位时钟输出模式的锁定之前，多模式选择控制电路102不工作。系统实现四相位时钟输出模式的锁定之后，电路产生Mode1_locked的信号，这时，模式选择控制单元102-3将产生的四分频时钟信号clk，送到触发器的输入端，多模式选择控制电路102开始工作，系统进行精调延时的微调节。由于Mode3_sel的输入端为1，三个多路选择器将四个触发器串联成四位双向移位寄存器链，可以对四位微精调控制码进行延时方向不同的调节。当系统再次锁定时，延时链的锁定误差为一个精调延时单元的步长，锁定精度是四相位时钟输出模式的4倍。即是，四相位时钟输出模式的锁定误差为四个精调延时单元的延时步长之和，单相位时钟输出模式的锁定误差为一个精调延时单元的延时步长。同时，当系统实现锁定后，锁定逻辑产生Mode3_locked信号，模式选择控制电路102的时钟信号变为固定电平，电路进入状态保持。

[0044] 图5是本发明实施例中多模式选择控制电路102中的模式选择控制单元102-3的结构框图。如图5所示，模式选择控制单元102_3包括两个二输入与门102-3-3a、102-3-3b，一四分频器102-3-1和逻辑控制电路102-3-2。其中，逻辑控制电路102-3-2用于接收锁定逻辑信号Mode2_locked、Mode3_locked，工作模式选择信号Mode2_sel、Mode3_sel，产生并输出时钟控制信号ctrl。当工作模式选择信号Mode2_sel为“0”、Mode3_sel为“0”，锁定逻辑信号Mode2_locked为“0”、Mode3_locked为“0”时，时钟控制信号ctrl为“0”；当工作模式选择信号Mode2_sel为“1”、Mode3_sel为“0”或者Mode2_sel为“0”、Mode3_sel为“1”时，如果锁定逻辑信号Mode2_locked为“0”、Mode3_locked为“0”，则时钟控制信号ctrl为“0”；如果锁定逻辑信号Mode2_locked为“1”、Mode3_locked为“0”或者锁定逻辑信号Mode2_locked为“0”、Mode3_locked为“1”，则时钟控制信号ctrl由“0”翻转到“1”；当工作模式选择信号Mode2_sel为“1”且Mode3_sel为“1”时，则时钟控制信号ctrl固定为低电平。四分频器102-3-1用于将参考时钟clk_ref进行四分频，产生并输出分频后的时钟信号clk_4；二输入与门102-3-3a用于将接收的分频时钟信号clk_4和时钟控制信号ctrl进行与逻辑操作，产生并输出中间时钟信号clk_inter；二输入与门102-3-3b用于将接收的中间时钟信号clk_inter和锁定逻辑信号Mode1_locked进行与逻辑操作，产生并输出时钟信号clk。模式选择控制电路102接收参考时钟clk_ref、锁定逻辑信号Mode1_locked、Mode2_locked、Mode3_locked、以及工作模式选择信号Mode2_sel、Mode3_sel，产生并输出四分频时钟信号clk。该电路根据系统的工作模式和工作状态为模式选择控制电路102提供时钟信号clk。在四相位时钟输出模式下，锁定逻辑信号Mode2_locked、Mode3_locked和工作模式选择信号Mode2_sel、Mode3_sel的状态均为“0”，则逻辑控制电路输出的时钟控制信号ctrl的状态为“0”，使二输入与门102-3-3a关闭且输出的信号中间时钟信号clk_inter为“0”，该中间时钟信号clk_nter致使二输入与门102-3-3b关闭，模式选择控制电路102由于没有时钟信号而处于不工作状态；在双相位时钟输出模式或单相位时钟输出模式下，Mode2_locked/Mode3_locked为0，并且四相位时钟输出模式锁定即Mode1_locked为1时，二输入与门102-3-3a与二输入与门102-3-3b均打开，模式控制单元102-3输出四分频的时钟信号clk。对时钟信号进行四分频，增大四位微调控制码的调节周期，可以缓冲微调控制码的作用时间，避免因系统固有延时导致延时调节的偏差。如表(一)所示，根据模式选择控制电路实现的电路功能，按照经典的卡诺图化简法，将Mode2_locked、Mode3_locked、Mode2_sel和Mode3_sel四个输入信号组合化简为简单的逻辑控制电路102-3-2。该电路有一些规定：双相位时钟输出模式和单相位时钟输出模式不能同时工作。

[0045] 表(一)卡诺图化简逻辑函数

[0046]

[0047] 备注：A代表Mode2_sel，B代表Mode2_locked，C代表Mode3_sel，D代表Mode3_locked，out是逻辑控制电路的输出信号。

[0048] 图6A和图6B是本发明的相位与精度可适配的延时锁定环路在温度27°，电源电压1.5V，工艺角为typical情况下的锁定过程。图6A是双相位时钟输出模式的锁定过程。图6B是单相位时钟输出模式的锁定过程。系统首先完成四相位时钟输出模式的锁定，然后启动多模式选择控制电路进行双相位时钟输出模式(或单相位时钟输出模式)的锁定调节。首先，reset信号为低时，环路复位。接着一个时钟周期，粗调TDC开始工作，估计参考时钟的周期并产生粗调延时链的控制码C[15：0]。紧接着下个时钟周期粗调双向移位寄存器加载粗调控制码，并输出到粗调控制延时链进行粗调节。缓冲一个时钟周期进行粗调延时链的延时调节后，精调TDC开始工作，精调TDC根据反馈时钟与参考时钟的相位差产生精调延时链的控制码F[11：2]。紧接着一个时钟周期精调双向移位寄存器加载精调控制码，并输出到精调控制延时链进行精调节。由于系统没有锁定，精调双向移位寄存器根据相位检测器的鉴相结果开始移位工作，精调双向移位寄存器移动到最左(右)边，系统还是没有锁定，这时重新启动粗调双向移位寄存器进行粗调控制码的移位工作，移位方向由相位检测器的鉴相结果决定，而且只移一位即可重新将参考时钟与反馈时钟的延时差落在精调延时链的可调范围之内。之后精调双向移位寄存器根据鉴相结果重新进行移位工作。四相位时钟输出模式锁定后，产生一个锁定状态信号Mode1_locked，系统启动模式选择控制电路，开始进行环路的微调锁定调节。模式选择控制电路根据鉴相器的鉴相结果产生微调的控制码F_code1、F_code2、F_code3和F_code4。这时，对于双相位时钟输出模式，参考时钟与反馈时钟的延时差介于四个精调延时单元的延时量与六个精调延时单元的延时量之间(对于单相位时钟输出模式，参考时钟与反馈时钟的延时差介于四个精调延时单元的延时量与五个精调延时单元的延时量之间)，系统发生失锁。但是，精调双向移位寄存器只需进行一位精调码的调节，系统即可回到锁定状态，而且参考时钟与反馈时钟的延时差落在了双相位时钟输出模式(或单相位时钟输出模式)的锁定范围之内。延时锁定环路由锁定逻辑检测到进入锁定状态时，产生一个锁定状态信号Mode1_locked和mode2_locked(mode3_locked)，环路进入状态保持。

[0049] 至此，已经结合附图对本实施例相位与精度可适配的延时锁定环路进行了详细描述。依据以上描述，本领域技术人员应当对本发明相位与精度可适配的延时锁定环路有了清楚的认识。

[0050] 综上所述，本发明提供一种相位与精度可适配的延时锁定环路，在提供较少输出相位的情况下可获得更高的相位精度，从而满足对不同输出相位数和更好的相位精度的需求，具有较广的应用范围。

[0051] 以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

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一种延时锁定环路

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