延迟锁定环电路
阅读：657发布：2020-05-11
专利汇可以提供延迟锁定环电路专利检索，专利查询，专利分析的服务。并且本 发明 提供延迟 锁 定环 电路 。该延迟锁定环电路包括：VCDL，通过根据控制 电压 的大小延迟输入时钟来输出反馈时钟； 相位 比较器，该相位比较器通过比较反馈时钟与基准时钟来检测反馈时钟和基准时钟之间的 相位差 ，并且根据所述相位差输出用于升高控制电压的升 信号 和用于降低控制电压的降信号；控制电压产生电路，该控制电压产生电路根据升信号和降信号确定控制电压，并且向VCDL输出控制电压；以及复位电路，该复位电路基于基准时钟和第一中间时钟之间的逻辑或来复位相位比较器，所述第一中间时钟是由VCDL延迟输入时钟而获得的信号并在反馈时钟之前被输出。，下面是延迟锁定环电路专利的具体信息内容。
1.一种延迟锁定环电路，包括：
压控延迟线(VCDL)，该压控延迟线通过根据控制电压的大小延迟输入时钟来输出反馈时钟；
相位比较器，该相位比较器通过比较反馈时钟与基准时钟来检测反馈时钟和基准时钟之间的相位差，并且根据所述相位差输出用于升高所述控制电压的升信号和用于降低所述控制电压的降信号；
控制电压产生电路，该控制电压产生电路根据所述升信号和所述降信号来确定所述控制电压，并且向所述压控延迟线输出所述控制电压；和
复位电路，该复位电路基于基准时钟和第一中间时钟之间的逻辑或来复位所述相位比较器，所述第一中间时钟是通过所述压控延迟线延迟所述输入时钟而获得的信号并且在所述反馈时钟之前被输出。
2.根据权利要求1的延迟锁定环电路，其中，所述相位比较器在基准时钟和反馈时钟之间的相位差比对应于一个周期的相位差大时、在由所述复位电路复位之后输出所述升信号以减小所述压控延迟线中的延迟，并且，在基准时钟和反馈时钟之间的相位差比对应于一个周期的相位差小时、在由所述复位电路复位之后输出所述降信号以增加所述压控延迟线中的延迟。
3.根据权利要求1或2的延迟锁定环电路，其中，随着所述控制电压下降，延迟在所述压控延迟线上增加，以及，
所述第一中间时钟具有基本上为反馈时钟相对于基准时钟的延迟时间的1/2的延迟时间。
4.根据权利要求1或2的延迟锁定环电路，还包括初始化电路，当第二中间时钟在第三中间时钟为ON时升高时，该初始化电路向所述控制电压产生电路输出初始化信号，其中，第二中间时钟和第三中间时钟是通过在所述压控延迟线上延迟输入时钟而获得的信号，并且在一个周期内、在反馈时钟之前被输出，并且，第三中间时钟在第二中间时钟之后被输出，
其中，所述控制电压产生电路根据所述初始化信号的输入通过将控制电压设为控制电压具有的最大值来初始化控制电压。
5.根据权利要求1或2的延迟锁定环电路，其中，所述复位电路包含占空比转换电路，所述占空比转换电路从1/2起增加基准时钟和第一中间时钟之间的占空比，并且计算其占空比被转换的基准时钟和第一中间时钟之间的逻辑或。
6.根据权利要求1或2的延迟锁定环电路，其中，第一中间时钟具有基本上为反馈时钟相对于基准时钟的延迟时间的1/3的延迟时间，并且，
所述复位电路通过使用基准时钟、第一中间时钟和第四中间时钟来计算逻辑或，所述第四中间时钟具有基本上为反馈时钟相对于基准时钟的延迟时间的2/3的延迟时间。
7.根据权利要求1或2的延迟锁定环电路，其中，所述基准时钟是输入时钟和输入时钟附近的信号中的一个。
8.根据权利要求7的延迟锁定环电路，其中，当反馈时钟相对于输入时钟的延迟时间为1时，所述输入时钟附近的信号是具有在所述反馈时钟相对于输入时钟的延迟时间的±1/5内的延迟时间的信号。
9.一种延迟锁定环电路，包括：
压控延迟线(VCDL)，该压控延迟线通过根据控制电压的大小延迟输入时钟来输出基准时钟和反馈时钟；
相位比较器，该相位比较器通过比较反馈时钟与基准时钟来检测基准时钟和反馈时钟之间的相位差，并且根据所述相位差输出用于升高所述控制电压的升信号和用于降低所述控制电压的降信号；
控制电压产生电路，该控制电压产生电路根据所述升信号和所述降信号确定所述控制电压，并且向所述压控延迟线输出所述控制电压；和
复位电路，该复位电路基于输入时钟和第一中间时钟之间的逻辑或来复位所述相位比较器，所述第一中间时钟是通过所述压控延迟线延迟所述输入时钟而获得的信号并且在反馈时钟之前被输出。
10.根据权利要求9的延迟锁定环电路，其中，所述相位比较器在基准时钟和反馈时钟之间的相位差比对应于一个周期的相位差大时、在由所述复位电路复位之后输出所述升信号以减小所述压控延迟线中的延迟，并且，在基准时钟和反馈时钟之间的相位差比对应于一个周期的相位差小时、在由所述复位电路复位之后输出所述降信号以增加所述压控延迟线中的延迟。
11.根据权利要求9的延迟锁定环电路，其中，随着所述控制电压降低，延迟在所述压控延迟线上增加，并且，
第一中间时钟具有基本上为反馈时钟相对于基准时钟的延迟时间的1/2的延迟时间。
12.根据权利要求9的延迟锁定环电路，其中，还包括初始化电路，当输入时钟在第二中间时钟为ON时升高时，该初始化电路向所述控制电压产生电路输出初始化信号，其中，所述第二中间时钟是通过在所述压控延迟线上延迟输入时钟而获得的信号并且在一个周期内、在反馈时钟之前被输出，
其中，所述控制电压产生电路根据所述初始化信号的输入通过将控制电压设为控制电压具有的最大值来初始化控制电压。
延迟锁定环电路
技术领域
[0001] 本发明涉及用于时钟同步、多相时钟发生和乘法(multiplication)等的延迟锁定环电路，更具体地，涉及防止延迟锁定环电路的失锁(loss-of-lock)状态的技术。
背景技术
[0002] 延迟锁定环电路(以下，简称为DLL电路)是用于使从压控延迟线(以下，简称为VCDL)输出的反馈时钟与被延迟一个时钟的基准时钟同步以在半导体集成电路芯片中建立时钟同步的电路。DLL电路的典型误操作(malfunction)包含伪锁和失锁。伪锁是反馈时钟与被延迟两个或更多个时钟的基准时钟同步的状态。伪锁的出现使得无法实现多相时钟发生和乘法。日本专利公开No.2005-020711公开了防止这种伪锁的技术。
[0003] 失锁是导致DLL电路使得基准时钟与从基准时钟被延迟0个时钟的反馈时钟同步的误操作。将参照图13描述失锁。参照图13，附图标记CLKIN表示基准时钟；FBCLK表示反馈时钟；Up表示来自相位比较器的、用于使电荷泵(charge bump，要被简写为CP)输出升高的升信号；以及Dn表示来自相位比较器的、用于使CP输出降低的降信号。CP根据升信号Up的脉冲宽度(脉冲的时间宽度)和降信号Dn的脉冲宽度之差来使输出电压升高和降低。
[0004] 在DLL电路中，相位比较器的正常操作是把基准时钟CLKIN的第二个脉冲的上升沿(leading edge)b与反馈时钟FBCLK的第一个脉冲的上升沿c进行相位比较。当电源被接通或外部时钟信号被扰乱时，相位比较器会把基准时钟CLKIN的第一个脉冲的上升沿a与反馈时钟FBCLK的第一个脉冲的上升沿c进行相位比较。这是失锁。
[0005] 在这种情况下，相位比较器确定反馈时钟FBCLK从基准时钟CLKIN延迟。出于这个原因，升信号Up的脉冲宽度变得比降信号Dn的脉冲宽度大，并且，控制电压升高到电荷泵CP能够输出的最高电压。反馈时钟FBCLK的延迟时间被固定为VCDL的最小延迟时间。但是，该固定状态随着温度的变化、电源电压的变化和制造变化等而在延迟时间上发生改变，由此与锁定状态不同。这增加了反馈时钟的波动。即，在芯片中加入DLL电路失去其意义。出于这个原因，DLL电路优选地加入用于防止失锁的机构。作为用于防止失锁的机构，将描述在日本专利公开No.2007-243877和No.11-205102中公开的方法。
[0006] 在日本专利公开No.2007-243877中公开的方法使用DLL电路和计数器控制电路(CNT)。计数器控制电路(CNT)2接收基准时钟CLKIN，并在对一个时钟计数之后输出控制信号S以激活DLL电路1。这使得能够把图13中的基准时钟CLKIN的沿b与反馈时钟FBCLK的沿c进行相位比较，由此防止失锁。
[0007] 日本专利公开No.11-205102中的用于防止失锁的机构使得在出现失锁时用于对来自电荷泵电路的输出进行低通滤波的低通滤波器(LPF)的输出线的电压比中间电压VR高。因此，该机构通过使用电压比较器对输出线的电压与中间电压VR进行比较。如果输出线的电压比中间电压VR高，那么该机构输出复位信号RST。这使得相位比较器和LPF复位，由此防止失锁。
[0008] 如果当半导体集成电路芯片的电源被接通时VCDL以上述的方式进行操作，那么通过使用在日本专利公开No.2007-243877中公开的计数器来防止失锁的方法是有效的。当外部时钟信号被扰乱时，也出现失锁。在这种情况下，计数器控制电路2失去其意义，由此在日本专利公开No.2007-243877中公开的方法无法避免失锁。一般地，DLL电路包含伪锁检测电路。但是，当伪锁检测电路检测到伪锁时，该方法无法防止失锁，而是把DLL电路恢复到初始状态。另外，当半导体集成电路的电源被接通时，VCDL中的反相器控制节点处的电势是不稳定的，由此VCDL输出非意图(unintentional)的时钟。出于这个原因，当电源被接通时，有时也不能防止失锁。
[0009] 在日本专利公开No.11-205102中公开的方法需要作为模拟电路的电压比较器和输入到该电压比较器的、用于检测失锁的中间电压VR。由于电压比较器是模拟电路，所以它需要大的布局面积，由此具有大的电路尺寸并且耗费的功率比逻辑电路高。该比较器需要电阻器或电容器以产生中间电压VR。这也使得该比较器必须具有大的布局面积。另外，为了在适当的定时复位相位比较器3，需要复杂的电路。
发明内容
[0010] 因此，提供能够在外部时钟信号被扰乱、伪锁被检测到并且初始化被执行、以及电源被接通的情况中的任一种情况下可靠地防止失锁的具有紧凑布局的DLL电路。
[0011] 提供一类延迟锁定环电路，该延迟锁定环电路包括：压控延迟线(VCDL)，该压控延迟线通过根据控制电压的大小延迟输入时钟来输出反馈时钟；相位比较器，该相位比较器通过比较反馈时钟与基准时钟来检测反馈时钟和基准时钟之间的相位差，并且根据该相位差输出用于升高控制电压的升信号和用于降低控制电压的降信号；控制电压产生电路，该控制电压产生电路根据升信号和降信号确定控制电压，并且向压控延迟线输出控制电压；以及复位电路，该复位电路基于基准时钟和第一中间时钟之间的逻辑或来复位相位比较器，所述第一中间时钟是通过压控延迟线延迟输入时钟而获得的信号并且在反馈时钟之前被输出。
[0012] 还提供另一类延迟锁定环电路，该延迟锁定环电路包括：压控延迟线(VCDL)，该压控延迟线通过根据控制电压的大小延迟输入时钟来输出基准时钟和反馈时钟；相位比较器，该相位比较器通过比较反馈时钟与基准时钟来检测基准时钟和反馈时钟之间的相位差，并且根据该相位差输出用于升高控制电压的升信号和用于降低控制电压的降信号；控制电压产生电路，该控制电压产生电路根据升信号和降信号确定控制电压，并且向压控延迟线输出控制电压；以及复位电路，该复位电路基于输入时钟和第一中间时钟之间的逻辑或来复位相位比较器，所述第一中间时钟是通过压控延迟线延迟输入时钟而获得的信号并且在反馈时钟之前被输出。
[0013] (参照附图)阅读示例性实施例的以下说明，本发明的其它特征将变得清晰。
附图说明
[0014] 图1是示出根据第一实施例的DLL电路的布置的例子的框图；
[0015] 图2是示出根据第一实施例的VCDL 9的电路布置的例子的电路图；
[0016] 图3是示出根据第一实施例的相位比较器3和失锁检测电路10的电路布置的例子的框图；
[0017] 图4是根据第一实施例的下降沿(trailing edge)检测电路12的电路布置的例子的图；
[0018] 图5A～5C是第一实施例中的操作时序图；
[0019] 图6是示出根据第一实施例的伪锁检测电路20、CP 6和LPF 8的电路布置的例子的电路图；
[0020] 图7A～7C是用于解释第一实施例中的伪锁解除操作的时序图；
[0021] 图8A和图8B是用于解释根据第二实施例的失锁状态的解除的操作时序图；
[0022] 图9是示出根据第三实施例的失锁检测电路10的电路布置的例子的电路图；
[0023] 图10A和图10B是用于解释根据第三实施例的失锁状态的解除的操作时序图；
[0024] 图11是示出根据第四实施例的DLL电路的布置的例子的框图；
[0025] 图12A和图12B是用于解释根据第四实施例的失锁状态的解除的操作时序图；
[0026] 图13是现有技术中的时序图；
[0027] 图14是根据第五实施例的DLL电路的布置的例子的框图；
[0028] 图15是示出根据第五实施例的相位比较器3和失锁检测电路10的电路布置的例子的框图；
[0029] 图16A～16C是第五实施例中的操作时序图；
[0030] 图17是示出根据第五实施例的伪锁检测电路20、CP 6和LPF 8的电路布置的例子的电路图；
[0031] 图18A和图18B是用于解释第五实施例中的伪锁解除操作的时序图。
具体实施方式
[0032] 以下，将参照附图描述本发明的实施例。
[0033] 〔第一实施例〕
[0034] 第一实施例被配置为使得VCDL输出具有反馈时钟的1/2延迟时间的中间时钟，进行基准时钟和中间时钟之间的逻辑或运算以检测逻辑或输出的脉冲的下降沿，并产生用于相位比较器的复位信号。
[0035] 图1是根据第一实施例的延迟锁定环电路(DLL电路)1的总体框图。附图标记N1表示被输入到低通滤波器(LPF)8的、来自CP 6的输出节点；N2表示压控延迟线(VCDL)9的控制电压被输入到的、来自LPF 8的输出节点。相位比较器3对基准时钟CLKIN的第二个脉冲的上升沿与反馈时钟FBCLK的第一个脉冲的上升沿进行比较。附图标记Up表示相位比较器3从中输出用于升高在CP 6的输出节点N1处的电压的升信号的节点；以及Dn表示相位比较器3从中输出用于降低在CP 6的输出节点N1处的电压的降信号的节点。
[0036] VCDL 9在输入节点T0处接收基准时钟CLKIN，并且经由24个内部单位延迟元件从节点T24输出反馈时钟FBCLK。在这种情况下，节点T24是来自第24个延迟元件的输出。VCDL 9被设计为随着输出节点N2的电压增大而缩短反馈时钟FBCLK相对于基准时钟CLKIN的延迟时间。VCDL 9还从节点T12向失锁检测电路10输出中间时钟(第一中间时钟)。节点T12是来自第12个延迟元件的输出。VCDL 9还从节点T4和节点T11向伪锁检测电路20输出中间时钟(第二中间时钟和第三中间时钟)。节点T4和T11分别是来自第4个延迟元件和第11个延迟元件的输出。
[0037] 失锁检测电路10用作用于从在节点T0处的基准时钟CLKIN和在节点T12处的中间时钟产生复位信号的复位电路，并且能够经由节点N15来复位相位比较器3。伪锁检测电路20从在节点T4处的第二中间时钟和在节点T11处的第三中间时钟产生复位信号，并且能够经由节点N20来复位CP 6。
[0038] 图2示出VCDL 9的块的内部电路。将描述通过VCDL 9的延迟控制。参照图2，附图标记50表示单位延迟元件；51表示控制电压节点；52表示形成恒流源的n沟道MOS晶体管；53和55表示形成反相器的n沟道MOS晶体管；以及54和56表示形成反相器的p沟道MOS晶体管。以下把n沟道MOS晶体管和p沟道MOS晶体管分别简写为nMOS和pMOS。
[0039] 当构成反相器的nMOS 53和pMOS 54的共用栅极N21处的电压从Gnd(例如，0V)变为Vdd(例如，1.8V)时，反相器的输出节点N22处的电压从Vdd变为Gnd。注意，N22是nMOS 53和pMOS 54的共用漏极。这是因为，当pMOS 54从导通状态切换为截止状态从而使N22从Vdd断开时，nMOS 53从截止状态切换为导通状态从而经由nMOS 53和nMOS 52使N22与Gnd相连接。在该切换定时，电子经由N19(nMOS 52的漏极和nMOS 53的源极的共用节点)从nMOS 52的源极(Gnd)流向N22的寄生电容。这些电子被存储在寄生电容中。
[0040] 改变在控制电压节点51处的电压将控制要从形成恒流源的nMOS 52被供给的电流。即，减小在控制电压节点51处的电压将减少从nMOS 52的源极流向漏极N19的电子的数量。在这种情况下，即使nMOS 53是导通的，流入N22的寄生电容中的电子的数量也是少的。这增大反相器(nMOS 53和pMOS 54)的输出节点N22处的电压从Vdd变为Gnd的下降沿延迟。同样，能够增大反相器(nMOS55和pMOS 56)输出N23的下降沿延迟。这控制在单位延迟元件50的输出节点N23处的相对于输入节点N21的脉冲延迟，以便保持上升沿定时和下降沿定时两者恒定。即，单位延迟元件50可在保持输入N21处的脉冲和输出N23处的脉冲之间的占空比(Vdd间隔与一个信号周期之比)恒定时，使输出节点N23处的脉冲被延迟控制的延迟时间。
[0041] 图2所示的第一实施例中的VCDL 9被称为nMOS电流饥饿VCDL。如图1所示，来自LPF 8的输出节点N2控制VCDL 9的延迟时间。即，节点N2与图3中的控制电压节点51相连接。
[0042] 第一实施例中的VCDL 9被配置为使得24个单位延迟元件50被布置在基准时钟CLKIN和反馈时钟FBCLK之间。VCDL 9可将中间时钟从第12个单位延迟元件的输出节点T12输出到该块的外面，即失锁检测电路10。VCDL 9可将第二中间时钟和第三中间时钟从第四个单位延迟元件T4和第11个单位延迟元件的输出节点T11输出到该块的外面，即伪锁检测电路20。
[0043] 图3示出图1中的相位比较器3和失锁检测电路10的块的内部电路。参照图3，附图标记12表示下降沿检测电路；13和14表示上升沿触发型D触发器(以下要被简称为DFF)；15表示与门；以及16、19表示或非门。与上述元件的附图标记相同的附图标记表示相同的元件。失锁检测电路10包含或非门19和下降沿检测电路12。或非门19包含作为输入节点的节点T12和T0以及作为输出节点的节点N14。即，或非门19被配置为进行在具有节点T24的1/2延迟时间的节点T12处的第一中间时钟和在节点T0处的基准时钟之间的逻辑或运算，并使输出反相。该输出是节点N14处的脉冲。下降沿检测电路12接收节点N14处的脉冲并检测N14处的脉冲的下降沿以输出短脉冲。
[0044] 图3中的相位比较器3包含DFF 13和14、与门15以及或非门16。如果DFF 13和14分别处于在RB节点处施加Vdd电势时的设定状态，那么，在CK节点处的脉冲的上升沿处，D节点处的电势被输出到Q节点。由于DFF 13和14中的每一个的D节点被固定到Vdd电势，因此，各DFF在CK节点处的脉冲的上升沿处从Q节点输出Vdd电势。另外，当Gnd电势被施加到RB节点上时，DFF 13和14中的每一个被复位以从Q节点输出Gnd电势。由于DFF 13和14基于静态逻辑，因此，相位比较器3也基于静态逻辑。
[0045] 图4是图3中的下降沿检测电路12的详细电路图。参照图4，附图标记21表示或非门；以及22表示三级反相器。附图标记N16表示三级反相器22的输出节点。三级反相器22将具有延迟的反相脉冲从节点N14输出到节点N16。在或非门21处进行或非的N14和N16上的信号将向N15输出具有与三级反相器22的延迟时间对应的脉冲宽度并且在检测N14处的脉冲的下降沿时所获得的脉冲。三级反相器22可包含奇数个级，并且，这奇数个级可被选择以向下降沿检测电路12的后一级传送在N15处输出的短脉冲。
[0046] 图5A～5C是从失锁状态逃脱到正常状态时的操作时序图。将参照图5A～5C描述图3中的相位比较器3和失锁检测电路10的操作。参照图5A～5C，T0、T24、Up、Dn、T12、N14、N15、N11和N17表示图3中的相应节点处的电压波形。如图5A所示，当基准时钟CLKIN和反馈时钟FBCLK被输入到T0和T24时，相位比较器3应进行操作，以使得基准时钟的上升沿b与反馈时钟的上升沿c一致。在图5A的定时的较早部分中，相位比较器3误操作而在如封闭的虚线所示的失锁状态中输出信号脉冲。当电源被接通或外部时钟被扰乱时，或者，当在检测伪锁时执行初始化(延迟时间被最小化)时，出现失锁。
[0047] 接着将描述从该失锁状态逃脱到正常状态的过程。如图5A所示，或非门19输出像N14那样的脉冲。然后，如N15处的波形所示，下降沿检测电路12在检测到N14处的脉冲的下降沿时输出短脉冲。图3中的或非门16接收以这种方式产生的节点N15处的脉冲，并输出像图5A中的N17处的d所示的那样的复位脉冲。然后，像N17处的d所示的那样的复位脉冲将DFF 13和14复位。结果，T24处的反馈时钟的脉冲的、像图5A中的e所示的那样的上升沿被检测到，并且，图3中的DFF 14的Q节点被设为Vdd电势。DFF 14的Q节点保持在Vdd电势，直到在T0处的基准时钟的像f所示的那样的上升沿处将DFF 13的Q节点设为Vdd电势。然后，Q节点被设为Gnd电势。作为结果，降信号在时间e和f之间的间隔中被输出到与DFF 14的Q节点相连接的相位比较器3的Dn节点。这逐渐延迟输出到T24的反馈时钟FBCLK。即，该电路已逃脱失锁状态并返回正常状态。
[0048] 以这种方式向相位比较器3的Up节点和Dn节点输出正常的升信号和降信号将降低图1中的N1和N2处的电势，并逐渐增加反馈时钟(T24)相对于基准时钟(T0)的延迟时间。当反馈时钟(T24)相对于基准时钟(T0)的延迟时间与一个周期一致时，DLL电路1被锁定。
[0049] 图5B示出当DLL电路1被锁定时它的各节点处的脉冲。当该电路被锁定时，基准时钟(T0)从第一中间时钟(T12)恰好偏移半个周期。作为结果，如图5B中的N14所示，在基准时钟(T0)和第一中间时钟(T12)的上升沿和下降沿处会出现短脉冲。但是，由于在检测短脉冲时获得的图5B中的N15和N17处的脉冲在不出现Up节点和Dn节点处的升信号和降信号时的定时复位DFF 13和14，因此相位比较器3保持正常地进行操作。
[0050] 图5C是代表当反馈时钟FBCLK从基准时钟CLKIN延迟时执行的操作的时序图。当电源波动或外部输入的基准时钟被扰乱时，会出现该状态。在这种情况下，该电路进行操作以使得图5C中的反馈时钟FBCLK的上升沿c与基准时钟CLKIN的上升沿b一致。即，CP 6使得升信号Up的脉冲宽度比降信号Dn的脉冲宽度大，以缩短VCDL9的延迟时间。或非门19在节点N14处输出来自基准时钟(T0)和中间时钟(T12)的像图5C中所示的那样的脉冲。作为结果，当检测到节点N14处的脉冲的下降沿时，在节点N15处出现脉冲。或非门16在时间d处将节点N17设为Gnd电势以复位DFF 13和14。但是，在该时间中，升信号Up和降信号Dn两者均处在Gnd，由此，对于将升信号Up和降信号Dn设为Vdd电势的脉冲宽度没有影响。出于这个原因，在给定的时间段之后，如图5B所示，第一实施例的DLL电路1到达锁定状态。
[0051] 图6是伪锁检测电路20、CP 6和LPF 8的电路图。将参照图6描述图1中的伪锁检测电路20、CP 6和LPF 8。伪锁检测电路20包含上升沿触发D触发器(以下要被简写为DFF)23。CP 6包含pMOS61、恒流源62和63、以及开关64和65。LPF 8包含电容器66。CP 6和LPF 8根据升信号和降信号确定用于VCDL 9的控制电压。更具体地，当升信号被输入到Up节点时，开关64在该期间中保持为开，并且，恒流源62向电容器66供给恒定电流。
结果，CP 6的输出节点N1和LPF的输出节点N2处的电势增加。作为结果，VCDL 9的延迟时间减少。当降信号到达Dn端子时，开关65被接通从而使得恒流源63从电容器66去除恒定电流。然后，N1和N2处的电势下降。作为结果，VCDL 9的延迟时间增加。当锁定状态被设定时，升信号和降信号的脉冲宽度变相得相同，并且，开关64和开关65的开时间变得相同。结果，节点N1和N2处的电势被固定。在这种情况下，电容器66还用作LPF 8以去除高频噪声。
结果，CP 6的输出节点N1和LPF的输出节点N2处的电势增加。作为结果，VCDL 9的延迟时间减少。当降信号到达Dn端子时，开关65被接通从而使得恒流源63从电容器66去除恒定电流。然后，N1和N2处的电势下降。作为结果，VCDL 9的延迟时间增加。当锁定状态被设定时，升信号和降信号的脉冲宽度变相得相同，并且，开关64和开关65的开时间变得相同。结果，节点N1和N2处的电势被固定。在这种情况下，电容器66还用作LPF 8以去除高频噪声。
[0052] 伪锁检测电路20包含DFF 23。第三中间时钟T11和第二中间时钟T4分别被输入到DFF 23的D和CK节点。来自DFF 23的QN节点的输出然后与CP 6的pMOS 61的栅极相连接。图7A～7C是与伪锁检测电路20相关联的时序图。图7A示出正常的锁定状态中的T0、T24、T11、T4和N20的电压波形。此时，T0和T24的上升沿a和b相互一致，并且，T11(D节点)在T4(CK节点)的脉冲的上升沿处处于Gnd电势。图6中的DFF 23处于向RB节点施加Vdd电势的设定状态，由此，DFF 23在CK节点处的脉冲的上升沿处向Q节点输出D节点的电势。另一方面，DFF 23将Q节点处的反相信号输出到QN节点。因此，N20总是处于Vdd电势，并且，CP 6的pMOS 61保持为关。N1和N2处的电势保持在当DLL电路1被锁定时被设定的电势。
[0053] 图7B是在出现具有一个周期的延迟的伪锁的情况下的时序图。虽然T0和T24的上升沿a和b应被锁定，但是，从T0的上升沿a被延迟一个周期的上升沿c以及T24的上升沿b被锁定，由此导致伪锁状态。在这种情况下，在T4(CK节点)的脉冲的上升沿处，T11(D节点)处于Vdd电势。出于这个原因，N20(QN节点)被设为处于Gnd电势，并且，CP 6中的pMOS 61被接通从而使N1和N2处的电势升高到Vdd电势。作为结果，VCDL 9的延迟时间被最小化，并且，DLL电路1被恢复到初始状态。
[0054] 图7C示出出现具有两个周期的延迟的伪锁的情况。虽然T0和T24的上升沿a以及b应被锁定，但是，从T0的上升沿a延迟两个周期的上升沿d和T24的上升沿b被锁定。在这种情况下，在T4(CK节点)的脉冲的上升沿处，T11(D节点)处于Vdd电势。出于这个原因，N20(QN节点)被设为处于Gnd电势，并且，pMOS 61被接通从而使N1和N2的电势升高到Vdd电势。作为结果，VCDL 9的延迟时间被最小化，并且，DLL电路1被恢复到初始状态。
[0055] 这样，当第二中间时钟T4在第三中间时钟T11的上升沿(ON状态)处升高时，伪锁检测电路20将作为初始化信号的N20设为Gnd电势。通过该操作，伪锁检测电路20用作初始化电路以经由CP 6来初始化VCDL 9的延迟时间。CP 6根据初始化信号的输入通过将控制电压设为它具有的最大值(Vdd电势)来初始化控制电压。以上是对于伪锁检测电路的描述。
[0056] 即使当DLL电路1在检测到伪锁时被恢复到初始状态时，根据第一实施例的失锁防止方法也能够防止失锁。这是因为，当DLL电路1处于失锁状态时，根据第一实施例的失锁检测电路10允许通过复位相位比较器3而从失锁状态恢复到正常状态。
[0058] 根据上面的描述，在第一实施例中，VCDL包含24个单位延迟元件，并且，相位比较器将作为基准时钟的输入节点T0处的时钟与作为反馈时钟的输出节点T24处的时钟进行比较。但是，VCDL的单位延迟元件的数量是任意设定的。另外，可以从VCDL任意地选择相位比较器对其进行相互比较的输出时钟。基准时钟不需要与到VCDL的输入时钟是同样的，而可以是来自VCDL的中间时钟。另外，根据以上的描述，在第一实施例中，失锁检测电路接收基准时钟和具有反馈时钟相对于基准时钟的延迟时间的1/2的延迟时间的中间时钟，并且计算两者之间的逻辑或。但是，该电路不需要严格地使用基准时钟，而是可以使用基准时钟附近的时钟。另外，要被使用的中间时钟不需要严格地为具有1/2的延迟时间的中间时钟，而是可以捡取附近的时钟。如果反馈时钟相对于基准时钟的延迟时间为1，那么基准时钟附近的时钟为具有在该延迟时间的±1/5内的延迟时间的时钟。另外，中间时钟优选为具有在该延迟时间的1/2±1/5内的延迟时间的时钟。
[0059] 在假定VCDL是像图2所示的那样的nMOS电流饥饿VCDL的情况下描述了第一实施例。但是，本发明可被应用于任何类型的VCDL，包含pMOS电流饥饿VCDL、nMOS-pMOS电流饥饿VCDL和全差分VCDL。
[0060] 〔第二实施例〕
[0061] 根据第二实施例的失锁检测电路省略第一实施例中的下降沿检测电路12。除了省略下降沿检测电路12以外，第二实施例中的DLL电路的总体框图与第一实施例中的图1所示的DLL电路的总体框图相同。第二实施例不包含下降沿检测电路12，因此，或非门19的输出N15直接与或非门16的输入相连接。出于这个原因，第二实施例的电路比第一实施例的电路紧凑。
[0062] 将参照图8A和图8B的时序图描述第二实施例的操作。图8A示出在从失锁状态逃脱到正常状态时的操作。该时序图中的T0、T24、Up、Dn、T12、N15、N11和N17表示图3中的相应节点处的电压波形。如图8A所示，当基准时钟CLKIN和反馈时钟FBCLK被输入到T0和T24时，相位比较器3应进行操作以使得基准时钟的上升沿b与反馈时钟的上升沿c一致。但是，在图8A中的第一半定时中，相位比较器3误操作为输出如封闭的虚线所示的失锁脉冲。
[0063] 以下将描述根据第二实施例的逃脱失锁的方法。如图8A所示，或非门19输出像N15处的脉冲那样的脉冲。N15处的脉冲穿过或非门16，产生像节点N17处的d所示的那样的复位脉冲。由d所示的复位脉冲复位DFF 13和14。在这种情况下，N17处的复位脉冲的结束时间d优选具有从T0处的脉冲的上升沿时间b开始的长的延迟。从T0处的脉冲的上升沿b的位置经由两级或非门19和16确定N17处的脉冲的上升沿d的位置。出于这个原因，即使使用最快的或非门也会导致延迟，因此，可使用最快的或非门。但是，在第二实施例中，为了可靠地逃脱失锁，两级或非门19和16中的任一个或两个是慢的或非门。作为替代方案，优选地将具有偶数个级的反相器插入到两级或非门19和16的输出中的任一个或两个中，以增大N15或N17处的脉冲的延迟。
[0064] 作为上述的逃脱操作的结果，该电路检测像图8A中的e所示的那样的T24处的反馈时钟的脉冲的上升沿，并且将图3中的DFF 14的Q节点处的输出设为Vdd电势。然后，DFF 14基于T12的下降沿g而在N17的下降沿h处复位，并且，DFF 14的Q节点处的输出被设为Gnd电势。作为结果，在从时间e到时间h的间隔中，降信号被输出到与DFF 14的Q节点相连接的、相位比较器3的Dn节点。结果，输出到T24的反馈时钟FBCLK逐渐地延迟。即，电路逃脱失锁并返回正常状态。
[0065] 第一实施例中的Dn节点处的降信号和第二实施例中的Dn节点处的降信号之间的比较将表明，第二实施例中的降信号具有较短的脉冲宽度。即，与第一实施例中的相位比较器相比，第二实施例中的相位比较器的增益(＝脉冲宽度/相位差)较小。出于这个原因，与锁定第一实施例的DLL电路相比，锁定第二实施例的DLL电路花费较长的时间。即，第一实施例的DLL电路1的电路尺寸比第二实施例的大，但是锁定DLL电路花费的时间较短。
[0066] 图8B示出当DLL电路1被锁定时相应节点处的脉冲。当该电路被锁定时，基准时钟T0从中间时钟T12恰好偏移半个周期。作为结果，在基准时钟T0和时钟T12的上升沿和下降沿处会出现短脉冲。但是，由于在检测短脉冲时获得的图8B中的N15和N17的脉冲在不出现升信号和降信号时的定时将DFF 13和14复位，因此，相位比较器3保持正常地进行操作。
[0067] 〔第三实施例〕
[0068] 除了被配置为防止失锁检测电路向相位比较器输出对于锁定来说不必要的短脉冲以外，第三实施例几乎与第一实施例相同。根据第三实施例的DLL电路的总体框图与第一实施例中的图1所示的DLL电路的总体框图相同。相位比较器的布置与第一实施例中参照图3所描述的布置相同。
[0069] 图9是根据第三实施例的失锁检测电路12的详细电路图。参照图9，附图标记30和31表示占空比转换电路；以及32和33表示反相器。与上述元件的附图标记相同的附图标记表示相同的元件。失锁检测电路12与第一实施例中的图3所示的失锁检测电路10的不同之处在于，来自T0和T12的输入经由占空比转换电路30和31被输入到或非门34。在这种情况下，由于本发明中的或逻辑包含或非逻辑，因此或非门34的符号与图3中的或非门19的符号不同。
[0070] 将参照图10A和图10B的时序图来描述第三实施例的操作。图10A是示出从失锁状态逃脱到正常状态的操作的时序图。参照该时序图，附图标记T0、T24、Up、Dn、T12、N18、N19、N15、N11和N17表示如图9和图3中的相位比较器3的相应节点处的电压波形。如图10A所示，当基准时钟CLKIN和反馈时钟FBCLK被输入到T0和T24时，相位比较器3应进行操作以使得基准时钟的上升沿b与反馈时钟的上升沿c一致。但是，在图10A中的第一半定时中，相位比较器3误操作为输出如由封闭的虚线所示的失锁脉冲。
[0071] 以下将描述根据第三实施例的逃脱失锁的方法。如图9所示，来自VCDL 9的中间时钟T12和基准时钟CLKIN T0被输入到占空比转换电路31和30。占空比转换电路31和30各自被设计为使得输入侧的反相器32中的pMOS具有长的沟道长度Lp并使得反相器33中的nMOS具有长的沟道长度Ln。作为结果，即使具有50％的占空比的脉冲被输入到占空比转换电路31和30中的每一个，输出也大于50％(例如，为55％)。
[0072] 占空比转换电路31和30的输出节点N19和N18被输入到或非门34。或非门34的输出节点N14之后的信号流与参照图1和图3描述的第一实施例中的相同，因此将省略对信号流的描述。
[0073] 图10B是当DLL电路1被锁定时相应节点处的时序图。当该电路被锁定时，基准时钟T0从中间时钟T12恰好偏移半个周期。作为结果，在第一实施例中，如图5B中的N14的情况那样，在基准时钟T0和中间时钟T12的上升沿和下降沿处会出现短脉冲。相反，由于第三实施例加入了占空比转换电路30和31，因此，如图10B中的节点N14和N15处的电压波形所示，失锁检测电路10在DLL电路被锁定时不输出复位脉冲。
[0074] 在第三实施例中，当DLL电路被锁定时，失锁检测电路不输出脉冲以复位相位比较器。出于这个原因，当选择相位比较器时，不需要考虑与失锁检测电路的信号交换关系。这可提高设计的效率。能够对于相位比较器使用参照图3描述的静态逻辑或动态逻辑。
[0075] 另外，第三实施例不需要总是使用占空比转换电路31。当DLL电路1被锁定时，在相位比较器3的节点Up和Dn处出现短脉冲。作为结果，经由“与”15在N11处产生短脉冲(图10B)。如果不使用占空比转换电路31，那么在T12的下降沿和T0的上升沿之间的时间间隔中产生N15的短脉冲。但是，N15的该短脉冲在几乎与N11的短脉冲相同的时间出现。这在N17的输出结果中没有产生差异。
[0076] 〔第四实施例〕
[0077] 第四实施例将第一中间时钟设为具有反馈时钟的1/3的延迟时间的时钟，并导致VCDL输出具有反馈时钟的2/3的延迟时间的第四中间时钟。然后该实施例计算包含基准时钟、第一中间时钟和第四中间时钟的三个输入的逻辑或，并且，检测逻辑或输出的脉冲的下降沿，由此产生用于相位比较器的复位信号。
[0078] 图11是第四实施例的DLL电路1′的总体框图。与上述元件的附图标记相同的附图标记表示相同的元件。VCDL 9从节点T8和T16向失锁检测电路10输出中间时钟。本实施例中的失锁检测电路10的布置与第一实施例不同。更具体地，第一实施例使用两输入或非门作为或非门19，而第四实施例使用三输入或非门。在其它的方面，这些实施例具有相同的布置。图11中的VCDL 9的节点T0、节点T8和节点T16被输入到三输入或非门。
[0079] 图12A是第四实施例中的从失锁状态逃脱到正常状态时的时序图。上述的三输入或非门35输出像N14那样的电压波形。在其它的方面，本实施例的操作与第一实施例的操作相同，因此，将省略对于操作的描述。图12B是第四实施例的DLL电路11被锁定时相应节点处的时序图。当该电路被锁定时，基准时钟T0从第一中间时钟T12恰好偏移半个周期。作为结果，在第一实施例中，在基准时钟T0和第一中间时钟T12的上升沿和下降沿处会出现短脉冲，如在图5B中的N14的情况下那样。与此相反，由于第四实施例对于逻辑或计算使用三输入或非门35，因此，如图12B中的节点N14和节点N15的电压波形所示，当DLL电路被锁定时失锁检测电路10不输出复位脉冲。
[0080] 在第四实施例中，当DLL电路被锁定时，失锁检测电路不输出用于复位相位比较器的脉冲。出于这个原因，当选择相位比较器时，不需要考虑与失锁检测电路的信号交换关系。这可提高设计的效率。能够对于相位比较器使用上述的静态逻辑或动态逻辑。
[0081] 根据以上的描述，在第四实施例中，基准时钟、具有反馈时钟相对于基准时钟的延迟时间的1/3的延迟时间的第一中间时钟和具有反馈时钟的延迟时间的2/3的延迟时间的第二中间时钟被输入到失锁检测电路。但是，该电路不需要严格地使用基准时钟，而是可以使用基准时钟附近的时钟。另外，要被使用的中间时钟不需要严格地为具有1/3和2/3的延迟时间的中间时钟，并且，附近的时钟可以被捡取。如果反馈时钟相对于基准时钟的延迟时间为1，那么基准时钟附近的时钟为延迟时间在反馈时钟的延迟时间的±1/5内的时钟。另外，第一中间时钟优选为延迟时间在反馈时钟的延迟时间的1/3±1/5内的时钟。第二中间时钟优选为延迟时间在反馈时钟的延迟时间的2/3±1/5内的时钟。
[0082] 虽然第四实施例使用三输入或门，但是，通过利用本发明的思想，能够通过使用具有更多的输入的或门(例如，四输入或门或者五输入或门)来形成失锁检测电路。
[0083] 在诸如CMOS传感器的半导体芯片中加入本发明的DLL电路可实现芯片中的时钟同步、芯片中的多相时钟产生和时钟乘法等。这使得能够设计具有小的用于采样/保持等的时钟余量的半导体芯片，由此提供高速的半导体芯片。
[0084] 上述的各实施例的延迟锁定环电路可在外部时钟信号被扰乱、在检测到伪锁时执行初始化和接通电源的情况中的任一种情况下可靠地防止失锁。另外，由于通过仅使用逻辑电路来形成失锁检测电路，因此，电路耗费低的功率并具有紧凑的布局。
[0085] 〔第五实施例〕
[0086] 图14是根据第五实施例的延迟锁定环电路(DLL电路)1的总体框图。与上述元件的附图标记相同的附图标记表示相同的元件。
[0087] VCDL 9包含49个内部单位延迟元件50并在输入节点处接收外部时钟T_1。VCDL9经由内部单位延迟元件输出来自节点T0的基准时钟CLKIN和来自节点T48的反馈时钟FBCLK。VCDL 9被设计为随着输出节点N2的电压增加而缩短反馈时钟FBCLK相对于基准时钟CLKIN的延迟时间。VCDL 9还从节点T13向伪锁检测电路20输出中间时钟，并从节点T24向失锁检测电路10输出另一中间时钟。
[0088] 失锁检测电路10用作从外部时钟T_1和节点T24处的中间时钟产生复位信号的复位电路，并且可经由节点N15复位相位比较器3。伪锁检测电路20从外部时钟T_1和节点T13处的中间时钟产生复位信号，并且可经由节点N20复位CP 6。
[0089] 图15示出图14中的相位比较器3和失锁检测电路10的块的内部电路。在图14中，与上述元件的附图标记相同的附图标记表示相同的元件。失锁检测电路10包含或非门19、下降沿检测电路12和反相器80。反相器接收外部时钟T_1并且将反相的信号输出到或非门19。或非门19以节点T24和来自反相器80的输出作为输入节点，并且以节点N14作为输出节点。即，或非门19被配置为对具有节点T48的1/2的延迟时间的节点T24处的中间时钟和节点T0处的基准时钟CLKIN附近的外部时钟T_1之间进行逻辑或运算，并且使输出反相。该输出是节点N14处的脉冲。
[0090] 下降沿检测电路12接收节点N14处的脉冲并检测N14处的脉冲的下降沿以输出短脉冲。下降沿检测电路12的电路配置与在第一实施例中的图4中示出的电路配置相同。
[0091] 将参照图16A～16C的操作时序图描述图15中的相位比较器3和失锁检测电路10的操作。图16A示出从失锁状态逃脱到正常状态的操作。参照图16A～16C，T_1、T0、T48、Up、Dn、T24、N14、N15、N11和N17表示图14中的相应节点处的电压波形。如图16A所示，当基准时钟CLKIN和反馈时钟FBCLK被输入到T0和T48时，相位比较器3应进行操作，以使得基准时钟的上升沿b与反馈时钟的上升沿c一致。在图16A的定时的较早部分中，如封闭的虚线所示，相位比较器3误操作为输出失锁状态中的信号脉冲。当电源被接通或外部时钟被扰乱时，或者，当在检测到伪锁时执行初始化(延迟时间被最小化)时，出现该失锁。
[0092] 以下将描述从该失锁状态逃脱到正常状态的过程。如图16A所示，或非门19输出像N14那样的脉冲。然后，如N15处的波形所示，下降沿检测电路12在检测到N14处的脉冲的下降沿时输出短脉冲。图15中的或非门16接收以这种方式产生的节点N15处的脉冲，并且输出像图16A中的N17处的d所示的那样的复位脉冲。像N17处的d所示的那样的复位脉冲然后复位DFF 13和14。结果，图16A中的e所示的那样的T48处的反馈时钟的脉冲的上升沿被检测，并且，图15中的DFF 14的Q节点被设为Vdd电势。DFF 14的Q节点被保持在Vdd电势，直到DFF 13的Q节点在像f所示的那样的T0处的基准时钟的上升沿处被设为Vdd电势。然后，Q节点被设为Gnd电势。作为结果，降信号在时间e和f之间的间隔中被输出到与DFF 14的Q节点相连接的相位比较器3的Dn节点。这逐渐延迟输出到T48的反馈时钟FBCLK。即，该电路已逃脱失锁状态并返回到正常状态。
[0093] 以这种方式向相位比较器3的Up和Dn节点输出正常的升信号和降信号将降低图14中的N1和N2处的电势并逐渐增加反馈时钟(T48)相对于基准时钟(T0)的延迟时间。
当反馈时钟(T48)相对于基准时钟(T0)的延迟时间与一个周期一致时，DLL电路1被锁定。
当反馈时钟(T48)相对于基准时钟(T0)的延迟时间与一个周期一致时，DLL电路1被锁定。
[0094] 图16B示出当DLL电路1被锁定时在其各节点处的脉冲。由于N15处的来自失锁检测电路10的复位脉冲在Up节点和Dn节点处的升信号和降信号不出现时的定时复位DFF13和14，因此，相位比较器3保持正常地操作。
[0095] 图16C是代表当反馈时钟FBCLK从基准时钟CLKIN延迟时所执行的操作的时序图。由于N15处的来自失锁检测电路10的复位脉冲在不出现Up和Dn节点处的升信号和降信号时的定时处复位DFF13和14，因此，相位比较器3保持正常地操作。
[0096] 图17是伪锁检测电路20、CP 6和LPF 8的电路图。将参照图17描述图14中的伪锁检测电路20、CP 6和LPF 8。在图17中，与上述元件的附图标记相同的附图标记表示相同的元件。伪锁检测电路20包含DFF 23。外部时钟T_1和中间时钟T13分别被输入到DFF 23的D和CK节点。来自DFF 23的Q节点的输出然后与CP 6的pMOS 61的栅极相连接。
[0097] 图18A和图18B是与伪锁检测电路20相关联的时序图。图18A示出正常锁定状态中的T_1、T0、T48、T13和N20的电压波形。此时，T0和T48的上升沿a和b相互一致，并且，T_1在T13(CK节点)的脉冲的上升沿处处于Vdd(高)电势。图17中的DFF 23处于向RB节点施加Vdd电势的设定状态，由此，DFF 23在CK节点处的脉冲的上升沿处向Q节点输出D节点处的电势。因此，N20总是处于Vdd电势，并且，CP 6的pMOS 61保持为关。N1和N2处的电势保持处于当DLL电路1被锁定时设定的电势。
[0098] 图18B是出现具有一个周期的延迟的伪锁的情况下的时序图。虽然T0和T48的上升沿a和b应被锁定，但是，从T0的上升沿a延迟一个周期的上升沿c和T48的上升沿b被锁定，由此导致伪锁状态。在这种情况下，在T13(CK节点)的脉冲的上升沿处，T_1(D节点)处于Gnd电势。出于这个原因，N20(Q节点)被设为处于Gnd(低)电势，并且，CP 6中的pMOS 61被接通从而使得N1和N2处的电势升高到Vdd电势。作为结果，VCDL 9的延迟时间被最小化，并且，DLL电路1被恢复到初始状态。
[0099] 即使当在检测到伪锁时DLL电路1被恢复到初始状态时，根据第五实施例的失锁防止方法也可防止失锁。这是因为，当DLL电路1处于失锁状态中时，根据第五实施例的失锁检测电路10允许通过复位相位比较器3而从失锁状态恢复到正常状态。另外，由于外部时钟被提供给失锁检测电路10和伪锁检测电路20以减小VCDL的输出负载，因此，所以来自VCDL的输出信号变为良好对称。因此，基准时钟和反馈时钟之间的相位差可被最小化。
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