[0002] 本申请要求在2010年7月8日提交的韩国
专利申请No.10-2010-0065959的优先权，其全部内容通过引用包含在本文中。
技术领域
[0003] 本
发明的示例性
实施例涉及在
半导体集成
电路中使用的延迟锁定环(DLL)。
背景技术
[0004] 诸如各种逻辑运算器件、CPU和
存储器件的半导体集成电路包括处理数据的
逻辑电路。为了正常地处理数据，半导体集成电路的逻辑电路可以与从
振荡器输出的基准
信号同步地操作。在此，半导体集成电路可以包括延迟锁定环，所述延迟锁定环使从振荡器输出的
时钟信号与逻辑电路的工作时钟同步。
[0005] 通常的延迟锁定环包括延迟线，所述延迟线具有
串联耦合的多个单位延迟单元。随着延迟锁定环的延迟范围的增大，延迟线变长。换言之，串联耦合的单位延迟单元的数量与延迟锁定环的延迟范围(即延迟量)的扩大成比例线性地增加。
[0006] 此外，延迟锁定环可以包括选择电路，所述选择电路选择由延迟线延迟的信号中的任意一个信号。延迟范围越是扩大，选择电路的输入通道就越多。换言之，随着延迟范围的扩大，选择电路变得复杂化。
[0007] 因此，上述延迟锁定环在扩大延迟范围方面存在困难，其电路结构的复杂度与延迟范围的大小成比例。另外，随着延迟范围的扩大，延迟锁定环可能占用更大的面积，导致难以进行半导体集成电路的电路布图。
发明内容
[0008] 本发明的示例性实施例涉及一种便于扩大延迟范围的延迟锁定环。
[0009] 本发明的另一个实施例涉及一种延迟锁定环，所述延迟锁定环能够扩大延迟范围而不增加电路结构的元件。
[0010] 根据本发明的一个示例性实施例，提供了一种延迟锁定环，所述延迟锁定环包括：延迟量设置单元，所述延迟量设置单元被配置为设置外部时钟信号的延迟量；粗略延迟单元，所述粗略延迟单元被配置为基于第一单位持续时间，将所述外部时钟信号初次延迟所述设置的延迟量，所述第一单位持续时间是所述粗略延迟单元的单位延迟量；以及精细延迟单元，所述精细延迟单元被配置为基于第二单位持续时间，对所述初次延迟的时钟信号进行精细的二次延迟，所述第二单位持续时间是所述精细延迟单元的单位延迟量，并且所述第二单位持续时间比所述第一单位持续时间小。
附图说明
[0011] 图1是描述根据本发明的一个示例性实施例的延迟锁定环的示意
框图。
[0012] 图2是描述图1的延迟量设置单元的详细框图。
[0013] 图3是描述图1的粗略延迟单元的详细电路图。
[0014] 图4是描述图3的正持续时间计数器的详细电路图。
[0015] 图5是描述图3的负持续时间计数器的详细电路图。
[0016] 图6是描述根据本发明的另一个示例性实施例的延迟锁定环的示意框图。
[0017] 图7是描述图6的延迟量设置单元的详细方框图。
[0018] 图8是描述图6的粗略延迟单元的详细电路图。
[0019] 图9是描述图6的初始控制单元的详细电路图。
[0020] 图10是说明图1至9所示的电路元件的操作的
波形图。
具体实施方式
[0021] 下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本
说明书对于本领域技术人员而言将是清楚且完整的，并且将充分传达本发明的范围。在本说明书中，在本发明的各幅附图和各个实施例中，相同的附图标记表示相同的部件。
[0022] 图1是描述根据本发明的一个示例性实施例的延迟锁定环的示意框图。
[0023] 参见图1，根据本发明的本示例性实施例的延迟锁定环包括延迟量设置单元2、粗略延迟单元4和精细延迟单元6。延迟量设置单元2、粗略延迟单元4和精细延迟单元6配置在半导体集成电路内部。半导体集成电路可以是各种逻辑运算器件、CPU和存储器件中的一种。此外，半导体集成电路可以包括处理数据的逻辑电路单元(未示出)。逻辑电路单元可以与从精细延迟单元6提供的延迟时钟信号同步地操作。提供给粗略延迟单元4的时钟信号CLK由配置在半导体集成电路外部的时钟振荡器(未示出)产生。外部时钟信号CLK可以包括非反相时钟信号CLKT和反相时钟信号CLKB。
[0024] 延迟量设置单元2将延迟量设置为包括时钟信号的总延迟量(即目标延迟量)，并且所述总延迟量包括粗略延迟单元4和精细延迟单元6的延迟量。由延迟量设置单元2设置的基准延迟量可以用与外部时钟信号CLK的一个周期(T)的1/2n相对应的持续时间(或时间)单位(在此，称为“粗略单位持续时间”或“粗略持续时间单位”)来设置。在此，“n”是至少为10的自然数，但是将基于“n”被设置为37这一假设来描述此示例性实施例。在此情况下，基准延迟量大于目标延迟量(即，粗略延迟单元4的粗略延迟量与精细延迟单元6的精细延迟量之和)而小于“目标延迟量+粗略单位持续时间(T/2n)”。另外，可以将基准延迟量设置为以粗略单位持续时间(T/2n)为单位并且处于外部时钟信号CLK的半个周期(T/2)的范围之内。
[0025] 替代地，单位延迟设置单元2可以设置复制延迟量(replica delayamount)以代替设置基准延迟量。复制延迟量可以包括目标延迟恢复量(target delay recovery amount)，所述目标延迟恢复量对应于“外部时钟信号的周期-目标延迟量”。可以将复制延迟量设置为与“外部时钟信号的周期(T)-目标延迟量+粗略单位持续时间(T/2n)”相对应的值。换言之，复制延迟量可以大于目标延迟恢复量而小于“目标延迟恢复量+粗略单位持续时间(T/2n)”。另外，与基准延迟量类似，可以将复制延迟量设置为以粗略单位持续时间(T/2n)为单位并且处于外部时钟信号CLK的半个周期(T/2)的范围之内。
[0026] 粗略延迟单元4基于延迟量设置单元2所设置的“基准延迟量”或复制延迟量，使用用粗略单位持续时间(T/2n)来调节延迟量的方法，来将外部时钟信号CLK延迟粗略延迟量。经粗略延迟单元4延迟得到的初次延迟时钟信号CDCLK被提供至精细延迟单元6。在此，粗略延迟单元4可以将外部时钟信号CLK延迟以粗略持续时间单位为单位的粗略延迟量(即，基准延迟量-T/2n)或者将外部时钟信号CLK延迟“外部时钟的半个周期(T/2)+粗略延迟量”。可以根据从延迟量设置单元2输出的是基准延迟量和复制延迟量中的哪一个来不同地配置粗略延迟单元4。此外，可以根据外部时钟信号CLK被延迟少于外部时钟信号的半个周期(T/2)还是被延迟多于外部时钟信号的半个周期(T/2)来改变粗略延迟单元4的内部连接结构。从粗略延迟单元4输出的初次延迟时钟信号CDCLK包括非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB。
[0027] 精细延迟单元6在粗略单位持续时间(即，外部时钟信号CLK的T/2n)的范围内，对初次延迟时钟信号CDCLK进行精细的二次延迟，所述初次延迟时钟信号CDCLK是经粗略延迟单元4的初次延迟而得到的。经精细延迟单元6精细地延迟而得到的二次延迟时钟信号FDCLK被提供给逻辑电路单元(未示出)作为内部时钟信号。在此，精细延迟单元6可以包括串联耦合的单位延迟单元。根据一个例子，每个单位延迟单元在“精细持续时间单位”或“精细单位持续时间”期间，将初次延迟时钟信号延迟，所述“精细持续时间单位”或“精细单位持续时间”对应于粗略持续时间单位的1/m。“m”是至少为3的自然数。精细延迟单元6可以具有与本领域技术人员周知的延迟锁定环相同的电路结构。因此，将省略关于精细延迟单元的详细电路结构的描述。
[0028] 如上所述，根据本发明的此示例性实施例的延迟锁定环可以通过例如仅改变基准延迟值或复制延迟值，来大大改变外部时钟信号的延迟范围。因此，所述延迟锁定环可以容易地扩大外部时钟信号的延迟量而不增加电路元件。另外，即使
相位差较大，包括所述延迟锁定环的半导体集成电路也可以容易地实现外部时钟信号与逻辑电路单元的工作时钟之间的同步。
[0029] 图2是描述图1的延迟量设置单元2的详细框图。
[0030] 参见图2，延迟量设置单元2包括延迟量脉冲发生器10、第一振荡器12和第一计数器14。
[0031] 延迟量脉冲发生器10响应于使能信号EN产生延迟量脉冲DDP。根据一个例子，当对包括所述延迟锁定环的半导体集成电路提供电源
电压时，使能信号EN具有特定的逻辑电平(例如，逻辑高电平)。根据一个例子，自使能信号EN从基本逻辑电平(例如，逻辑低电平)变为特定的逻辑电平的时刻(即上升沿)开始，在与目标延迟量或目标延迟恢复量相对应的持续时间期间，延迟量脉冲DDP保持特定的逻辑电平(例如，逻辑高电平)。为了便于说明，假设从延迟量脉冲发生器10产生的延迟量脉冲DDP包括目标延迟恢复量(即，外部时钟信号的周期(T)-目标延迟量)。
[0032] 第一振荡器12响应于从延迟量脉冲发生器10产生的延迟量脉冲DDP来产生第一振荡信号REPOSC。如图10所示，第一振荡信号REPOSC例如只在延迟量脉冲DDP保持特定的逻辑电平(例如，逻辑高电平)的持续时间(即，复制延迟量)期间产生。第一振荡信号REPOSC具有与外部时钟信号CLK的周期(T)的1/2n相对应的粗略单位持续时间这样的短的周期。第一振荡信号REPOSC被提供至第一计数器14的时钟
端子。
[0033] 当具有基本逻辑电平(例如逻辑低电平)的反相使能信号ENB施加至第一计数器14的复位端子RST时，第一计数器14执行计数操作。根据一个例子，当
电源电压施加至包括所述延迟锁定环的半导体集成电路时，反相使能信号ENB保持基本逻辑电平(例如逻辑低电平)。根据一个例子，第一计数器14响应于施加至输入端子D的具有特定的逻辑电平(例如，逻辑高电平)的使能信号EN，在施加给时钟端子的第一振荡信号REPOSC的每个上升沿处执行累加1计数。结果，第一计数器14对第一振荡信号REPOSC的数量进行计数，并产生以粗略单位持续时间(T/2n)为单位的复制延迟值REPCNT，如图10所示。例如，假设复制延迟值REPCNT为“5”，如图10所示。而当延迟量脉冲不是具有复制延迟量而是具有基准延迟量时，第一计数器14产生以粗略单位持续时间(T/2n)为单位的基准延迟值。从第一计数器14产生的复制延迟值REPCNT或基准延迟值被提供给图1的粗略延迟单元4。
[0034] 图3是描述图1的粗略延迟单元4的详细电路图。
[0035] 参 见 图 3，粗 略 延 迟 单 元4 包 括 正 持 续 时 间 计 数 器 (positive durationcounter)20、负持续时间计数器(negative duration counter)22、粗略延迟值计算器24和时钟组合器26。
[0036] 正持续时间计数器20响应于非反相外部时钟信号CLKT和反相时钟信号CLKB，基于粗略持续时间单位(即外部时钟信号CLK的T/2n)对外部时钟CLK的正(+)持续时间(即，逻辑高持续时间或正相位持续时间)进行计数，如图10所示。正相位持续时间计数值RCNT被提供给时钟组合器26。
[0037] 类似地，负持续时间计数器22响应于非反相外部时钟信号CLKT和反相时钟信号CLKB，基于粗略持续时间单位(即外部时钟信号CLK的T/2n)对外部时钟CLK的负(-)持续时间(即，逻辑低持续时间或负相位持续时间)进行计数，如图10所示。负相位持续时间计数值FCNT被提供给时钟组合器26和粗略延迟值计算器24。与此同时，正相位持续时间计数值RCNT可以代替负相位持续时间计数值FCNT而被提供给粗略延迟值计算器24。
[0038] 如图10所示，粗略延迟值计算器24在从负持续时间计数器22输出的负相位持续时间计数值FCNT中
采样出半周期计数值HTCNT，并接收从延迟量设置单元2输出(具体地，从第一计数器14输出)的复制延迟值REPCNT。此外，粗略延迟值计算器24根据复制延迟值REPCNT和经采样得到的半周期计数值HTCNT，计算以粗略单位持续时间(T/2n)为单位的粗略延迟值CDCNT。粗略延迟值CDCNT是通过半周期计数值HTCNT与复制延迟值REPCNT之差来计算的，如下面的公式1所表达的。
[0039] CDCNT＝HTCNT-REPCNT 公式1
[0040] 作为一个例子，当假设半周期计数值HTCNT为“37”，复制延迟值REPCNT为“5”时，因此粗略延迟值CDCNT为“32”。为了根据复制延迟值REPCNT和半周期计数值HTCNT计算粗略延迟值CDCNT，粗略延迟值计算器24可以包括第一寄存器242、第二寄存器244、第一
反相器INV1和加法器246。
[0041] 当具有特定逻辑电平的使能信号ENB被提供至使能端子ENT时(例如，当电源电压被提供至半导体集成电路时)，第一寄存器242和第二寄存器244被驱动。
[0042] 第一寄存器242响应于非反相外部时钟信号CLKT，从提供至输入端子的负相位持续时间计数值FCNT中采样出半周期计数值HTCNT。半周期计数值HTCNT与在非反相外部时钟信号CLKT的上升沿处的负相位持续时间计数值相对应。
[0043] 与此同时，第二寄存器244响应于反相外部时钟信号CLKB，在反相外部时钟信号CLKB的每个上升沿处接收复制延迟值REPCNT，所述复制延迟值REPCNT是从图1的延迟量设置单元2(具体地，是从图2的第一计数器14)被提供至第二寄存器244的输入端子D的。由于复制延迟值REPCNT不改变，因此可以取消第二寄存器244。在这种情况下，第一反相器INV1从图2的第一计数器14接收复制延迟值REPCNT。第一反相器INV1将从第二寄存器
244提供的或者从图1的延迟量设置单元2提供的(具体地，从图2的第一计数器14提供的)复制延迟值REPCNT反相。
[0044] 加法器246将从第一寄存器242输出的半周期计数值HTCNT与从第一反相器INV1输出的反相了的复制延迟值相加，并计算粗略延迟值CDCNT，如图10所示。第一反相器INV1包括与复制延迟值REPCNT的比特数一样多的反相器。
[0045] 与此同时，当延迟量设置单元2(具体地，第一计数器14)不是产生复制延迟值REPCNT而是产生基准延迟值时，粗略延迟值计算器24可以从基准延迟值获得粗略延迟值CDCNT。更具体地，粗略延迟值计算器24通过将基准延迟值减“1”，来计算粗略延迟值CDCNT。在这种情况下，粗略延迟值计算器24包括减法器，所述减法器接收基准延迟值和所述减法运算中作为“1”的减数。
[0046] 时钟组合器26使用从正持续时间计数器20输出的正相位持续时间计数值RCNT、从负持续时间计数器22输出的负相位持续时间计数值FCNT和从粗略延迟值计算器24输出的粗略延迟值CDCNT，来将非反相时钟信号CLKT与反相时钟信号CLKB进行组合。经时钟组合器26组合的非反相时钟信号和反相时钟信号具有这样的波形，在所述波形中，外部时钟信号CLK被延迟了以粗略持续时间单位为单位的粗略延迟值CDCNT。换言之，初次被延迟了“粗略单位持续时间(T/2n)×(外部时钟信号CLK的半个周期(T/2)+粗略延迟值CDCNT)”的非反相时钟信号CLKT和反相时钟信号CLKB从时钟组合器26输出。
[0047] 在此，时钟组合器26可以包括第一比较器262、第二比较器264和锁存电路266。
[0048] 第一比较器262具有第一输入端子A和第二输入端子B，该第一输入端子A接收从负持续时间计数器22输出的负相位持续时间计数值FCNT，该第二输入端子B接收来自于粗略延迟值计算器24的加法器246的粗略延迟值CDCNT。当负相位持续时间计数值FCNT等于粗略延迟值CDCNT时，第一比较器262产生具有粗略单位持续时间(T/2n)的宽度的第一相等脉冲(或正相位开始脉冲)FEORP。
[0049] 类似地，第二比较器264具有第一输入端子A和第二输入端子B，该第一输入端子A接收来自于正持续时间计数器20的正相位持续时间计数值RCNT，该第二输入端子B接收来自于粗略延迟值计算器24的加法器246的粗略延迟值CDCNT。当正相位持续时间计数值RCNT等于粗略延迟值CDCNT时，第二比较器264产生具有粗略单位持续时间(T/2n)的宽度的第二相等脉冲(或负相位开始脉冲)SEORP。
[0050] 锁存电路266响应于从第一比较器262输出的第一相等脉冲FEORP来设置输出端子，而响应于从第二比较器264输出的第二相等脉冲SEORP来将输出端子复位。因此，如图10所示，从非反相外部时钟信号CLKT延迟了“粗略单位持续时间(T/2n)×(外部时钟信号CLK的半个周期(T/2)+粗略延迟值CDCNT)”的非反相粗略延迟时钟信号CDCLKT在锁存电路266的非反相输出端子处产生。换言之，相位比非反相外部时钟信号CLKT的相位超前“复制延迟量+T/2n”的非反相粗略延迟时钟信号CDCLKT在锁存电路266的非反相输出端子处被输出。同时，如图10所示，从反相外部时钟信号CLKB延迟了“粗略单位持续时间(T/2n)×(外部时钟信号CLK的半个周期(T/2)+粗略延迟值CDCNT)”的反相粗略延迟时钟信号CDCLKB在锁存电路266的反相输出端子处产生。换言之，相位比反相外部时钟信号CLKB的相位超前“复制延迟量+T/2n”的反相粗略延迟时钟信号CDCLKB在锁存电路266的反相输出端子处被输出。
[0051] 非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB关于非反相外部时钟信号CLKT和反相外部时钟信号CLKB延迟锁定在外部时钟信号的两个周期(2T)之内。非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB从锁存电路266提供给图1的精细延迟单元6。
[0052] 锁存电路266包括第二反相器INV2、第一与非
门NAG1、第三反相器INV3和第二与非门NAG2。第二反相器INV2与第一与非门NAG1串联耦合至第一比较器262的输出端子EQ，并且第三反相器INV3与第二与非门NAG2串联耦合至第二比较器264的输出端子EQ。第一与非门NAG1具有与第二反相器INV2的输出端子相耦合的第一输入端子、与第二与非门NAG2的输出端子相耦合的第二输入端子、和用作非反相输出端子的输出端子。第二与非门NAG2具有与第三反相器INV3的输出端子相耦合的第一输入端子、与第一与非门NAG1的输出端子相耦合的第二输入端子、和用作反相输出端子的输出端子。
[0053] 替代地，可以以这样的方式配置时钟组合器26：使得第一比较器262将从正持续时间计数器20输出的正相位持续时间计数值RCNT与粗略延迟值CDCNT进行比较，第二比较器264将从负持续时间计数器22输出的负相位持续时间计数值FCNT与粗略延迟值CDCNT进行比较，并且锁存电路266响应于从第一比较器262输出的第一相等脉冲FEORP来将输出端子复位、而响应于从第二比较器264输出的第二相等脉冲SEORP来设置输出端子。在这种情况下，如图10所示，锁存电路266产生从非反相外部时钟信号CLKT延迟了“粗略单位持续时间(T/2n)×(外部时钟信号CLK的半个周期(T/2)+粗略延迟值CDCNT)”的非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB。
[0054] 替代地，时钟组合器26可以输出从外部时钟信号CLK初次延迟了处于外部时钟信号CLK的半个周期范围(即“粗略单位持续时间(T/2n)×粗略延迟值CDCNT”)的量的非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB。
[0055] 在此，配置时钟组合器26，使得：第一比较器262将从正持续时间计数器20输出的正相位持续时间计数值RCNT与粗略延迟值CDCNT进行比较，以及第二比较器264将从负持续时间计数器22输出的负相位持续时间计数值FCNT与粗略延迟值CDCNT进行比较。在这种情况下，从外部时钟信号CLK延迟了处于外部时钟信号CLK的半个周期范围(即“粗略单位持续时间(T/2n)×粗略延迟值CDCNT”)的量的非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB在锁存电路266的非反相输出端子和反相输出端子处产生。
[0056] 替代地，可以配置时钟组合器26，使得：锁存电路266响应于从第一比较器262输出的第一相等脉冲FEORP来设置输出端子、而响应于从第二比较器264输出的第二相等脉冲SEORP来将输出端子复位。在这种情况下，从外部时钟信号CLK延迟了处于外部时钟信号CLK的半个周期范围内(即“粗略单位持续时间(T/2n)×粗略延迟值CDCNT”)的量的非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB在锁存电路266的非反相输出端子和反相输出端子处产生。
[0057] 图4是描述图3的正持续时间计数器20的详细电路图。
[0058] 参见图4，正持续时间计数器20包括第二振荡器202和第二计数器204。
[0059] 第二振荡器202响应于非反相外部时钟信号CLKT，在外部时钟信号CLK的每个正相位持续时间(逻辑高持续时间)产生第二振荡信号EXTR。如图10所示，第二振荡信号EXTR在非反相外部时钟信号CLKT保持为特定的逻辑电平(例如，逻辑高电平)期间的每个持续时间(正相位持续时间)产生。第二振荡信号EXTR具有与外部时钟信号CLK的周期(T)的1/2n相对应的粗略单位持续时间这样的短的周期。第二振荡信号EXTR被提供给第二计数器204的时钟端子。
[0060] 第二计数器204响应于提供至复位端子RST的反相外部时钟信号CLKB，在外部时钟信号CLK的每个负持续时间(逻辑低持续时间或负相位持续时间)将正相位持续时间计数值RCNT复位。此外，第二计数器204响应于提供至输入端子D的非反相外部时钟信号CLKT，在外部时钟信号CLK的每个正持续时间(逻辑高持续时间或正相位持续时间)执行累加计数。
[0061] 更具体地，第二计数器204响应于提供至输入端子D的具有特定逻辑电平(例如，逻辑高电平)的非反相外部时钟信号CLKT，在第二振荡信号EXTR的每个上升沿处执行累加1计数。结果，第二计数器204对第二振荡信号EXTR的数量进行计数，并产生每经一个粗略单位持续时间(T/2n)就加1的正相位持续时间计数值RCNT，如图10所示。正相位持续时间计数值RCNT被提供至时钟组合器26的第二比较器264，如图3所示。
[0062] 图5是描述图3所示的负持续时间计数器22的详细电路图。
[0063] 参见图5，负持续时间计数器22包括第三振荡器222和第三计数器224。
[0064] 第三振荡器222响应于反相外部时钟信号CLKB，在外部时钟信号CLK的每个负持续时间(逻辑低持续时间或负相位持续时间)产生第三振荡信号EXTF。如图10所示，第三振荡信号EXTF在反相外部时钟信号CLKB保持特定的逻辑电平(例如，逻辑高电平)的每个持续时间(负相位持续时间)产生。第三振荡信号EXTF具有与外部时钟信号CLK的周期(T)的1/2n相对应的粗略单位持续时间这样的短的周期。第三振荡信号EXTF被提供至第三计数器224的时钟端子。
[0065] 第三计数器224响应于提供至复位端子RST的非反相外部时钟信号CLKT，在外部时钟信号CLK的每个正持续时间(逻辑高持续时间或正相位持续时间)将负相位持续时间计数值FCNT复位。此外，第三计数器224响应于提供至输入端子D的反相外部时钟信号CLKB，在外部时钟信号CLK的每个负持续时间(逻辑低持续时间或负相位持续时间)执行累加计数。
[0066] 更具体地，第三计数器224响应于施加至输入端子D的具有特定逻辑电平(例如逻辑高电平)的反相外部时钟信号CLKB，在施加至时钟端子的第三振荡信号EXTF的每个上升沿处执行累加1计数。结果，第三计数器224对第三振荡信号EXTF的数量进行计数，并产生每经一个粗略单位持续时间(T/2n)就加1的负相位持续时间计数值FCNT，如图10所示。负相位持续时间计数值FCNT被提供至时钟组合器26的第一比较器262和粗略延迟值计算器24的第一寄存器242，如图3所示。
[0067] 图6是描述根据本发明的另一个示例性实施例的延迟锁定环的示意框图。
[0068] 图6的延迟锁定环除了还包括初始控制单元8以外，具有与图1的延迟锁定环相同的结构。因此，在图1和图6中使用相同的名称和附图标记来表示相同的元件，并且将省略对重复元件的详细描述。
[0069] 参见图6，初始控制单元8在电源电压被提供至包括所述延迟锁定环的半导体集成电路之后(即，在使能信号EN被激活为特定的逻辑电平例如逻辑高电平之后)，使延迟量设置单元2和粗略延迟单元4在与一定数量(k)的外部时钟信号相对应的时间段(kT)期间停止操作。“k”可以是至少为2的自然数。例如，当假设“k”被设定为“7”时，从电源电压的供应开始，经过一定的时间段(即，kT＝7T)之后，初始控制单元8驱动延迟设置单元2和粗略延迟单元4。为此目的，初始控制单元8向延迟设置单元2和粗略延迟单元4提供操作
控制信号OCS。操作控制信号OCS在从电源电压的供应开始的一定时间段(即，kT＝
7T)期间，保持为基本逻辑电平(例如，逻辑低电平)，并且随后被激活为特定的电平(例如，逻辑高电平)。
[0070] 延迟量设置单元2响应于操作控制信号OCS，在从电源电压的供应开始的一定时间段(即，kT＝7T)之后，将复制延迟值REPCNT或基准延迟值提供给粗略延迟单元4。粗略延迟单元4响应于操作控制信号OCS，在从电源电压的供应开始的一定时间段(即，kT＝7T)之后，向精细延迟单元6提供从外部时钟信号CLK延迟了粗略延迟值CDCNT的延迟时钟信号CDCLK。
[0071] 因此，根据本发明的另一个示例性实施例的延迟锁定环能够降低在从电源电压的供应开始的一定时间段内发生故障的几率。因此，可以提高所述延迟锁定环的可靠性和包括所述延迟锁定环的半导体集成电路的可靠性。
[0072] 图7是描述图6的延迟量设置单元2的详细框图。
[0073] 图7的延迟量设置单元2具有与图2的延迟量设置单元2相同的结构，但是不同的是，在图7中，由初始控制单元8产生的操作控制信号OCS代替使能信号EN被提供至延迟量脉冲发生器10。因此，在图2和图7中使用相同的名称和附图标记来表示相同的元件，并且将省略对重复元件的详细描述。
[0074] 延迟量脉冲发生器10响应于操作控制信号OCS，在从电源电压的供应开始的一定时间段(即，kT＝7T)之后，将延迟量脉冲提供给第一振荡器12。第一计数器14在从电源电压的供应开始的所述一定时间段(kT)之后，将复制延迟值REPCNT提供至粗略延迟单元4。
[0075] 图8是描述图6的粗略延迟单元4的详细电路图。
[0076] 图8的粗略延迟单元4具有与图3的粗略延迟单元4相同的结构，但是不同的是，在图8中，第一寄存器242和第二寄存器244接收操作控制信号OCS而不是接收使能信号EN，并且时钟组合器26A包括控制锁存电路266A和锁存
缓冲器268而不是包括锁存电路266。因此，在图3和图8中使用相同的名称和附图标记来表示相同的元件，并且将省略对重复元件的详细描述。
[0077] 第一寄存器242响应于操作控制信号OCS，在从电源电压的供应开始的一定时间段(即kT＝7T)之后，执行半周期计数值HTCNT的采样操作。类似地，第二寄存器244响应于操作控制信号OCS，在从电源电压的供应开始的一定时间段(即kT＝7T)之后，接收复制延迟值REPCNT。相应地，加法器246在从电源电压的供应开始的一定时间段(即kT＝7T)之后，将粗略延迟值CDCNT提供至时钟组合器26A的第一比较器262和第二比较器264。因此，粗略延迟值计算器24在从电源电压的供应开始的一定时间段(即kT＝7T)之后计算粗略延迟值CDCNT。
[0078] 控制锁存电路266A响应于操作控制信号OCS，在从电源电压的供应开始的一定时间段(即kT＝7T)之后，执行参照图3描述的锁存操作。换言之，控制锁存电路266A在从电源电压的供应开始的一定时间段(即kT＝7T)之后，输出非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB。
[0079] 为此目的，控制锁存电路266A包括第二反相器INV2、第三与非门NAG3、第三反相器INV3和第四与非门NAG4。
[0080] 第二反相器INV2与第三与非门NAG3串联耦合至第一比较器262的输出端子EQ，并且第三反相器INV3与第四与非门NAG4串联耦合至第二比较器264的输出端子EQ。第三与非门NAG3具有与第二反相器INV2的输出端子耦合的第一输入端子、接收操作控制信号OCS的第二输入端子、与第四与非门NAG4的输出端子耦合的第三输入端子、以及用作非反相输出端子的输出端子。第四与非门NAG4具有与第三反相器INV3的输出端子耦合的第一输入端子、接收操作控制信号OCS的第二输入端子、与第三与非门NAG3的输出端子耦合的第三输入端子、以及用作反相输出端子的输出端子。
[0081] 锁存缓冲器268对从控制锁存电路266A输出的非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB进行缓冲，并且无失真地将非反相粗略延迟时钟信号CDCLKT和反相粗略延迟时钟信号CDCLKB提供至图1的精细延迟单元6。
[0082] 为此目的，锁存缓冲器268包括第四反相器INV4、第五反相器INV5、第六反相器INV6和第七反相器INV7。第四反相器INV4与第六反相器INV6串联耦合至第三与非门NAG3的输出端子，并且第五反相器INV5与第七反相器INV7串联耦合至第四与非门NAG4的输出端子。此外，第六反相器INV6与第七反相器INV7耦合形成循环回路。
[0083] 图9是描述图6的初始控制单元8的详细电路图。
[0084] 参见图9，初始控制单元8包括第四计数器40、第三比较器42和第二锁存电路44。
[0085] 当具有基本逻辑电平(例如逻辑低电平)的反相使能信号ENB被施加至复位端子RST时，第四计数器40执行计数操作。当电源电压施加至包括所述延迟锁定环的半导体集成电路时，反相使能信号ENB保持为基本逻辑电平(例如，逻辑低电平)。第四计数器40响应于施加至输入端子D的具有特定电平(例如，逻辑高电平)的使能信号EN，在反相的外部时钟信号CLKB的每个上升沿处进行累加1计数。换言之，第四计数器40对外部时钟信号CLK进行计数，并输出时钟计数值。
[0086] 第三比较器42具有接收从第四计数器40输出的时钟计数值的第一输入端子A、以及接收基准稳定化持续时间值(reference stabilization durationvalue)REFV的第二输入端子B。第三比较器42将时钟计数值与基准稳定化持续时间值进行比较，并产生第三相等脉冲。当时钟计数值等于基准稳定化持续时间值时，产生第三相等脉冲。此外，第三相等脉冲在外部时钟信号CLK的一个周期期间保持特定的逻辑电平(例如，逻辑高电平)。
[0087] 第二锁存电路44具有接收反相使能信号ENB的复位端子和与第三比较器42的输出端子EQ耦合的设置端子。当电源电压提供至半导体集成电路时，第二锁存电路44响应于具有基本逻辑电平的反相使能信号ENB，在基准稳定化持续时间(kT＝7T)内经由输出端子输出操作控制信号OCS。随后，当从第三比较器42提供具有特定逻辑电平的第三相等脉冲时，第二锁存电路44将输出端子处的操作控制信号OCS设置为特定的逻辑电平(即，逻辑高电平)。从第二锁存电路44产生的操作控制信号OCS使图6的延迟量设置单元2和粗略延迟单元4在从上电开始的一定时间段期间(即，基准稳定化持续时间(kT＝7T))停止操作。因此，降低了上电时延迟锁定环和包括延迟锁定环的半导体集成电路中出现故障的几率。在此，第二锁存电路44可以包括两个或非门NOG1和NOG2。
[0088] 另外，初始控制单元8可以包括与第二锁存电路44耦合的第二锁存缓冲器(未示出)。第二锁存缓冲器对从第二锁存电路44输出的操作控制信号OCS进行缓冲。因此，由于第二锁存缓冲器，从第二锁存电路44输出的操作控制信号OCS的波形被形成为具有更加垂直(更陡的)的上升沿，如图10所示。第二锁存缓冲器可以包括两个或非门。
[0089] 根据本发明的示例性实施例的延迟锁定环可以通过改变延迟量来扩展延迟范围。因此，通过使电路元件的增加最少化，可以容易地改进所述延迟锁定环。另外，根据本发明的示例性实施例的半导体集成电路可以容易地使具有大
相位差的外部时钟信号与逻辑电路的工作时钟同步。
[0090] 虽然已经参照具体实施例描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附
权利要求书所限定的本发明的精神和范围的前提下，可以进行各种变化和
修改。
