[0002] 本申请要求于2011年8月10日提交的第10-2011-0079534号韩国
专利申请的优先权，其全部内容通过引用结合于此。
技术领域
[0003] 本
发明的示例性
实施例涉及一种应用于
半导体器件中的延迟锁定环(DLL)，更具体而言涉及一种闭环型的DLL。
背景技术
[0004] 通常，诸如双数据率同步DRAM(DDR SDRAM)的集成
电路包括延迟锁定环(DLL)，用于通过补偿在使用外部时钟
信号时在内部电路中出现的时间延迟而使内部
时钟信号和外部时钟信号具有相同的
相位。这里，延迟锁定环接收外部时钟信号并且通过预先施加负延迟来补偿在时钟路径和数据路径之中的延迟，从而使集成电路输出的数据与外部时钟信号同步。
[0006] 参见图1，DLL 100包括输入
缓冲器单元110、可变延迟线120、输出
驱动器130、复制延迟单元140、相位比较单元150和延迟控制单元160。输入缓冲器单元110将外部时钟EXTCLK缓冲以输出内部时钟INTCLK。可变延迟线120响应于延迟
控制信号DELY_CTRL将内部时钟INTCLK延迟第一延迟量以输出延迟锁定的时钟DLLCLK。输出驱动器130经由DQ焊盘(未示出)将延迟锁定的时钟DLLCLK输出到外部。复制延迟单元140将延迟锁定的时钟DLLCLK延迟第二延迟量(D3)以输出反馈时钟FBCLK。相位比较单元150将内部时钟INTCLK的相位与反馈时钟FBCLK的相位进行比较。延迟控制单元160响应于相位比较单元150的输出而生成延迟控制信号DELY_CTRL。
[0007] 这里，第二延迟量(D3)是与在时钟路径之中的实际延迟相等的复制延迟量。第二延迟量(D3)被定义成是在DLL 100的输入路径之中的延迟量(D1)与在输出路径之中的延迟量(D2)之和。输入路径是从输入外部时钟EXTCLK的焊盘(未示出)到生成内部时钟INTCLK的点的路径。输出路径是从生成延迟锁定的时钟DLLCKL的点到DQ焊盘的路径。
[0008] 下面将详细说明DLL 100的操作。假设：可变延迟线120的第一延迟量的默认/初始值被设定成“0”。
[0009] 在初始操作时，输入缓冲器单元110将外部时钟EXTCLK缓冲以将内部时钟INTCLK输出至可变延迟线120，并且可变延迟线120使内部时钟INTCLK不带延迟地通过，因为可变延迟线120的第一延迟量最初被设定成“0”。
[0010] 随后，复制延迟单元140将延迟锁定的时钟DLLCLK延迟第二延迟量(D3)以将反馈时钟FBCLK输出至相位比较单元150。这里，第二延迟量(D3)是与在时钟路径之中的实际延迟相等的复制延迟量，并且被设定成是在DLL 100的输入路径之中的延迟量(D1)与在输出路径之中的延迟量(D2)之和。也就是说，第二延迟量(D3)等于输入缓冲器单元110的延迟量(D1)与输出驱动器130的延迟量(D2)之和。
[0011] 相位比较单元150将内部时钟INTCLK的相位与反馈时钟FBCLK的相位进行比较。延迟控制单元160响应于相位比较单元150的输出来生成延迟控制信号DELY_CTRL。
[0012] 相应地，可变延迟线120响应于延迟控制信号DELY_CTRL将内部时钟INTCLK延迟受控的第一延迟量，以输出延迟锁定的时钟DLLCLK。
[0013] 在DLL 100的操作期间重复上述操作，其中当内部时钟INTCLK的相位与反馈时钟FBCLK的
相位同步时，可变延迟线120的第一延迟量变为锁定的。
[0014] 图2是说明图1所示的DLL 100的锁定状态的
波形图。
[0015] 参见图2，在点‘A’处，内部时钟INTCLK的相位与反馈时钟FBCLK的相位同步。此时，延迟锁定的时钟DLLCLK落后于内部时钟INTCLK第一延迟量(N*tCK-D3)。这里，tCK是外部时钟EXTCLK的单位周期。
[0016] 同时，一旦可变延迟线120的第一延迟量(N*tCK-D3)被确定/锁定，则在每个期望的时间段执行用于更新可变延迟线的延迟量的操作。这里，在延迟锁定的时钟DLLCLK中由于噪声可能出现抖动，于是该更新操作对此抖动进行补偿。
[0017] 然而，在更新操作期间，根据常规DLL 100的环的类型，可能会出现用于将更新结果反映给相位比较单元150的延迟。这里，反馈时钟FBCLK相对于内部时钟INTCLK的延迟为可变延迟线120的第一延迟量(N*tCK-D3)与复制延迟单元140的第二延迟量(D3)之和。这里，反馈时钟FBCLK相对于内部时钟INTCLK的延迟被称为“环延迟”。在更新操作中出现的环延迟是确定更新操作的时段的关键因素。如果在确定更新操作的时段时不考虑环延迟，则在将在前更新结果反映在延迟锁定的时钟DLLCLK中之前执行接下来的更新操作。结果，可能会出现使抖动增加的补偿过量(overhitting)特征。
[0018] 因此，具有使更新操作的时段最小化/减小而不具有上述补偿过量特征的DLL是有用的。这里，包括在环延迟中的复制延迟单元140的第二延迟量(D3)是等于在时钟路径之中的实际延迟的复制延迟量。第二延迟量(D3)受PVT(工艺、
电压和
温度)条件的影响，从而在从约2ns到约4ns的范围变动。这里，在使更新操作的时段最小化时存在限制，因为复制延迟单元140的第二延迟量(D3)由PVT条件来确定。
发明内容
[0019] 本发明的一个示例性实施例涉及能够最小化/减小更新操作的时段的延迟锁定环(DLL)。
[0020] 本发明的另一个示例性实施例涉及一种能够在最小化/减小更新操作的时段的同时减少
电流消耗的DLL。
[0021] 根据本发明的一个示例性实施例，延迟锁定环包括：延迟调整单元，被配置成在输出与第一时钟信号相位锁定的第二时钟信号时将第一时钟信号延迟并且响应于第一时钟信号和第二时钟信号来生成延迟控制信号；以及可变延迟线，被配置成响应于延迟控制信号通过将第一时钟信号延迟来输出第三时钟信号。
[0022] 根据本发明的另一个示例性实施例，延迟锁定环包括：复制延迟单元，被配置成通过将源时钟延迟基本上等于在时钟路径之中的延迟的第一延迟来输出第一延迟时钟；延迟控制单元，被配置成响应于源时钟和第一延迟时钟来生成延迟控制信号；以及第一可变延迟线，被配置成通过响应于延迟控制信号而将源时钟延迟用于执行延迟锁定环的锁定操作的第二延迟来输出延迟锁定的时钟。
[0023] 根据本发明的另一个方面，延迟锁定环包括：分频单元，被配置成在输出分频的时钟时将源时钟分频；复制延迟单元，被配置成通过将分频的时钟延迟第一延迟来输出第一延迟时钟；延迟控制单元，被配置成响应于源时钟和第一延迟时钟来生成延迟控制信号；以及第一可变延迟线，被配置成通过响应于延迟控制信号而将源时钟延迟用于执行延迟锁定环的锁定操作的第二延迟来输出延迟锁定了的时钟。
附图说明
[0024] 图1是常规的DLL的框图。
[0025] 图2是说明图1所示的DLL的锁定状态的波形图。
[0026] 图3是根据本发明的一个示例性实施例的DLL的框图。
[0027] 图4是说明图3所示的DLL的锁定状态的波形图。
[0028] 图5是说明根据本发明的另一个示例性实施例的DLL的框图。
[0029] 图6是说明图5所示的DLL的锁定状态的波形图。
具体实施方式
[0030] 下面参照附图更加详细地描述本发明的示例性实施例。然而本发明可以以不同的方式来实施而不应限于本文所提出的实施例。确切地说，提供这些实施例使得本公开内容是清楚且完整的，并且将会向本领域技术人员充分表达本发明的范围。在整个公开内容中，在本发明的各个附图和示例性实施例中类似的附图标记表示类似的部件。
[0031] 图3是根据本发明的一个示例性实施例的延迟锁定环(DLL)200的框图。
[0032] 参见图3，DLL 200包括输入缓冲器单元210、延迟调整单元220、第一可变延迟线230和输出驱动器240。输入缓冲器单元210被配置成将外部时钟EXTCLK缓冲以输出内部时钟INTCLK。延迟调整单元220被配置成将内部时钟INTCLK延迟以输出其相位与内部时钟INTCLK基本上相同的反馈时钟FBCLK并且使用内部时钟INTCLK和反馈时钟FBCLK来生成延迟控制信号DELY_CTRL。第一可变延迟线230被配置成响应于延迟控制信号DELY_CTRL将内部时钟INTCLK延迟第一延迟量以输出延迟锁定的时钟DLLCLK。输出驱动器240被配置成经由DQ焊盘(未示出)将延迟锁定的时钟DLLCLK输出到外部。
[0033] 这里，延迟调整单元220的延迟量是用于执行DLL的锁定操作的第一延迟量与作为复制延迟量的与时钟路径中的实际延迟相等的第二延迟量(D3)之和。第二延迟量被定义成DLL 200的输入路径之中的延迟量(D1)与输出路径之中的延迟量(D2)之和。输入路径是从输入外部时钟EXTCLK的焊盘(未示出)到生成内部时钟INTCLK的点的路径。输出路径是从生成延迟锁定的时钟DLLCKL的点到DQ焊盘的路径。
[0034] 延迟调整单元220包括延迟单元221和延迟控制单元223。延迟单元221被配置成通过响应于延迟控制信号DELY_CTRL而将内部时钟INTCLK延迟来输出反馈时钟FBCLK。延迟控制单元223被配置成基于内部时钟INTCLK和反馈时钟FBCLK来生成延迟控制信号DELY_CTRL。
[0035] 更具体而言，延迟单元221包括复制延迟单元221A和第二可变延迟线221B。复制延迟单元221A被配置成通过将内部时钟INTCLK延迟等于(或基本上等于)时钟路径之中的实际延迟的第二延迟量(D3)来输出复制延迟时钟REPCLK。第二可变延迟线221B被配置成通过响应于延迟控制信号DELY_CTRL而将复制延迟时钟REPCLK延迟用于执行DLL的锁定操作的延迟量来输出反馈时钟FBCLK。
[0036] 延迟控制单元223包括相位比较单元223A和延迟控制信号发生单元223B。相位比较单元223A被配置成比较内部时钟INTCLK的相位与反馈时钟FBCLK的相位。延迟控制信号发生单元223B被配置成响应于相位比较单元223A所输出的比较结果来生成延迟控制信号DELY_CTRL。
[0037] 下面将详细描述DLL 200的操作。
[0038] 出于说明的目的，假设第一可变延迟线221B和第二可变延迟线230的第一延迟量的默认值/初始值根据延迟控制信号发生单元223B所输出的延迟控制信号DELY_CTRL而被设定成“0”。
[0039] 在初始操作时，输入缓冲器单元210将外部时钟EXTCLK缓冲以将内部时钟INTCLK输出至复制延迟单元221A。复制延迟单元221A将内部时钟INTCLK延迟第二延迟量(D3)以输出复制延迟时钟REPCLK。这里，第二延迟量(D3)是等于(例如，基本上等于)时钟路径之中的实际延迟的复制延迟量，并且被设定成是DLL 200的输入路径之中的延迟量(D1)和输出路径之中的延迟量(D2)之和。
[0040] 随后，由于第二可变延迟线221B的第一延迟量被设定成“0”，所以第二可变延迟线221B使复制延迟时钟REPCLK没有进一步延迟地通过第二可变延迟线221B，并输出复制延迟时钟REPCLK作为反馈时钟FBCLK。随后，相位比较单元223A将内部时钟INTCLK的相位与反馈时钟FBCLK的相位进行比较，并且延迟控制信号发生单元223B响应于相位比较单元223A的比较结果而将延迟控制信号DELY_CTRL输出至第二可变延迟线221B。
[0041] 相应地，第二可变延迟线221B响应于延迟控制信号DELY_CTRL将复制延迟时钟REPCLK延迟第一延迟量以输出反馈时钟FBCLK。
[0042] 在DLL 200操作期间重复上述操作，并且当内部时钟INTCLK的相位与反馈时钟FBCLK的相位同步时，第二可变延迟线221B的第一延迟量被锁定在值(N*tCK-D3)。
[0043] 同时，第一可变延迟线230也将内部时钟INTCLK延迟第一延迟量，该第一延迟量是响应于延迟控制信号发生单元223B所输出的延迟控制信号DELY_CTRL而确定的。当第二可变延迟线221B被锁定在第一延迟量(N*tCK-D3)时，第一可变延迟线230也被锁定在第一延迟量(N*tCK-D3)。因此，第一可变延迟线230将内部时钟INTCLK延迟第一延迟量(N*tCK-D3)以输出延迟锁定的时钟DLLCLK。
[0044] 图4是说明图3所示的DLL 200的锁定状态的波形图。
[0045] 参见图4，在点‘B’处，内部时钟INTCLK的相位与反馈时钟FBCLK的相位同步。此时，延迟锁定的时钟DLLCLK落后于内部时钟INTCLK第一延迟量(N*tCK-D3)。这里，tCK是外部时钟EXTCLK的单位周期。
[0046] 此外，在确定第一可变延迟线230的第一延迟量(N*tCK-D3)之后，在每个更新时段执行用于更新第一延迟量的操作。由于在延迟锁定的时钟DLLCLK中因噪声可能会出现抖动，因此执行更新操作以补偿此抖动。尽管执行相位比较单元223A中的更新存在延迟，但是该延迟仅包括例如第二可变延迟线221B的第一延迟量(N*tCK-D3)。这里，由于第二可变延迟线221B、相位比较单元223A和延迟控制信号发生单元223B形成环，因此用于反映相位比较单元223A中的更新结果的延迟不包括复制延迟单元221A的第二延迟量(D3)。结果，更新时段可以通过不包括等于复制延迟单元221A的第二延迟量(D3)的额外时间而缩短。
[0047] 如上所述，根据本发明的此实施例，DLL能最小化/减小更新操作的时段。
[0048] 图5是根据本发明的另一个示例性实施例的延迟锁定环(DLL)300的框图。
[0049] 出于说明目的，图5所示的实施例示出了相比于图3所示的实施例可以减少电流消耗的配置。在图5中，对与图3中的元件基本相同的元件的进一步描述由于重复而基本上予以省略。然而，会详细说明延迟调整单元320中的不同。
[0050] 参见图5，DLL 300包括输入缓冲器单元310、延迟调整单元320、第一可变延迟线330和输出驱动器340。输入缓冲器单元310被配置成将外部时钟EXTCLK缓冲以输出内部时钟INTCLK。延迟调整单元320被配置成将内部时钟INTCLK延迟以输出其相位与内部时钟INTCLK基本上相同的反馈时钟FBCLK并且使用内部时钟INTCLK和反馈时钟FBCLK来生成延迟控制信号DELY_CTRL。第一可变延迟线330被配置成响应于延迟控制信号DELY_CTRL将内部时钟INTCLK延迟第一延迟量以输出延迟锁定的时钟DLLCLK。输出驱动器340被配置成经由DQ焊盘(未示出)将延迟锁定的时钟DLLCLK输出到外部。
[0051] 更具体而言，延迟调整单元320包括分频单元321、延迟单元323和延迟控制单元325。分频单元321被配置成以设定的分频比来将内部时钟INTCLK分频以输出分频时钟DIVCLK。延迟单元323被配置成通过响应于延迟控制信号DELY_CTRL而将分频时钟DIVCLK延迟来输出反馈时钟FBCLK。延迟控制单元325被配置成基于内部时钟INTCLK和反馈时钟FBCLK生成延迟控制信号DELY_CTRL。
[0052] 这里，第二可变延迟线323B之中的延迟被定义成是用于执行DLL的锁定操作的第一延迟量与作为复制延迟量的第二延迟量(D3)之和。更具体而言，第二延迟量(D3)是通过将等于(例如基本上等于)时钟路径之中的实际延迟的第三延迟量(D1+D2)减去分频单元321的第四延迟量(D4)而生成的值(D1+D2-D4)。出于说明目的，第三延迟等于DLL 300的输入路径之中的延迟量(D1)与输出路径之中的延迟量(D2)之和。输入路径是从输入外部时钟EXTCLK的焊盘(未示出)到生成内部时钟INTCLK的点的路径。输出路径是从生成延迟锁定的时钟DLLCKL的点到DQ焊盘的路径。
[0053] 更具体而言，延迟单元323包括复制延迟单元323A和第二可变延迟线323B。复制延迟单元323A被配置成通过将分频时钟DIVCLK延迟等于(例如基本上等于)时钟路径之中的实际延迟的第二延迟量(D3)来输出复制延迟时钟REPCLK。第二可变延迟线323B被配置成通过将复制延迟时钟REPCLK延迟用于执行DLL的锁定操作的延迟来输出反馈时钟FBCLK。
[0054] 延迟控制单元325包括相位比较单元325A和延迟控制信号发生单元325B。相位比较单元325A被配置成比较内部时钟INTCLK的相位与反馈时钟FBCLK的相位。延迟控制信号发生单元325B被配置成响应于相位比较单元325A所输出的比较结果来生成延迟控制信号DELY_CTRL。
[0055] 下面将详细描述DLL 300的操作。
[0056] 出于说明目的，根据延迟控制信号发生单元325B所输出的延迟控制信号DELY_CTRL，假定第一可变延迟线330和第二可变延迟线323B的第一延迟量的默认/初始值为“0”，且假定分频单元321的分频比为“2”。
[0057] 在初始操作中，输入缓冲器单元310将外部时钟EXTCLK缓冲以将内部时钟INTCLK输出至分频单元321。分频单元321将内部时钟INTCLK进行2分频(例如，通过增大周期)以输出分频了的时钟DIVCLK。
[0058] 复制延迟单元323A将分频了的时钟DIVCLK延迟第二延迟量(D3)以输出复制延迟时钟REPCLK。这里，将第二延迟量(D3)设定为通过将等于(例如，基本上等于)时钟路径之中的实际延迟的第三延迟量(D1+D2)减去分频单元321的第四延迟量(D4)而生成的值(D1+D2-D4)。
[0059] 随后，由于第二可变延迟线323B的第一延迟量最初被设定为“0”，因此第二可变延迟线323B使复制延迟时钟REPCLK不增加延迟地通过，并输出复制延迟时钟REPCLK作为反馈时钟FBCLK。随后，相位比较单元325A将内部时钟INTCLK的相位与反馈时钟FBCLK的相位比较，且延迟控制信号发生单元325B响应于相位比较单元325A的比较结果来将延迟控制信号DELY_CTRL输出至第二可变延迟线323B。
[0060] 因此，第二可变延迟线323B响应于延迟控制信号DELY_CTRL将复制延迟时钟REPCLK延迟受控的第一延迟量以输出反馈时钟FBCLK。
[0061] 在DLL 300操作期间重复上述操作，且当内部时钟INTCLK的相位与反馈时钟FBCLK的相位同步时，第二可变延迟线323B的第一延迟量被锁定在值(N*tCK-D3-D4)。
[0062] 另外，第一可变延迟线330也将内部时钟INTCLK延迟第一延迟量，该第一延迟量是响应于延迟控制信号发生单元325B输出的延迟控制信号DELY_CTRL而确定的。当第二可变延迟线323B被锁定在第一延迟量(N*tCK-D3-D4)时，第一可变延迟线330也被锁定在第一延迟量(N*tCK-D3-D4)。因此，第一可变延迟线330将内部时钟INTCLK延迟第一延迟量(N*tCK-D3-D4)以输出延迟锁定了的时钟DLLCLK。
[0063] 图6是说明图5所示的DLL 300的锁定状态的波形图。
[0064] 参见图6，在点‘C’处，内部时钟INTCLK的相位与反馈时钟FBCLK的相位同步。此时，延迟锁定的时钟DLLCLK比内部时钟INTCLK落后第一延迟量(N*tCK-D3-D4)。这里，tCK是外部时钟EXTCLK的单位周期。
[0065] 这里，在确定第一可变延迟线330的第一延迟量(N*tCK-D3-D4)之后，在每个更新时段执行用于更新第一延迟量的操作。当在延迟锁定的时钟DLLCLK中因噪声可能出现抖动时，更新操作对此抖动进行补偿。尽管在对相位比较单元325A进行更新时可能出现延迟，但是这种延迟仅包括例如第二可变延迟线323B的第一延迟量(N*tCK-D3-D4)。这里，由于第二可变延迟线323B、相位比较单元325A和延迟控制信号发生单元325B形成环，因此在对相位比较单元325A进行更新时的延迟不包括复制延迟单元323A的第二延迟量(D3)。结果，更新时段通过不包括等于复制延迟单元323A的第二延迟量(D3)的延迟而被缩短。
[0066] 另外，图5所示的DLL在更新操作期间和在
跟踪第一可变延迟线330的第一延迟量(N*tCK-D3-D4)的过程中通过使用分频时钟DIVCLK来减少时钟的转变的数量。因此，可以最小化/减少电流消耗。
[0067] 如上所述，根据本发明的另一个实施例，DLL可以减少电流消耗同时还最小化/减小更新操作的时段。
[0068] 尽管已经参照具体的实施例描述了本发明，但是本领域技术人员将会清楚的是，在不脱离所附
权利要求所限定的本发明的精神和范围的情况下可以进行各种变化和
修改。
