模拟/数字延迟锁定环
阅读：943发布：2020-05-13
专利汇可以提供模拟/数字延迟锁定环专利检索，专利查询，专利分析的服务。并且一种延迟 锁 定环 ，在宽频范围上操作且具有高 精度 、较小 硅 面积使用、低 能量 消耗和短锁定时间。DLL组合了模拟域和数字域。所述数字域负责初始锁定和操作点 稳定性 且在达到锁定之后被冻结。模拟域负责在达到锁定之后的正常操作，并利用更小的硅面积和低能量来提供高精度。，下面是模拟/数字延迟锁定环专利的具体信息内容。
1.一种延迟锁定环，包括：
数字延迟电路，使数字延迟元件能够在延迟锁定环中在初始化期间提供粗相位调节；
以及
包括在所述数字延迟电路中的计数器，被配置为控制启动的数字延迟元件的数量，所述计数器还被配置为具有与数字延迟电路的最小延迟相对应的初始值；以及模拟延迟电路，在完成了粗相位调节后，在延迟锁定环中提供细相位调节，其中，所述模拟延迟电路在细相位调节期间采用可变电压控制信号，并且其中，在所述数字延迟电路提供粗相位调节时，所述模拟延迟电路保持在第二固定延迟并接收固定电压控制信号；在所述模拟延迟电路提供细相位调节时，所述数字延迟电路保持在第一固定延迟。
2.根据权利要求1所述的延迟锁定环，其中，所述计数器是增序计数器。
3.根据权利要求1所述的延迟锁定环，其中，所述计数器受输入时钟信号的控制。
4.根据权利要求3所述的延迟锁定环，其中，所述计数器响应于输入时钟信号的上升沿递增。
5.根据权利要求1所述的延迟锁定环，其中，所述计数器被实现为波纹计数器。
6.根据权利要求1所述的延迟锁定环，其中，当重置时，所述计数器被重置为“0”。
7.根据权利要求1至6中任一项所述的延迟锁定环，其中，所述模拟延迟电路中的电压受控延迟线与所述数字延迟电路中的数字受控延迟线串联。
8.根据权利要求1至6中任一项所述的延迟锁定环，其中，所述数字延迟电路在宽延迟范围上操作。
9.根据权利要求8所述的延迟锁定环，其中，所述模拟延迟电路在宽延迟范围内的小延迟范围上操作。
10.根据权利要求1至6中任一项所述的延迟锁定环，还包括：数字延迟电路中的锁定检测器，检测粗相位调节的完成，在完成时冻结固定延迟，并启用细相位调节。
11.根据权利要求1至6中任一项所述的延迟锁定环，其中，所述计数器被配置为：在检测到时钟信号边沿对齐时，中止所述计数器。
12.根据权利要求11所述的延迟锁定环，其中，时钟信号之一是内部时钟信号。
13.根据权利要求1至6中任一项所述的延迟锁定环，其中，在完成了粗相位调节后，在延迟锁定环中执行细相位调节时，数字延迟电路被保持在固定延迟处。
14.一种在延迟锁定环中执行相位调节的方法，包括以下步骤：
将计数器初始化至与延迟锁定环中的数字延迟电路的最小延迟相对应的值；
使数字延迟电路中的数字延迟元件能够在延迟锁定环中在初始化期间提供粗相位调节，其中，启动的数字延迟元件的数量取决于所述计数器的输出；以及在完成了粗相位调节后，用模拟延迟电路提供细相位调节，
其中，所述模拟延迟电路在细相位调节期间采用可变电压控制信号，并且其中，在所述数字延迟电路提供粗相位调节时，所述模拟延迟电路保持在第二固定延迟并接收固定电压控制信号；在所述模拟延迟电路提供细相位调节时，所述数字延迟电路保持在第一固定延迟。
15.根据权利要求14所述的方法，还包括以下步骤：用所述计数器接收到的输入时钟信号来使所述计数器递增。
16.根据权利要求15所述的方法，其中，所述计数器响应于输入时钟信号的上升沿递增。
17.根据权利要求14所述的方法，其中，所述计数器被实现为波纹计数器。
18.根据权利要求14至17中任一项所述的方法，还包括以下步骤：将所述计数器重置为“0”，所述重置发生在启用所述数字延迟元件的步骤之前。
19.根据权利要求14至17中任一项所述的方法，还包括以下步骤：
检测粗相位调节的完成；
在完成时冻结粗相位调节；以及
在冻结时启用细相位调节。
20.根据权利要求14至17中任一项所述的方法，还包括：在完成了粗相位调节后，在提供细相位调节期间，将数字延迟电路保持在固定延迟处。
模拟/数字延迟锁定环
[0001] 分案申请说明
技术领域
[0003] 本发明涉及一种模拟/数字延迟锁定环。
背景技术
[0004] 诸如同步动态随机存取存储器(SDRAM)和微处理器等许多设备接收由诸如晶体振荡器等外部时钟源所产生的外部时钟信号。通过设备上的输入端接收到的外部时钟信号通过缓冲电路树被路由到该设备内的各种电路。缓冲树在外部时钟和每一个被缓冲的时钟之间引入了公共延迟。
[0005] 典型地，具有可调延迟线的延迟锁定环(DLL)用来通过对施加到缓冲树上的外部时钟信号进行延迟，使被缓冲时钟信号与外部时钟信号同步。所述DLL包括相位检测器，用于检测外部时钟信号和被缓冲时钟信号之间的相位差。根据所检测到的相位差，该DLL通过将适当的延迟添加到外部时钟信号上，使被缓冲时钟信号与外部时钟信号同步，直到被缓冲时钟信号(内部时钟)与外部时钟信号同相为止。可以将该DLL实现为模拟延迟锁定环或数字延迟锁定环。在模拟延迟锁定环中，使用电压受控延迟线来延迟外部时钟信号。
[0006] 图1是现有技术的模拟延迟锁定环(DLL)100的方框图。该模拟DLL 100使内部时钟信号 KI与外部时钟信号CKE同步。外部时钟信号CKE与电压受控延迟线102相连，并且电压受控延迟线102与时钟树缓冲器108相连。将已延迟外部时钟信号CKE馈送到时钟树缓冲器108，其中将其传播到所述树的输出并施加到各个电路。通过时钟树缓冲器108的延迟造成了外部时钟信号CKE和内部时钟信号CKI之间的相位差。电压受控延迟线102通过或者增加或者减少延迟来调节外部时钟信号CKE的延迟，以同步外部和内部时钟信号。
[0007] 为了确定延迟线中的适当延迟，时钟树缓冲器108的输出之一与相位检测器104相连，在相位检测器104中，将其与外部时钟信号CKE进行比较。相位检测器104检测内部时钟信号CKI和外部时钟信号CKE之间的相位差。由电荷泵106和环路滤波电容器112对相位检测器104的输出进行积分以提供针对电压受控延迟线(VCDL)102的可变偏置电压VCTRL 110。偏置电压VCTRL选择要由VCDL 102添加到外部时钟信号上的延迟量，以使内部时钟信号CKI与外部时钟信号CKE同步。
[0008] 相位检测器104是D型触发器，其D输入与外部时钟信号CKE相连，而其时钟输入与内部时钟信号CKI相连。在内部时钟信号CKI的每一个上升沿上，相位检测器104的输出指示内部时钟信号的上升沿是在外部时钟信号的上升沿之前还是之后。
[0010] 图2是示出了图1所示的电压受控延迟线的非线性控制电压特性的曲线图。通常，设备支持较宽范围的外部时钟频率，在该范围内，为特定设备选定操作频率。在图2所示的示例中，该设备可以在点A和点C之间的任意频率处操作。所选的操作频率在点B处。
[0011] 如图所示，该控制电压特性是非线性的：在控制电压范围的一端(点C)处是尖锐的而在相反端(点A)几乎是平坦的。该控制电压特性造成了在点C处的DLL不稳定性和在点A处的较长锁定时间。由偏置电压VCTRL来控制较宽范围的频率(延迟)。
[0012] 再次参考图1，偏置电压VCTRL是电荷泵106的输出，大多数时间保持在高阻状态。在偏置电压信号VCTRL上的任意噪声干扰了模拟DLL100的输出。例如，如果模拟DLL正在点B处操作，则由于噪声所引起的较小电压变化(ΔV)造成了延迟的较大变化。因此，在从点C到点A的所示的较宽频率范围内，当正在点B处操作时，模拟DLL对噪声非常敏感。因此，该模拟DLL在较宽频率范围内并不稳定。
[0013] 数字DLL没有模拟DLL的稳定性问题。然而，由于通过组合固定份额(quantum)(步幅)的延迟来提供延迟，因此数字DLL的精度与模拟DLL的精度同样高。延迟步幅越小，精度越高。然而，由于需要更多延迟元件来覆盖较宽的频率范围，因此步幅尺寸的减小引起了硅面积的相应增加。
发明内容
[0014] 提出了一种在宽频范围上具有高精度、较好稳定性和快锁定时间的延迟锁定环。所述延迟锁定环为在宽频范围内操作的延迟锁定环，将更短锁定时间、较高精度和稳定性与较低能量消耗和较小硅面积组合在一起。
[0015] 所述延迟锁定环包括数字延迟电路和模拟延迟电路。所述数字延迟电路使延迟元件能够在延迟锁定环中提供粗相位调节。所述模拟延迟电路在将数字延迟电路保持在固定延迟处的同时，在延迟锁定环中提供细相位调节。数字延迟电路中的锁定检测器检测粗相位调节的完成，在完成时冻结(freeze)固定延迟且启用细相位调节。
[0017] 从以下对本发明的优选实施例的更具体的描述中，本发明的前述和其他目的、特征和优点将变得显而易见，如附图中所示，相同的参考符号在不同的视图中表示相同的部件。不必对这些附图进行缩放、强调，而仅放置在此以说明本发明的原理。
[0018] 图1是现有技术的模拟延迟锁定环(DLL)；
[0019] 图2是示出了图1所示的电压受控延迟线的非线性控制电压特性的曲线图；
[0020] 图3是根据本发明的原理的宽频范围延迟锁定环的方框图；
[0021] 图4A-4B示出了在DCDL和VCDL中的延迟元件；
[0022] 图5是图4A-4B所示的延迟元件中的任一个的一个实施例的示意图；
[0023] 图6是示出了图3所示的DLL中的VCDL的窄频范围的非线性控制电压特性的曲线图；
[0025] 图8A-C是示出了相位检测器输出与时钟之间的相位差之间的关系的时序图；
[0026] 图9是示出了在图7所示的示意图中的信号的时序图。
具体实施方式
[0027] 下面将描述本发明的优选实施例。
[0028] 图3是根据本发明原理的宽频范围延迟锁定环(DLL)300的方框图。该宽频范围DLL 300具有两个操作域：包括数字延迟电路302的数字域和包括模拟延迟电路304的模拟域。
[0029] 在DLL中，典型地，利用模拟技术来实现高精度、较小硅面积使用和更低能量，而典型地，利用数字技术来实现较好稳定性和更短锁定时间。所述宽频范围DLL 300组合了这两种技术来提供宽频范围上的高精度、较好稳定性和较快锁定时间。数字延迟电路302负责初始化期间的粗相位调节，而模拟延迟电路304负责在由数字延迟电路302完成粗相位调节之后，在正常操作期间的细相位调节。数字延迟电路302在较宽延迟范围内操作并在上电初始化期间，使延迟锁定环300达到稳定操作点。在正常操作中，模拟延迟电路304在较宽延迟范围内的稳定操作点的较小延迟范围中操作，并将延迟锁定环保持在稳定操作点处，同时将数字延迟电路302保持在固定延迟处。
[0030] 由DLL所提供的总延迟包括：具有一组每一个均具有固定延迟的延迟元件的数控延迟线(DCDL)306、以及电压受控延迟线(VCDL)312。由DCDL 306提供的DCDL延迟和由VCDL 312提供的VCDL延迟的组合提供了精确的延迟。仅这些域中的一个可以在任意时间改变DLL延迟。在加电初始化时，数字延迟电路302改变DCDL 306(粗延迟)。在完成粗相位调节(达到锁定)之后，将DCDL延迟保持在固定数量的DCDL延迟元件处(冻结)，并且模拟延迟电路304改变DLL延迟以通过改变VCDL延迟来提供细相位调节。
[0031] 数字延迟电路302在较宽的延迟范围内操作以使DLL 300快速达到操作点(锁定)，以便提供较短的锁定时间。数字延迟电路302中的锁定检测器310检测在何时数字延迟电路302已经使DLL延迟达到稳定操作点且能够将DLL延迟的控制切换到模拟延迟电路304。
[0032] 相位检测器320检测外部时钟信号CKE和内部时钟信号CKI之间的相位差。相位检测器320可以是本领域的技术人员所公知的任意相位检测器。在所示的实施例中，相位检测器320(图3)包括D型触发器，CKI与时钟输入相连而CKE与D输入相连。CKI的上升沿在D型触发器的输出(Ph_det)处锁存CKE的状态。
[0033] 模拟延迟电路304包括多路转换器314、VCDL 312和电荷泵316。VCDL 312是每一个均由两个偏置电压VBP、VBN控制的差分输入-差分输出级(延迟元件)的链式结构，所述两个偏置电压能够在多路转换器314的控制下由两个不同的源提供，如稍后将进一步详细描述的。在图3中，单个信号用来表示来自每一个源的两个偏置电压，即VBP2、VBN2和VBP1、VBN1。
[0034] 多路转换器314选择去往VCDL 312的VCDL偏置电压322的源。VCDL偏置电压322可以是由偏置电压产生器318提供的偏置电压对VBP1、VBN1、或者由电荷泵316提供的可变偏置电压对VBP2、VBN2。在初始化期间，在DCDL 306实现锁定之前，通过多路转换器
314将差分偏置电压VBP1、VBN1对提供给VCDL偏置电压322。因此，在数字延迟电路302选择DCDL延迟的同时，VCDL偏置电压322提供恒定的VCDL延迟。该延迟可以处于整个VCDL延迟范围的中间以便同时在正和负方向上实现细调谐，如以下所讨论的。
314将差分偏置电压VBP1、VBN1对提供给VCDL偏置电压322。因此，在数字延迟电路302选择DCDL延迟的同时，VCDL偏置电压322提供恒定的VCDL延迟。该延迟可以处于整个VCDL延迟范围的中间以便同时在正和负方向上实现细调谐，如以下所讨论的。
[0035] 在初始化时，将计数器308中所存储的码初始化为零，对应于最小延迟；即，启动的DCDL 306中的最少数量的延迟元件。锁定检测器310通过随着计数器318的递增来添加延迟元件，允许DCDL 306增加DCDL延迟，直到内部时钟信号C KI的最近的上升沿与外部时钟信号CKE的上升沿对准为止。由外部时钟信号CKE来递增计数器308，直到达到锁定为止(对准了所述时钟沿)。在一个实施例中，计数器308是增序计数器，在由来自锁定检测器310的SW信号启动的同时，所述增序计数器在外部时钟信号CKE的每一个上升沿上递增。根据由计数器308输出的c比特的计数值，将DCDL 306中的延迟元件添加到DCDL延迟线上，以实现根据偏置电压对VBP1、VBN1所需的最少数量的DCDL延迟元件。
[0036] 在对准所述时钟沿之后，由锁定检测器310输出的SW信号禁止计数器308的任意的进一步递增。由偏置电压对VBP2、VBN2、电荷泵316的输出通过多路转换器314来提供VCDL偏置电压322。所述电荷泵316可以是本领域技术人员所公知的任意电荷泵。
[0037] 通过仅启用DCDL 306中的最少数量的延迟元件，总延迟线具有最小长度以使噪声最小。所启用的延迟元件在该延迟锁定环中提供粗相位调节。一旦达到锁定，则通过禁止计数器308的进一步递增，将数字延迟电路302保持在固定延迟处。可以由模拟延迟电路304仅改变DLL延迟线的VCDL部分以在延迟锁定环中提供细相位调节。模拟延迟电路304对DLL延迟进行细调谐以补偿在DLL的正常操作期间的所有漂移和条件变化，从而通过改变添加到由DCDL提供的固定延迟上的VCDL延迟，使外部和内部时钟信号沿保持对准。
模拟受控延迟线310通过检测到的时钟之间的相位差来改变对VCDL延迟元件402的偏置电压，向上或向下改变VCDL延迟。
模拟受控延迟线310通过检测到的时钟之间的相位差来改变对VCDL延迟元件402的偏置电压，向上或向下改变VCDL延迟。
[0038] 图4A-4B更详细地示出了DCDL和VCDL中的延迟元件。数字受控延迟线(DCDL)包括DCDL延迟元件400的链式结构，而电压受控延迟线(VCDL)包括VCDL延迟元件402的链式结构。通过使每一个DCDL单元400的偏置电压与固定偏置电压对VBP1、VBN1永久相连，使每一个DCDL单元400的延迟固定。通过偏置电压产生器318(图3)来提供固定偏置电压对VBP1、VBN1，所述偏置电压产生器318可以是任意类型的电压初始化设备，例如带隙(band-gap)参考初始施加到VCDL上的VCDL偏置电压322而不必与其相对应，如以下进一步详细讨论的。
[0039] 图5是图4A-4B所示的任一个延迟元件的一个实施例的示意图。延迟元件400包括具有对称负载500、502的NMOS器件T1、T2的源极相连对。
[0040] 差分输入时钟信号CKEI-、CKEI+连接到NMOS器件T1、T2的各自栅极，其中CKEI+连接到NMOS器件T1的栅极，而CKEI-连接到NMOS器件T2的栅极。差分输出时钟信号CKEO-、CKEO+与NMOS器件T1、T2的各自漏极相连。NMOS器件T1和T2的源极相连且还与NMOS电流源T3的漏极相连。NMOS电流源T3补偿漏极和衬底电压变化。
[0041] 对称负载500包括与偏置的PMOS器件T5并联的二极管接法的PMOS器件T4。对称负载502包括与偏置的PMOS器件T6并联的二极管接法的PMOS器件T7。对称负载500、502的有效电阻随着偏置电压VBP1的变化而改变，引起了通过延迟级从差分时钟输入到差分时钟输出的相应延迟变化。
[0042] 返回图4，在初始化时，未启用DCDL 306中的延迟元件400，这是用于从计数器中输出的c比特计数值为零且仅启用了多路转换器408。该DLL延迟仅包括由解多路转换器404、多路转换器408和与固定偏置电压对VBP1、VBN1相连的VCDL中的VCDL延迟元件402提供的固定延迟。由VCDL提供的VCDL延迟取决于该固定偏置电压对VBP1、VBN1。在图
4A-4B所示的实施例中，DCDL延迟元件400和VCDL延迟元件402是具有电压受控延迟的相同延迟元件。然而，在可选实施例中，DCDL延迟元件400可以不同于VCDL延迟元件402，如在图5中描述和示出的。
4A-4B所示的实施例中，DCDL延迟元件400和VCDL延迟元件402是具有电压受控延迟的相同延迟元件。然而，在可选实施例中，DCDL延迟元件400可以不同于VCDL延迟元件402，如在图5中描述和示出的。
[0043] 通过增加DCDL延迟元件400的数量来改变DCDL延迟，其中每一个DCDL延迟元件400具有由固定偏置电压对VBP1、VBN1所设置的相同延迟。在所示实施例中，在初始化期间，相同的固定偏置电压对VBP1、VBN1与DCDL延迟元件400和VCDL元件402相连。然而，在可选实施例中，与VCDL延迟元件402和DCDL延迟元件400相连的固定偏置电压可以是不同的。例如，可以将第一偏置电压VBP1设置为连接到DCDL的0.3VDD，而将第二偏置电压VBP2设置为连接到VCDL的0.5VDD。VCDL延迟最初是固定的，其中编号为1-3的三个VCDL延迟元件402的每一个均与固定偏置电压对VBP1、VBN1相连，但是在正常操作期间，VCDL延迟随着VCDL偏置电压对322VBP2、VBN2的变化而改变。
[0044] 在DCDL 306中启用的延迟元件的数量取决于由计数器308输出的c比特计数406。c比特计数406与提供m比特多路转换选择信号的多路转换选择逻辑430相连，其中每一个m比特之一与DCDL 306中的每一个多路转换器相连，而d比特的解多路转换选择信号432与解多路转换器404相连。d比特解多路转换选择信号406与解多路转换器404相连以选择通过其向DCDL 306输出外部时钟的输出。在一个实施例中，多路转换选择逻辑430是对c比特计数进行解码以提供m比特的多路转换选择信号的解码器。在所示实施例中，m和d均为7，而c为3。然而，在可选实施例中，m和d可以是不同的。存在六个延迟元件
400，标记为4-9。多路转换选择逻辑430对三比特计数406进行解码以选择通过其向下表
1所示的各个延迟元件提供外部时钟的七个多路转换器之一。七比特多路转换选择信号的最高有效位(MSB)对应于多路转换器420的选择信号，而七比特多路转换信号的最低有效位(LSB)对应于多路转换器408的选择信号。因此，随着该计数的增加，启用的延迟元件的数量也增加。在可选实施例中，可以将多路转换选择逻辑实现为由外部时钟时钟控制并由SW信号启动的移位寄存器。
400，标记为4-9。多路转换选择逻辑430对三比特计数406进行解码以选择通过其向下表
1所示的各个延迟元件提供外部时钟的七个多路转换器之一。七比特多路转换选择信号的最高有效位(MSB)对应于多路转换器420的选择信号，而七比特多路转换信号的最低有效位(LSB)对应于多路转换器408的选择信号。因此，随着该计数的增加，启用的延迟元件的数量也增加。在可选实施例中，可以将多路转换选择逻辑实现为由外部时钟时钟控制并由SW信号启动的移位寄存器。
[0045] 计数器输出计数[2:0]多路转换选择解多路转换选择
[0046]
[0047] 表1
[0048] 在已经达到锁定之后，通过根据由计数器308输出的c比特计数启用的DCDL延迟元件对外部时钟信号CKE进行延迟。通过经由多路转换器314(图3)将提供给VCDL的偏置电压从偏置电压对VBP1、VBN1切换到偏置电压对VBP2、VBN2，将DLL延迟的控制切换到VCDL 312。
[0049] 因此，该DLL延迟包括：由DCDL 306中的启用的DCDL延迟元件400提供的最小延迟和由VCDL 312提供的附加延迟，以便提供精确的DLL延迟。通过使用数字域来覆盖较宽延迟范围来获得最小延迟，然后冻结数字域以通过控制DLL延迟来允许模拟域在较小延迟范围内操作以便在延迟锁定环中提供细相位调节，增加了DLL的稳定性。设置与VCDL偏置电压322相连的偏置电压，从而VCDL不会控制总DLL延迟，直到由数字域检测到锁定条件之后为止。在锁定条件之前，VCDL仅提供与时钟之间的相位差无关的恒定延迟。
[0050] 在一个实施例中，将计数器308实现为波纹(ripple)计数器。最初，将计数器308复位为0。解多路转换器404根据由多路转换选择逻辑430输出的d比特解多路转换选择信号432，操纵去往延迟元件的外部时钟CKE。在计数器308的输出设置为“0”而解多路转换选择信号432设置为“1111110”时，通过与多路转换器408相连的解多路转换器404的输出422来操纵CKE，并且并不启用DCDL元件400。
[0051] 在由CKE将计数器308的输出如表1所示从000递增到001之后，由设置为“1”的计数器输出通过解多路转换器404的输出424来操作时钟信号CKE，以启用标记为4的DCDL延迟级。启用多路转换器410，以便当由多路转换选择逻辑430输出的m比特多路转换选择信号通过多路转换器408来操作对VCDL的延迟CKE时，允许通过DCDL延迟级400来操纵CKE。本领域的技术人员将会理解：利用每一个均由有效逻辑低信号(其中所有其他信号保持在逻辑高，如表1所示)启用的多个PMOS晶体管，可以实现解多路转换器404的实施例。可选地，可以使用NMOS晶体管或全CMOS传递门来实现解多路转换器404。
[0052] 当计数器输出设置为六，并且经由多路复用器420、418、416、414、412、410、408和标记为9-4的延迟元件通过解多路转换输出426来引导CKE时，启用所有六个DCDL延迟级。当由设置为逻辑低的SW信号禁止计数器308时，冻结该DCDL线。
[0053] 图6是示出了图3所示的DLL 300中的VCDL 312的窄延迟范围的非线性控制电压特性的曲线图。在所示实施例中，数字域提供使DLL 300的操作范围达到点B的最小延迟。在已经获得锁定条件之后，模拟域在从点B-高到点B-低的窄延迟范围600内进行操作。该延迟范围远小于由DLL所支持的宽延迟范围，但是可以由与图2所示的纯模拟情况相同的较大电压范围来对其进行控制。由大电压范围所控制的小延迟范围确保了在DLL的正常操作期间的模拟域的稳定性。
[0054] 如图所示，模拟延迟电路304在电压范围200mV到800mV上，操作在延迟范围85ns到80ns之内以提供对延迟锁定环的细相位调节。与图2所示的相同电压范围上的宽延迟范围相反，控制电压(ΔV)的较小变化不会对延迟产生实质上的影响。
[0055] 图7是图3所示的锁定检测器310和多路转换器314的实施例的示意图。所述锁定检测器310包括两个SR触发器700、702、与门706和反相器704。SR触发器700检测在何时内部时钟信号CKI处于相位检测窗内。SR触发器702检测在何时内部时钟信号CKI与外部时钟信号CKE同相。一旦内部时钟信号CKI与外部时钟信号CKE同相，则将SW信号设置为逻辑“0”以禁止对DCDL延迟的进一步的改变。
[0056] 在达到锁定之前，将锁定检测器输出SW保持为逻辑“0”处，而在达到锁定之后，将其设置为逻辑“1”。在达到锁定之前，在SW信号上的逻辑“0”通过多路转换器314连接固定偏置电压以提供VCDL偏置电压对322。在已经达到锁定之后，在SW上的逻辑“1”通过多路转换器314与可变偏置电压对VBP2、VBN2相连以提供VCDL偏置电压对322，以允许VCDL312对总延迟进行细调谐。
[0057] 在设备的上电期间，将与SR触发器700和SR触发器702的R输入相连的复位信号设置为逻辑“1”。利用设置为逻辑“0”的各个Q输出(LC1、SW)同时对触发器700、702进行复位。SR触发器700、702在各个Q输出上以逻辑“0”保持为复位状态，直到相位检测器320检测到时钟信号CKE、CKI之间的相位差处于相位检测窗中为止。在外部时钟信号CKE的下降沿之后出现内部时钟信号CKI的上升沿的同时，该相位差处于相位检测窗内。相位检测器(Ph_det)的输出改变为逻辑“0”。在Ph_det上的逻辑“0”通过反相器704来将SR触发器700的S输入改变为逻辑“1”，对SR触发器700进行设置(即，Q输出改变为逻辑“1”)。由DCDL 306提供的延迟继续增加，进一步延迟了内部时钟信号的上升沿，直到内壁时钟信号和外部时钟信号同相为止。在当在CKI的上升沿之后检测到CKE的上升沿时出现的Ph_det的下一上升沿上设置SR触发器702。将SR触发器702的Q输出设置为逻辑“1”，表示由数字延迟电路提供的粗相位调节。在SR触发器702的输出上的逻辑“1”、SW信号通过多路转换器314，使VCDL偏置信号322从偏置电压对VBP1、VBN1上断开，并且将来自电荷泵316(图3)的偏置电压对VBP2、VBN2连接到对VCDL 312的VCDL的偏置电压对322。
[0058] 锁定检测器310保持在SW设置为逻辑“1”的锁定状态，直到系统复位为止。在处于锁定状态的同时，但是数字域不再对延迟进行控制，这是由于在SW设置为逻辑“1”的同时，冻结在计数器308中所存储的码以冻结DCDL延迟。
[0059] 图8A-C是示出了相位检测器输出(Ph-det)与时钟之间的相位差之间的关系的时序图。参考图8A，在初始化时，相位检测器320(图3)检测到内部时钟上升沿出现在外部时钟上升沿之后。C KI的上升沿将“1”锁在D型触发器的Ph_det输出上。CKE上升沿继续对所述码进行递增以将附加延迟添加到DCDL上。
[0060] 参考图8B，相位检测器检测到CKI上升沿现在处于CKE的下降沿之后，即，外部时钟上升沿处于相位检测窗内。则CKI的上升沿将“0”锁存在D型触发器的Ph_det输出上。CKE上升沿对所述码进行递增以将另一延迟元件400添加到DCDL上。
[0061] 参考图8C，相位检测器检测到当CKI上升沿移动到CKE上升沿之后的锁定条件。CKI的上升沿将“1”锁存在D型触发器的Ph_det输出上。
[0062] 图9是示出了在图7中所示的示意图中的信号的时序图。该时序图示出了当检测到已经达到相位检测窗且检测到锁定条件(当CKE和CKI的时钟沿对准时)时，在系统被复位时的示意图中的信号状态。将结合图3和图7来描述图9。
[0063] 在时间900处，对系统进行复位且将复位信号切换为逻辑“1”。复位信号与触发器700、702的R输入相连以复位触发器。将Ph_det信号复位为逻辑“1”。将两个触发器的Q输出(LC1，SW)复位为“0”。内部时钟信号CKI与外部时钟信号CKE具有相同的频率，但是由于通过时钟树缓冲器328的延迟，存在初始相位差。
[0064] 在时间902处，在对系统进行复位之后，将复位信号改变为逻辑“0”。最初，通过DCDL将延迟添加到CKE，并且不通过VCDL来添加延迟。C KI的上升沿迟于CKE的上升沿出现，这是由于通过时钟树缓冲器328(图3)的延迟和通过DCDL的延迟。设置为逻辑“0”的SW信号允许CKE递增在计数器308中所存储的码(图3)。当由CKE(上升沿或下降沿)来递增计数器308(图3)中所存储的码时，将更多的延迟元件400(图4A到4B)添加到DCDL306上(图3)以进一步对CKE进行延迟。CKE和CKI之间的延迟发生增加，直到达到相位检测窗为止。
[0065] 在时间904处，相位检测器320(图3)检测到已经进入了相位检测窗。从相位检测器中输出的Ph_det信号将状态从逻辑“1”改变为逻辑“0”，表示相位检测器320已经在CKE的下降沿之后检测到CKI信号的上升沿。设置SR触发器600，并且将Q输出处的LC1设置为“1”。在连续时钟周期中，CKE和CKI之间的相位差随着DCDL延迟的增加而减少。
[0066] 在时间906处，相位检测器320(图3)检测已经由DCDL添加了充分的延迟，从而在CKE的上升沿之后出现了CKI的上升沿。相位检测器320的Ph-det输出发生改变以回到逻辑“1”。在与门706的输出处的LC2改变为逻辑“1”，SR触发器702被设置，并且Q输出(SW)改变为逻辑“1”。在Ph-det信号上的进一步变化不会影响LC1和SW的状态。设置为“1”的SW信号进一步禁止了计数器308的递增。
[0067] 在正常DLL操作期间，为了对偏移和条件改变进行补偿的时钟路径的延迟调节覆盖了宽延迟范围中的较窄范围。因此，在已经达到锁定之后，DCDL启用延迟元件以便在延迟锁定环中提供粗相位调节。由VCDL在更小的延迟范围内对DLL延迟进行改变以便在延迟锁定环中提供细相位调节。在正常操作期间对更小延迟范围的监控提供了更大的稳定性并减小了控制电压节点的灵敏性。在DLL失去了超越VCDL的补偿能力的锁定条件的情况下，系统复位为初始条件，并且重新激活DCDL以使外部和内部时钟处于相位检测窗范围内。
[0068] 已经针对具有单一固定偏置电压电平的实施例对本发明进行了描述。在可选实施例中，可以使用多于一个的固定偏置电压电平或多于一个的固定偏置电压对电平来提供更紧凑的DLL，对噪声不太敏感。这允许对宽延迟范围进行修改，以便通过根据外部时钟的频率来选择固定偏置电压电平，减少DCDL延迟元件的数量。减少DCDL延迟元件的数量会减小对噪声的灵敏度。例如，在一个实施例中，对于具有0.6VDD的固定偏置电压，需要15个DCDL延迟元件来提供DCDL延迟。当固定偏置电压是0.7VDD时，仅需要8个DCDL延迟元件来提供DCDL延迟。然而，改变延迟范围可能会导致覆盖了不稳定区域的延迟范围，例如图2所示的曲线图中的点C处。
[0069] 本发明可以在需要高精度的输入/输出数据同步的集成电路中使用，例如，在存储器、微处理器和应用专用集成电路(ASIC)中使用。
[0070] 尽管已经参考其优选实施例具体示出和描述了本发明，但是本领域的技术人员将会理解：在不脱离所附权利要求所限定的范围的情况下，可以进行形式和细节上的各种改变。例如，尽管DCDL的延迟在较短的时间上保持固定，但是可以允许对其进行临时偏移，例如，使VCDL接近其延迟极限。
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