技术领域
[0001] 本
发明涉及时钟
信号处理领域，具体地，涉及一种延时锁定环电路及快速锁定算法。
背景技术
[0002] 延时锁定环（DLL）广泛应用于时钟网络中的
时钟偏差补偿缓存器、时钟生成器、
时钟信号恢复电路和DRAM
接口电路等等。锁定时间和电路复杂度，是评比一个全数字延时锁定环（ADDLL）性能的两个重要指标。而采用
逐次逼近寄存器（SAR）方案在DLL的实现中可以对这两个指标进行很好的处理。
[0003] 现有的，逐次逼近寄存器式延时锁定环的电路
框图如图1，由输入时钟
缓冲器（Input Buffer, IB）、输出时钟
驱动器（Output Driver, OD）、反馈时钟缓冲器（Feedback Buffer, FB）、
相位比较器、数控延时线、逐次逼近寄存器、
分频器和初始电路等组成。二元搜寻算法是该延时锁定环的核心，从逐次逼近寄存器的最高位向最低位先逐位假设为“1”再根据相位比较器比较的结果确定该位应该是“1”还是“0”，最终得到一个最优序列，用该序列控制数控延时线，在输入时钟和输出时钟之间插入一个最优的延时时间。在理论上，n位的逐次逼近寄存器最多需要n+1个时钟周期（特指控制电路的时钟周期）就能完成锁定，因此比移位寄存器式和计数器式延时锁定环的锁定速度快很多。但在实际应用中，两个鉴相操作的时间间隔必须大于DLL的最大延时，否则残留在DLL中的数据会对下一次的鉴相操作产生影响。因此，现有的SAR控制电路的时钟是输入时钟分频得到的，分频比定义为DR。对于一个n位逐次逼近寄存器电路而言，DLL的整体锁定时间是DR × (n+1)，单位是输入时钟的周期数。而参数DR需要满足如下不等式：(1)
式中， 是时钟周期， 是锁定环的最大延时，也表示锁定环的工作最低
频率，[]表示对 进行高斯运算符。而锁定环的最高工作频率由环中最小延时单元的延时值决定。显然，锁定环的工作
频率范围越大，DR越大。
[0004] 而
现有技术中的DR值相对来说比较大，锁定时间比较长。
发明内容
[0005] 本发明的目的在于，针对上述问题，提出一种延时锁定环电路及快速锁定算法，以实现保持DR的值为1以达到缩短锁定时间的优点。
[0006] 为实现上述目的，本发明采用的技术方案是：一种延时锁定环电路，包括延时链Ⅰ、
解码器Ⅰ、解码器Ⅱ、延时链Ⅱ、
控制器、鉴相器、边沿合成器和复位信号生成器，所述鉴相器的输入端和延时锁定环电路的输入端和输出端电连接在一起，所述鉴相器的输出端和控制器电连接在一起，所述控制器和解码器Ⅰ、解码器Ⅱ电连接在一起，所述解码器Ⅰ和延时链Ⅰ电连接在一起，所述解码器Ⅱ和延时链Ⅱ电连接在一起，所述延时链Ⅰ、延时链Ⅱ和控制器电连接在边沿合成器上。
[0007] 根据本发明的优选
实施例，所述延时链包括前置延时单元、延时单元和控制逻辑单元；所述前置延时单元和控制逻辑单元均电连接在延时单元上。
[0008] 根据本发明的优选实施例，延时锁定环电路的
输入信号为in-CLOCK，延时锁定环电路的
输出信号为out-CLOCK；所述鉴相器对in-CLOCK和out-CLOCK作相位比较，并生成反馈信号；
所述控制器根据上述鉴相器生成的反馈信号通过解码器Ⅰ和解码器Ⅱ分别对延时链Ⅰ和延时链Ⅱ进行编码，同时控制器生成输出信号READY；
所述边沿组合器在上述控制器生成的输出信号READY的触发下，输出占空比为50%的时钟信号out-CLOCK；
所述复位信号生成器生成的复位信号控制延时链Ⅱ复位。
[0009] 根据本发明的优选实施例，所述延时链包括前置延时单元、延时单元和控制逻辑单元；所述前置延时单元：以一个平衡树的形式，把输入信号in-CLOCK传输到各个基本延时结构的输入端，并保证信号到达各延时结构输入端的时间一致；
所述延时单元：接收上述前置延时单元传输的in-CLOCK信号，并通过调整单元中有效延时结构的数量，调节总延时；
所述控制逻辑单元：将上述复位信号生成器生成的复位信号和从控制器输出的控制码进行逻辑操作，产生带复位信号的控制码，并将该码传输给给延时结构，控制延时结构延时并适时对延时结构进行复位操作。
[0010] 另外提供了一种快速锁定算法，包括以下步骤：设置初始值：将延时链II的延时设置为最小值，延时链I的延时设置为最大值；
设定延时链I的延时时间：所述鉴相器判定输出信号out-CLOCK超前于输入信号in-CLOCK，在此状态下，延时链I的所有可调延时单元都无效，总延时相当于其本
帧延时；
如果鉴相判定是输出信号out-CLOCK落后于输入信号in-CLOCK，则延时链I的延时设置为最大延时，在此状态下，延时链I的所有可调延时单元都有效，其延时值均计入总延时；
确定延时链II的延时值：采用的传统的SAR算法，确定延时链II的延时值；
输出占空比50%的
波形：将上述延时链I的延时时间和延时链II的延时值相加，然后将该相加得到的值均分，即得到占空比50%的波形。
[0011] 本发明的技术方案通过设置两个延时链，将输入的信号进行
叠加均分处理，从而实现保持DR的值为1以达到缩短锁定时间，并得到占空比约为50%的输出信号。同时本技术方案中的算法具有谐波免疫的特性，而无需额外的探测电路。
[0012] 本发明的其它特征和优点将在随后的
说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在所写的说明书、
权利要求书、以及
附图中所特别指出的结构来实现和获得。
[0013] 下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
附图说明
[0014] 附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：图1为现有逐次逼近寄存器式延时锁定环的电路的结构示意图；
图2为本发明所述的延时锁定环电路的结构示意图；
图3为图2所示的延时锁定环电路中前置延时单元的结构示意图；
图4为图2所示的延时锁定环电路中延时单元的结构示意图；
图5为图2所示的延时锁定环电路中控制逻辑单元的结构示意图；
图6为本发明实施例所述的复位信号生成器的结构示意图；
图7a为本发明所述的延时锁定环电路的输入时钟周期为10ns、占空比为80%的6位控制码的实验仿真波形；
图7b为本发明所述的延时锁定环电路的输入时钟周期为10ns、占空比为25%的6位控制码的实验仿真波形；
图7c为本发明所述的延时锁定环电路的输入时钟周期为2ns、占空比为50%的6位控制码的实验仿真波形；
图8为本发明所述快速锁定算法的
流程图；
图9a为本发明所述快速锁定算法的数据传输示意图；
图9b为本发明所述快速锁定算法中控制码处理的流程图；
图10为本发明实施例中3位控制码速锁定算法的实现图。
具体实施方式
[0015] 以下结合附图对本发明的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。
[0016] 如图2至图5所示，延时锁定环电路中，延时锁定环电路的输入信号为in-CLOCK，延时锁定环电路的输出信号为out-CLOCK；鉴相器对in-CLOCK和out-CLOCK作相位比较，并生成反馈信号state；控制器根据鉴相器生成的反馈信号state，并通过解码器Ⅰ和解码器Ⅱ分别对延时链Ⅰ和延时链Ⅱ进行编码，同时控制器生成输出信号READY；边沿组合器在控制器生成的输出信号READY的触发下，输出占空比为50%的时钟信号out-CLOCK；复位信号生成器生成的复位信号控制延时链Ⅱ复位。延时链包括前置延时单元、延时单元和控制逻辑单元；如图3至图5所示，前置延时单元：以一个平衡树的形式，把输入信号in-CLOCK传输到各个基本延时结构的输入端，并保证信号到达各延时结构输入端的时间一致；延时单元：接收前置延时单元传输的in-CLOCK信号，并通过调整单元中有效延时结构的数量，调节总延时；控制逻辑单元：将复位信号生成器生成的复位信号和从控制器输出的控制码进行逻辑操作，产生带复位信号的控制码，并将该码传输给给延时结构，控制延时结构延时并适时对延时结构进行复位操作。
[0017] 图6为复位信号生成电路。从结构上看，这个电路是一个脉冲生成器。复位信号即是由时钟信号通过这个脉冲生成器产生。该结构由3部分组成。元件1、2、3的延时时间分别定义为 D1，D2和D3，要求D2大于D1。定义tp=D2-D1，tr=D1+D3。tp是复位脉冲的宽度，tr是复位信号上升沿和相应时钟上升沿的时间间隔。
[0018] 图2至图5为延时锁定环电路。电路由前置延时单元（PDC）,可复位延时单元链（RDUs，Resettable Delay Units）和复位信号控制逻辑构成。定义每一级可复位延时单元的延时是ts。可复位延时单元，呈现树状结构，具有两个功能：1、保证输入时钟到达各个延时单元的时间相等；2、调整前置延时，避免锁定过程中出现毛刺和信号受损。定义前置延时单元的延时值是Tpre。为了避免经过复位的波形出现毛刺，要求满足：Tp＞ts (2)
为了避免延时链中时钟信号经过复位后出现上升沿偏移，需要满足：
Tpre＞tr+tp (3)
综合不等式(2)和(3)，前置延时单元的延时必须满足：
Tpre＞tr+ts (4)
这里tr和ts是由电路结构决定的，所以合适的tp和Tpre值必须由电路设计者来保证。
[0019] 可复位延时链结构如图4所示。一个延时链可分为多个延时单元，每一级延时单元由3个
门组成。每一级的控制端口有两个：UC0和UC1，其中UC0由控制码解码得到，UC1由UC0与复位信号经过一组控制逻辑得到。所有延时单元的UC0同时只能允许有一个是1，当第N位延时单元的UC0是1时，表示延时链中从第0位到第N位延时单元都有效。此时的延时值就是(N+1) ×ts。
[0020] UC0和UC1的对应关系如图5所示。复位信号有效值为1。当复位有效时，所有的UC1都被置为1，此时所有的延时单元的输出端随即都置为0，复位成功。
[0021] 如图2所示：in-CLOCK作为该模
块唯一的输入信号，out-CLOCK为唯一的输出信号；该电路有两条延时线（延时链 I/ II），其中延时链 I不受复位信号控制，延时链 II受复位信号RDU-reset控制；每条延时链之前分别插入相应的前置延时单元（PDC I/ II）；鉴相器对in-CLOCK和out-CLOCK作相位比较，控制器（Controller）根据鉴相器的反馈信号state对两条延时线编码，从而控制整个DLL（PDC I→延时链 I→PDC II→延时链 II）的延时；在控制器的输出信号READY的触发下，边沿组合器（EDGE COMBINER）输出占空比为50%的时钟信号out-CLOCK。其中的核心部分是可复位的延时链和基于快速锁定逐次逼近寄存器算法的控制器。
[0022] 延时链结构包括一个前置延时单元，一个由基本延时结构组成的延时单元，和一套带有复位信号的控制逻辑单元。前置延时单元以一个平衡树的形式，把输入时钟
信号传输到各个基本延时单元的输入端，并保证信号到达各延时单元输入端时间一致。延时单元通过调整单元中有效延时结构的数量，调节总延时。控制逻辑单元将复位信号和从控制电路输出的控制码进行逻辑操作，产生带复位控制码。将该码提供给延时链，控制其延时并适时对其进行复位操作。本发明中可复位延时链共有两条，这两条延时链呈现镜像结构，利于控制输出波形占空比为50%。
[0023] 如图8所示，在步骤101中：设置初始值：将延时链II的延时设置为最小值，延时链I的延时设置为最大值。
[0024] 在步骤102中：设定延时链I的延时时间：所述鉴相器判定输出信号out-CLOCK超前于输入信号in-CLOCK，在此状态下，延时链I的所有可调延时单元都无效，总延时相当于其本帧延时；如果鉴相判定是输出信号out-CLOCK落后于输入信号in-CLOCK，则延时链I的延时设置为最大延时，在此状态下，延时链I的所有可调延时单元都有效，其延时值均计入总延时。
[0025] 在步骤103中：确定延时链II的延时值：采用的传统的SAR算法，确定延时链II的延时值，即二分搜索法确定其合适的延时值。在延时链I的延时已经确定的前提下，延时链II的初始延时值设定为其1/2的最大延时。后续步骤根据鉴相结果不断在1/4，1/8，1/16…的范围调整延时值，最终达到锁定状态。
[0026] 在步骤104中：输出占空比50%的波形：将上述延时链I的延时时间和延时链II的延时值相加，然后将该相加得到的值均分，即得到占空比50%的波形。
[0027] 控制电路采用了快速锁定算法。该算法包含3个步骤：范围确定，快速锁定，控制码重排。在“范围确定”阶段，确定延时链I的延时。在这个阶段，延时链II的延时被设置为最小值，而延时链I的初始延时是其最大值。如果这种情况下，输出时钟的相位鉴相判定是超前于输入时钟（即DLL的总延时小于一个时钟周期），则把延时链I的延时设为其最小值；如果鉴相判定是落后（即DLL的总延时大于一个时钟周期），则保持延时链I的延时为其最大延时。通常这个算法需要2个时钟周期。在“快速锁定”阶段，精确确定延时链II的延时值。这里采用的方法是传统的SAR算法，不过由于延时链的可复位特性，每进行一次二分法判定只需要1个周期即可。n位的CODE II在快速锁定阶段需要占用n个时钟周期。在“控制码重排”阶段开始时，CODE I和CODE II都已经确定，DLL的总延时也已经确定，但是两条延时链的延时值并不平均，这样输出的波形也无法达到50%占空比。这一阶段，CODE I和CODE II会进行一个相加平均的操作。操作完成后，DLL的总延时不变，但延时值被平均分配到两条链上。经过边沿组合器，DLL可以输入占空比50%的波形。这一阶段需要占用2个时钟周期。快速锁定算法的一个例子如图10所示，图中a和b表示已经被确定的二进制数。
[0028] 图9a中，(a)为控制器电路的数据流程图。矩形框代表寄存器组，椭圆框代表组合
逻辑电路。N+1位的plus-CODE信号和minus-CODE由输入的CODE和STEP码经过逻辑运算电路同步产生，并由输入信号input state选择其一作为信号updated CODE。快速过程结束后，READY信号被设为高电平，n+1位code registers中CODE码更新完成，控制码安排电路用n+1位的控制码生成2n位的输出码Output Code。Output Code的高n位作为CODE I，低n位作为CODE II。控制码安排电路的功能如9b所示，在控制码重排列步骤之前，安排电路把n+1位控制码的最高位复制成n位的CODE I，而把低n位直接赋值给CODE II。在控制码重排列步骤之后，安排电路把n+1位控制码的高n位同时赋值给CODE I和CODE II，这等同于把控制码CODE的最低位归0，再除以2分别赋值给CODE I和CODE II。最低位归0带来的
精度损失是可接受的，也是输出50%占空比时钟所必须付出的代价。
[0029] 本发明的实验环境如表1，仿真波形如图7a、7b、7c所示。实验使用的DLL具有两条延时链，每条具有64级延时单元。控制码位数是6，锁定时间是10个时钟周期。根据仿真数据，本发明在SMIC 0.18微米的工艺环境下，可以实现的工作范围是70MHz到500MHz。在500MHz工作条件下，功耗为10.44mW。
[0030] 表1：本发明的实验环境参数最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行
修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
