技术领域
[0001] 本
发明涉及红外探测器领域，具体涉及一种增加电容密度的红外探测器芯片。
背景技术
[0002] 随着红外探测器阵列越来越大，即使单个
像素单元的面积在缩小，但芯片面积也随着像元阵列面积的增大而不断增大。红外探测器读取
电路中会使用到大量的电容结构，包括AD/DA、积分器、sample/hold等等模
块都会需要使用较大的电容，此时电容面积以及其匹配逐渐成为产品和工艺设计的关键，尤其是当芯片大小接近
光刻单次曝光最大尺寸时，为了不超出该尺寸以及整体成本考虑，在电容面积大小的选取上不得不进行折中，减小电容面积容易导致芯片性能的下降。
[0003] 现有的红外探测器芯片包括像元阵列和位于像元阵列两端的读出电路，如
附图1所示，像元阵列包括M行N列的像素单元1，每一列的像素单元对应一个读出电路，读出电路中包括电容单元2，随着芯片集成度的提高，单个像素单元的面积也越来越小，使得每一列对应的电容单元的面积也越来越小，电容单元面积的减小，一方面使得图形尺寸变小，导致光刻
刻蚀之后图形尺寸的误差较大，引起列之间的电容以及读出电路之间的匹配性变差；另一方面，电容面积的减小，也使得芯片中电容密度降低，使得红外探测器中的探测
信号不能及时有效读出，影响探测器的性能。
现有技术中的电容单元除了面积较小外，还存在电容密度小的缺点，现有技术中形成电容的结构均是
单层的金属和通孔连线形成，并且通孔在
水平截面上为点状结构，由于相邻的通孔之间相对面积较小，其形成的电容值也较小，不能充分利用有限的电容面积。
发明内容
[0004] 本发明的目的是提供一种增加电容密度的红外探测器芯片，将单层金属层之间的电容扩展为多层，增加了电容密度，同时，通过在阵列上下分布电容单元，并增加电容单元宽度的方式，提高列读出电路之间的性能匹配，并最终提升整个芯片的性能。
[0005] 为了实现上述目的，本发明采用如下技术方案：一种增加电容密度的红外探测器芯片，包括像元阵列和读出电路所需的电容阵列，所述电容阵列位于所述像元阵列的上方或/和下方，所述像元阵列包括M行N列的像素单元，所述电容阵列包括A行N/A列的电容单元，且每一列的像素单元对应电容阵列中的一个电容单元；
[0006] 所述电容阵列和像元阵列的行方向和列方向均相同，电容单元在行方向上的长度等于A个像素单元在行方向上的长度；其中，M、N、A、N/A均为大于1的整数。
[0007] 进一步地，所述电容阵列包括2行N/2列的电容单元，且所述电容阵列位于所述像元阵列的上方或下方；其中，所述像元阵列中奇数列像素单元依次连接第一行的电容单元，偶数列像素单元连依次接第二行的电容单元，从而使得每一列的M个像素单元同时连接位于其正上方的一个电容单元，其中，N为偶数。
[0008] 进一步地，所述电容阵列包括3行N/3列的电容单元，且所述电容阵列位于所述像元阵列的上方或下方；其中，所述像元阵列中第1列、第4列、第7列直至第N-2列的像素单元依次连接第一行的电容单元；第2列、第5列、第8列直至第N-1列的像素单元依次连接第二行的电容单元；第3列、第6列、第9列直至第N列的像素单元依次连接第三行的电容单元，从而使得每一列的M个像素单元同时连接位于其正上方的一个电容单元；其中，N为3的倍数。
[0009] 进一步地，所述电容阵列包括上电容阵列和下电容阵列，所述上电容阵列位于所述像元阵列的上方，所述下电容阵列位于所述像元阵列的下方，所述上电容阵列包括A行N/A列的上电容单元，所述下电容阵列包括A行N/A列的下电容单元，所述上电容单元用于连接像元阵列中对应列的第1行至第X行的像素单元；所述下电容单元用于连接像元阵列中对应列的第X+1行至第M行的像素单元，其中，X为整数，且1≤X＜M。
[0010] 进一步地，当M为偶数时，X为M/2；当M为奇数时，X为(M+1)/2。
[0011] 进一步地，所述电容单元
自下而上包括多晶
硅模块、
接触模块以及电容模块；所述
多晶硅模块包括水平方向上相互平行的多晶硅层，位于同一多晶硅模块中相邻的多晶硅层之间形成垂直电容，所述接触模块包括水平方向上相互平行的接触层，位于同一接触模块中相邻的接触层之间形成垂直电容，所述电容模块包括在垂直方向上交替的金属子模块以及通孔子模块，所述金属子模块包括水平方向上相互平行的金属层，位于同一金属子模块中相邻的金属层之间形成垂直电容，所述通孔子模块包括水平方向上相互平行的通孔层，位于同一通孔子模块中相邻的通孔层之间形成垂直电容。
[0012] 进一步地，所述电容单元包括电容极板P和电容极板Q。
[0013] 进一步地，所述多晶硅模块中相邻的多晶硅层分别连接电容极板P和电容极板Q，所述接触模块中相邻的接触层分别连接电容极板P和电容极板Q，所述金属子模块中相邻的金属层分别连接电容极板P和电容极板Q，所述通孔子模块中相邻的通孔层分别连接电容极板P和电容极板Q。
[0014] 进一步地，所述相邻的金属子模块和通孔子模块中金属层和通孔层在水平截面上的面积不同。
[0015] 进一步地，所述电容单元的下方依次为栅介质层、栅
电极以及衬底，所述多晶硅模块中相邻的两个多晶硅层分别连接栅介质层和栅电极，从而在多晶硅层和栅电极之间形成水平电容。
[0016] 本发明的有益效果为：本发明中将电容单元错开设置，虽然还是一列像素单元对应一个电容单元，但单个电容单元的宽度等于多个像素单元的宽度，从而使得电容单元的面积增大，相应地增大了电容值，提高了列读取电路之间的性能匹配；本发明中的电容通过垂直方向上的多个金属子模块以及通孔子模块中的金属层以及通孔层之间的电容来增加电容密度，使得相同面积上的电容密度大大提升。
附图说明
[0017] 附图1为现有技术
中红外探测器芯片的结构示意图。
[0018] 附图2为本发明
实施例1中红外探测器芯片的结构示意图。
[0019] 附图3为本发明实施例2中红外探测器芯片的结构示意图。
[0020] 附图4为本发明中电容单元的示意图。
[0021] 附图5为本发明实施例3中电容单元的示意图。
[0022] 附图6为本发明实施例4中电容单元的示意图。
[0023] 图中：1像元阵列，2电容单元，21上电容单元，22下电容单元，3多晶硅层，4接触层，51金属层，52通孔层，61电容极板P，62电容极板Q，7水平电容，8栅介质层，9栅电极。
具体实施方式
[0024] 为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明的具体实施方式做进一步的详细说明。
[0025] 如附图1所示，由于传统的红外探测器芯片中，像元阵列1包括M行N列的像素单元，每一列的像素单元对应一个读出电路，读出电路中包括电容单元2，即每一列的像素单元对应位于其上方或下方的电容单元，也就是说，电容单元的宽度与像素单元的宽度相同，这里的宽度指的是其在像元阵列行方向上的长度。这种结构的芯片限制了电容单元的的宽度等尺寸，使得电容的值不够大，影响探测器的信号读出。本发明是建立在现有技术的
基础上，使得电容单元的面积扩大。
[0026] 本发明提供的一种增加电容密度的红外探测器芯片，包括像元阵列和读出电路所需的电容阵列，电容阵列位于像元阵列的上方或/和下方，像元阵列包括M行N列的像素单元，电容阵列包括A行N/A列的电容单元，且每一列的像素单元对应电容阵列中的一个电容单元；即电容阵列中电容单元的个数与像元阵列中像素单元的列数是一一对应的，从而使得每一列的像素单元对应一个电容单元，而该列中的A行像素单元均连接至该电容单元上，优选地，每一列像素单元连接的电容刚好位于该列像素单元的正上方。电容阵列和像元阵列的行方向和列方向均相同，电容单元在行方向上的长度等于A个像素单元在行方向上的长度，且A个电容单元与A列像素单元在列方向上重叠；其中，M、N、A、N/A均为大于1的整数。这里所说的A个像素单元在行方向的长度指的是A个像素单元及其间隙之间的总长度，使得芯片上电容单元与A个像素阵列的最左侧和最右侧对齐。
[0027] 以下通过具体实施例对本发明中电容阵列的
位置及分布进行说明：
[0028] 实施例1
[0029] 如附图2所示，本发明提供的一种红外探测器芯片，目的在于将电容单元的面积增加，从而提高不同列对应的电容单元以及读出电路之间匹配性。本实施例中红外探测器芯片包括像元阵列1和和读出电路所需的电容阵列，像元阵列1包括M行N列的像素单元，容阵列包括2行N/2列的电容单元2，其中，电容单元的宽度为两个像素单元的宽度之和，且两个像素单元的宽度之和包括两个像素单元以及其间隙的总和；并且电容阵列位于探测器芯片的上侧，在垂直方向上，两个电容单元平行排列，并且与位于其下方的两个像素单元保持同宽。整个芯片最上侧为两行电容单元，电容单元下方为M行的像素单元。如附图2所示，像元阵列中奇数列像素单元依次连接第一行的电容单元，偶数列像素单元连依次接第二行的电容单元，从而使得每一列的M个像素单元同时连接位于其正上方的一个电容单元。也就是说同一个奇数列的像素单元均连接电容阵列第一行中的一个电容单元，优选的，该电容单元为位于该奇数列像素单元正上方的电容单元；同理，同一个偶数列的像素单元均连接电容阵列第二行中的一个电容单元，优选的，该电容单元为位于该偶数列像素单元正上方的电容单元。值得说明的是：上述的第一行和第二行可以是电容阵列中从上往下的第一行和第二行，也可以是从下往上的第一行和第二行，本发明只需要确保像元阵列中的每一列像素单元对应一个电容单元即可，并不限制其具体的对应关系。
[0030] 同样的道理，本发明中A还可以为3或其他小于N的整数，A的数值越大，电容单元的宽度也越大，只需要将垂直方向上的A行电容单元与其下方的A列像素单元一一对应连接即可。当A＝3时，电容阵列包括3行N/3列的电容单元，且电容阵列位于像元阵列的上方或下方；其中，像元阵列中第1列、第4列、第7列直至第N-2列的像素单元依次连接第一行的电容单元；第2列、第5列、第8列直至第N-1列的像素单元依次连接第二行的电容单元；第3列、第6列、第9列直至第N列的像素单元依次连接第三行的电容单元，从而使得每一列的M个像素单元同时连接位于其正上方的一个电容单元；且N为3的倍数。如上所述，像元阵列中第1列的像素单元均连接电容阵列第一行中的一个电容单元，优选的，该电容单元为位于第1列像素单元正上方的电容单元；像元阵列中第2列的像素单元均连接电容阵列第二行中的一个电容单元，优选的，该电容单元为位于第2列像素单元正上方的电容单元；像元阵列中第3列的像素单元均连接电容阵列第三行中的一个电容单元，优选的，该电容单元为位于第3列像素单元正上方的电容单元；像元阵列中第4、5、6……N列像元单元的连接关系同上所述。同理：上述的第一行、第二行和第三行可以是电容阵列中从上往下的第一行、第二行和第三行，也可以是从下往上的第一行、第二行和第三行，本发明只需要确保像元阵列中的每一列像素单元对应一个电容单元即可，并不限制其具体的对应关系。当电容阵列的行数超过2时，每一列电容单元下方均包括A列像素单元，每列的电容单元均包括A行电容单元，只需要确保该A列像素单元与A行像素单元一一对应即可，并不限定其具体的对应关系。
[0031] 值得说明的是，上述电容单元可以设置在像元阵列的上方，也可以设置在像元阵列的下方，其连接关系以及与上述相同。
[0032] 实施例2
[0033] 随着像元阵列中像素单元的增加，若读出电路还分布在像元阵列的一侧，在每一列的像素单元进行
信号传输过程中，远离读出电路的像素单元到达电容单元之间的寄生效应与靠近读出电路的像素单元到达电容单元之间的寄生效应相差很多，而随着单个像素单元的尺寸变小，通过增加线宽来降低寄生效应也越来越难，因此，本发明将每一列像素单元的电容单元拆分到像元阵列的上下两侧，尽量保证像素单元与电容单元之间的匹配。
[0034] 本发明中的电容单元包括上电容阵列和下电容阵列，上电容阵列位于像元阵列的上方，下电容阵列位于像元阵列的下方，上电容阵列包括A行N/A列的上电容单元，下电容阵列包括A行N/A列的下电容单元，上电容单元位于像元阵列的上侧，用于连接像元阵列中对应列的第1行至第X行的像素单元；下电容单元位于像元阵列的下侧，用于连接像元阵列中对应列的第X+1行至第M行的像素单元，这里所说的对应列即按照实施例1中相同连接方式连接时所对应的列。其中，X为整数，且1≤X＜M。优选的，当M为偶数时，X为M/2；当M为奇数时，X为(M+1)/2。
[0035] 如附图3所示，若A＝2，M＝20，X＝10，芯片上最上端为包含上电容单元21的上电容阵列，中间为像元阵列1，下方为包含下电容单元22的下电容阵列，上电容阵列和下电容阵列对称分布，且上电容单元21和下电容单元22的宽度均等于两个像素单元的宽度，位于第一列和第二列像素单元上方的两行上电容单元分别连接第一列和第二列中第1行至第10行的10个像素单元，位于第一列和第二列像素单元下方的两行下电容单元分别连接第一列和第二列中第11行至第20行的10个像素单元，依次类推。这样使得像元阵列中上半部分的像素单元中的信号通过上电容单元被读出，像元阵列中下半部分的像素单元中的信号通过下电容单元被读出，保证像素单元与电容单元之间的匹配性。
[0036] 当上述芯片中电容单元的位置确定之后，在有限的位置上增加电容单元的密度，能够更好的提高芯片的性能。现有技术中形成电容的结构均是单层的金属和通孔连线形成，并且通孔在水平截面上为点状结构，由于相邻的通孔之间相对面积较小，其形成的电容值也较小。
[0037] 本发明通过多层线间电容以及沟槽式通孔来提升电容密度和匹配度。本发明中电容单元自下而上包括多晶硅模块、接触模块以及电容模块；多晶硅模块包括水平方向上相互平行的多晶硅层，位于同一多晶硅模块中相邻的多晶硅层之间形成垂直电容，接触模块包括水平方向上相互平行的接触层，位于同一接触模块中相邻的接触层之间形成垂直电容，电容模块包括在垂直方向上交替的金属子模块以及通孔子模块，金属子模块包括水平方向上相互平行的金属层，位于同一金属子模块中相邻的金属层之间形成垂直电容，通孔子模块包括水平方向上相互平行的通孔层，位于同一通孔子模块中相邻的通孔层之间形成垂直电容。上述多晶硅层、接触层、通孔层以及金属层在水平方向上为条状结构，且为多条。值得注意的是，上述提及的水平方向上相互平行指的是：多晶硅层或者接触层或者金属层或者通孔层在垂直方向上具有相同的高度，并且位于同一水平面上。
[0038] 本发明中所述的垂直电容指的是形成电容的两个极板竖直放置，即在水平方向上处于平行状态，所述的水平电容指的是形成电容的两个极板水平放置，即在竖直方向上处于平行状态。为了使得上述垂直电容值较大，上述接触层、多晶硅层、金属层以及通孔层均为条状结构，使得其相邻层之间的相对面积尽量大。
[0039] 为了将上述垂直电容组合在一起，本发明中电容单元包括电容极板P和电容极板Q，多晶硅模块中相邻的多晶硅层分别连接电容极板P和电容极板Q，接触模块中相邻的接触层分别连接电容极板P和电容极板Q，金属子模块中相邻的金属层分别连接电容极板P和电容极板Q，通孔子模块中相邻的通孔层分别连接电容极板P和电容极板Q，这样使得所有的垂直电容合在一起形成一个较大的电容值。当然上述垂直的电容值合在一起也可以是将多晶硅模块、接触模块、金属子模块、通孔子模块中的一个或多个的垂直电容组合在一起。
[0040] 如附图4所示，仅仅示出了含有三个金属层、通孔层、接触层以及多晶硅层的电容结构，在实际应用中，具体层数可以随意设置。如附图4所示，同一个多晶硅模块中相邻的多晶硅层3连接不同的电容极板，其之间形成垂直电容，同一个接触模块中相邻的接触层4连接不同的电容极板，其之间形成垂直电容，同一个通孔子模块中相邻的通孔层52连接不同的电容极板，其之间形成垂直电容，同一个金属子模块中相邻的金属层51连接不同的电容极板，其之间形成垂直电容。
[0041] 以下通过具体实施例对本发明中增加电容密度的技术方案进行扩展说明：
[0042] 实施例3
[0043] 相邻的金属子模块和通孔子模块中金属层和通孔层在水平截面上的面积不同，同时，相近的金属子模块与通孔子模块中的金属层个数以及通孔层个数可以一一对应，也可以不对应。
[0044] 请参阅附图5，当金属层51的水平截面面积大于通孔层52的水平截面面积时，通过通孔层对金属层的错位连接，可以形成水平电容7。水平电容可以存在于相邻的两个金属子模块之间，可以存在于最下方的金属子模块与多晶硅模块之间，如附图5所示。其中，若要在金属层之间形成水平电容，需要满足以下三个要求：第一，相邻金属子模块中的金属层在竖直方向上是相对的；第二，相对的两个金属层没有通过通孔层连接在一起，若连接在一起，两个金属层即可导通，不能产生电容的效果；第三，相对的两个金属层被连接在不同的电容极板上，这也是能产生电容的必要条件。同理，在多晶硅层以及金属层之间若想形成水平电容，也要满足上述条件。
[0045] 值得说明的是，若通孔层的水平截面面积大于金属层的水平截面面积时，在垂直方向上，相邻的通孔层之间也可以形成水平电容，同样要满足上述三个条件。
[0046] 因此，在电容单元中，通孔层错开连接金属层可以实现如下两个功能：第一，在通孔层和金属层的水平截面面积不相等，且形成的水平电容较大时，在相邻的两个层之间可以形成水平电容，在其余层中水平电容较小时，形成同一个金属子模块或通孔子模块内部的垂直电容；第二，通孔层的错开设置可以绕开布线，若某处布线位于金属层和通孔层之间时，为了保证布线正常，该金属层和通孔层需要错开连接。
[0047] 实施例4
[0048] 根据设计规则，常规MIM(金属介质金属)电容属于平板电容，其面积很大，且下方不能放置器件和互连线，因为会引起寄生效应，造成一些问题。而在本发明中，可以充分利用电容单元下方的栅介质层以及栅电极，形成水平电容，进一步增加电容密度。
[0049] 如附图6所示，电容单元的下方依次为栅介质层8、栅电极9以及衬底(未示出)，多晶硅模块中相邻的两个多晶硅层3分别连接栅介质层8和栅电极9，从而在多晶硅层8和栅电极9之间形成水平电容，该水平电容的介质层为栅介质层。同时，为了将该水平电容值引出，可以将多晶硅层和栅电极分别连接至电容单元的电容极板P61和电容极板Q62上，从而使得该水平电容作为电容整体的一部分。
[0050] 本实施例中在栅电极与多晶硅层之间形成水平电极，既符合设计规则，又能进一步增大电容单元中的电容密度。
[0051] 本发明中将电容单元错开设置，虽然还是一列像素单元对应一个电容单元，单电容单元的宽度等于多个像素单元的宽度，从而使得电容单元的面积增大，相应地增大了电容值，提高了列读取电路之间的性能匹配；本发明中的电容通过垂直方向上的多个金属子模块以及通孔子模块中的金属层以及通孔层之间的电容来增加电容密度，使得相同面积上的电容密度大大提升。
[0052] 以上所述仅为本发明的优选实施例，所述实施例并非用于限制本发明的
专利保护范围，因此凡是运用本发明的
说明书及附图内容所作的等同结构变化，同理均应包含在本发明所附
权利要求的保护范围内。
