随着制造半导体器件的技术改进和不断发展，由于增加了对利用 存储器件的产品的需求，需要提供更大容量的存储器件。为有助于满 足这一需求，其存储单元由一个电容和一个晶体管组成的DRAM器 件的集成度已显著地提高。
由此，随着半导体器件的集成度增加，减小将一个元件连接到另 一元件或将一个膜连接到另一个膜的接触孔的尺寸，同时增加层间介 质膜的厚度。这样，接触孔的长宽比，即接触孔的直径相对于接触孔 的长度的比增加，以便降低在光刻工艺中用于形成接触孔的对准余 量。结果，通过形成接触孔的常规方法形成微小接触孔变得很困难。
特别对于DRAM器件，广泛使用引入台垫的工艺来减小接触孔 的长宽比。同样，对具有0.1mm以下特征尺寸的图形通常采用自对准 接触结构，以解决由对准余量的降低造成的短路问题。
图1A至1C是示出制造具有自对准接触结构的DRAM器件的常 规方法的横截面图。
参考图1A，在半导体衬底10上形成分别具有栅电极和源/漏区 的金属氧化物半导体(MOS)晶体管(未示出)。每个栅电极包括栅 绝缘膜、由氮化硅构成的栅帽盖膜和由氮化硅构成的栅侧壁隔片。
在形成MOS晶体管的衬底10上形成由氧化硅构成的第一层间介 质膜12后，通过化学机械抛光(CMP)工艺或深腐蚀工艺平坦化第 一层间介质膜12。然后，在相对于氮化硅具有高蚀刻选择性的蚀刻条 件下蚀刻第一层间介质膜12，由此形成接触孔13并暴露源/漏区。此 时，接触孔分别相对于栅电极自对准。
在第一层间介质膜12上形成掺杂多晶硅膜(未示出)以填充接 触孔13之后，通过CMP工艺或深腐蚀工艺蚀刻掺杂多晶硅膜以形成 与MOS晶体管的源/漏区接触的焊盘电极(pad electrod)14。
接着，在第一层间介质膜12和焊盘电极14上形成由氧化硅构成 的第二层间介质膜16。第二层间介质膜16具有大约1000至大约3000 的厚度。通过CMP工艺或深腐蚀工艺平坦化第二层间介质膜16。使 用普通的光刻工艺，部分蚀刻第二层间介质膜16以形成暴露焊盘电 极14的位线接触孔(未示出)。然后利用导电材料填充位线接触孔 以在其中形成位线接触插塞(未示出)。位线接触插塞连接到设置于 源/漏区上的焊盘电极。
在第二层间介质膜16和位线接触插塞上形成导电膜(未示出)， 如钨膜。导电膜具有大约400至大约800的厚度。
在导电膜上形成由氮化硅构成的位线掩模层(未示出)。位线掩 模层具有大约3000的较厚的厚度。通过光刻工艺顺次蚀刻位线掩模 层和导电膜以形成由位线掩模层图形20和导电层图形18构成的位线 22。位线22分别连接到位线接触插塞。
参考图1B，在位线22和第二层间介质膜16上形成氮化硅膜之 后，各向异性蚀刻氮化硅膜已分别在位线22的侧壁上形成位线隔片 24。
参考图1C，在最终结构的表面上形成由硼磷硅酸玻璃(BPSG)、 未掺杂硅酸玻璃(USG)、高密度等离子(HDP)氧化物或化学气相 淀积(CVD)氧化物构成的第三层间介质膜26。然后，通过CMP工 艺或深腐蚀工艺平坦化第三层间介质膜26。
在第三层间介质膜26上，通过光刻工艺形成限定存储节点接触 孔区域的光刻胶图形(未示出)。此时，每一光刻胶图形具有宽于相 邻位线22之间间隔的开口区域。这样，暴露位于位线22边缘部分的 位线掩模层图形20和位线22侧壁上的位线隔片24。
利用光刻胶图形做为蚀刻掩模，使用相对于由氮化硅组成的位线 隔片24具有高蚀刻选择性的蚀刻气体选择蚀刻第三层间介质膜26和 第二层间介质膜16。该蚀刻工艺形成自对准于位线22的存储节点接 触孔28。存储节点接触孔28暴露位线22之间的焊盘电极，即形成在 源区上的焊盘电极。
在除去光刻胶图形之后，分别在存储节点接触孔28中形成由诸 如掺杂多晶硅的导电材料构成的存储节点接触插塞(未示出)。
根据上述常规方法，由于必须增大由氮化硅构成的位线掩模层图 形20的厚度以便于确保自对准接触蚀刻工艺的余量，同样还应该增 加位线22的高度。然而，当图形的设计规则减小至0.1mm以下时， 位线22之间的间隔也减小，由此增加位线22的长宽比。而且，当在 具有位线隔片24的位线22上形成第三层间介质膜26时，位线22之 间的间隔变得更加狭窄导致位线22的长宽比增加。结果，位线22之 间的间隙不能全部由第三层间介质膜26填充，由此在第三层间介质 膜26中产生空隙。
当如上所述在第三层间介质膜26中形成空隙时，在随后的清洗 工艺中它们会进一步扩展。目前，当形成用于存储节点接触插塞的多 晶硅膜时，多晶硅会渗透到扩展的空隙中在相邻存储节点接触插塞之 间产生桥连接。如果减小位线掩模层的厚度以解决该问题，则会因为 在光刻胶与氮化硅之间的低蚀刻选择性而发生位线下凹。
其间，当为形成存储节点接触孔28进行自对准接触蚀刻工艺时， 由于位线22的小肩余量，会蚀刻保护下层位线22的位线掩模层图形 20和位线隔片24。该附加蚀刻会在位线22与存储节点接触插塞之间 产生短路。
通常位线和布线一起用于探测存储在DRAM器件的存储单元上 的电荷的存在，且它们还连接于外围电路区域中的读出放大器。通过 探测存储在存储单元上的电荷来探测位线电压中的变化。随着存储单 元的存储电容增加或位线负载电容减小，增大这些电压变化。因为位 线负载电容的减小改善了读出放大器的灵敏度，因此优选地减小这一 电容，尤其当考虑另外在可靠性和响应速度方面的提高。
在上述常规方法中，因为由高介电常数的氮化硅构成的位线隔片 24形成在位线22的侧壁上以形成自对准接触结构，所以寄生电容， 即位线和存储节点接触插塞之间或位线之间的位线负载电容会增加。 此外，位线负载电容通常随着位线隔片24的厚度减小而增加。这样， 当根据上述原理大幅减小位线隔片24的厚度时，位线负载电容会大 幅增加。虽然可以减少设置在单元阵列区域中位线22的数量以有助 于解决上述问题，但形成在晶片上的有效芯片的数量会根据单元阵列 区域中位线22的减小而减小。
US专利No.6,458,692和日本特许公开专利公开No.2001-217405 公开了利用由具有低介电常数的氧化硅构成的隔片形成接触的方法。 隔片形成在位线的侧壁上，由此减小位线负载电容。然而，在上述方 法中，位线掩模层厚度的减小会限制层间介质膜的间隙填充余量或在 减小用于自对准接触的蚀刻工艺中的肩余量。结果，在位线和存储节 点接触插塞之间产生电短路。

根据本发明的一个实施例，提供具有半导体衬底和形成在衬底上 的第一绝缘膜的半导体器件。布线形成在第一绝缘膜上。每一布线包 括导电膜图形和形成在导电膜图形上的第二绝缘膜图形。由氧化硅基 材料构成的第三绝缘膜图形分别形成在布线的侧壁上。然后在第三绝 缘膜图形上形成接触图形。接触图形包括形成在其侧壁上的隔片以便 于接触图形限定接触孔。接触孔与第三绝缘膜图形的表面齐平且贯穿 第一绝缘膜，由此穿过接触孔暴露部分第一绝缘膜。
在本发明的一个方案中，第三绝缘膜图形连续地形成在布线的表 面和侧壁上，然后在位于布线上的第三绝缘膜图形上形成接触图形。 第三绝缘膜图形相对于接触隔片自对准。此外，接触图形和接触隔片 包括相对于第三绝缘膜图形具有蚀刻选择性的材料，诸如氮化硅或多 晶硅。
根据本发明的一个实施例，在半导体衬底上形成第一绝缘膜之 后，在第一绝缘膜上形成包括导电膜图形和形成在导电膜图形上的第 二绝缘膜图形的布线。在布线上和第一绝缘膜上形成包括氧化硅基材 料的第三绝缘膜。然后在布线上形成限定暴露部分第一绝缘膜的接触 孔的接触图形。分别在接触图形侧壁上形成接触隔片。利用接触图形 和接触隔片做掩模，蚀刻第三绝缘膜和第一绝缘膜以形成接触孔。此 时，分别在布线的侧壁上同时形成第三绝缘膜图形。在形成接触图形 之前，优选平坦化第三绝缘膜的预定部分或平坦化第三绝缘膜直到暴 露出第二绝缘膜图形的表面。
在本发明的另一方案中，提供包括具有电容接触区域的半导体衬 底和形成在衬底上的第一绝缘膜的DRAM器件。在电容接触区域之 间的第一绝缘膜上形成位线。位线包括第一导电膜图形和形成在第一 导电膜图形上的第二绝缘膜图形。在位线的侧壁上形成由氧化硅基材 料构成的第三绝缘膜图形。然后在第三绝缘膜图形上形成接触图形。 接触图形包括形成在其侧壁上的接触隔片，由此限定存储节点接触 孔。存储节点接触孔与第三绝缘膜的表面接触且穿过第一绝缘膜，由 此暴露位线之间的电容接触区域。
在根据本发明制造DRAM器件的方法中，在具有电容接触区域 的半导体衬底上形成第一绝缘膜。在电容接触区域之间的第一绝缘膜 上形成包括第一导电膜图形和第二绝缘膜图形的位线。在位线上和第 一绝缘膜上形成由氧化硅基材料构成的第三绝缘膜。在位线上形成用 于限定存储节点接触孔的接触图形，以暴露位线之间的电容接触区 域。接着，在接触图形侧壁上形成接触隔片。利用接触图形和接触隔 片做掩模，蚀刻第三绝缘膜和第一绝缘膜以形成存储节点接触孔并同 时在位线侧壁上形成第三绝缘膜图形。
根据本发明，在布线上形成由相对于氧化硅基材料具有蚀刻选择 性的材料构成的接触图形和接触隔片。然后，利用接触图形和接触隔 片做为蚀刻掩模，蚀刻由氧化硅基材料构成的绝缘膜以在布线之间形 成接触孔。因为在用于形成接触的蚀刻工艺期间，接触图形和接触隔 片保护布线的导电膜图形，所以可以最小化布线的第二绝缘膜图形厚 度，以减小布线的高度。因此，可以减小布线的长宽比来减小布线之 间的间隙填充余量。
此外，因为布线之间的接触孔，例如存储节点接触孔，不通过自 对准接触蚀刻工艺形成，所以可以保持布线的肩余量以防止布线和形 成在接触孔中的接触插塞之间的电短路。
另外，因为在布线侧壁上形成由具有低介电常数的氧化硅基材料 构成的隔片，所以减小布线之间或布线与接触插塞之间的寄生电容。
附图说明
通过参考附图详细描述本发明的实施例，本发明的上述和其它特 征及优点对本领域普通技术人员将更加显而易见，其中：
图1A至1C示出了制造具有自对准接触结构的半导体器件的常 规方法的横截面图。
图2A至2F示出了根据本发明的一个实施例制造半导体器件的 方法的横截面图。
图3A和3B示出了根据本发明另一实施例制造半导体器件的方 法的横截面图。
图4示出了根据本发明的一个实施例的DRAM器件的横截面图。
图5A至5H示出了制造图4中的DRAM的方法的横截面图。
图6A和6B示出了根据本发明的又一实施例制造DRAM器件的 方法的横截面图。
图7A至7D示出了根据本发明再一实施例制造DRAM器件的方 法的横截面图。

下面参考附图更为全面地描述本发明，在附图中示出本发明的实 施例。然而本发明可以以多种不同形式体现且不应该局限于本文中阐 述的实施例，更确切地，提供这些实施例以便于该公开可行且完备， 且该公开将向本领域普通技术人员全面地传达本发明范围。在附图 中，相同的附图标记始终表示相同的元件。
实施例1
图2A至2F示出了根据本发明第一实施例的制造半导体器件的 方法的横截面图。
参考图2A，在半导体衬底50上顺次形成第一绝缘膜52、导电膜 53和第二绝缘膜55。即，在半导体衬底50上淀积氧化硅基材料以形 成第一绝缘膜52，然后在第一绝缘膜上形成导电膜53。优选地，导 电膜53包括复合膜(composite film)，该复合膜具有由诸如钛(Ti)/氮 化钛(TiN)的第一金属和/或第一金属的化合物构成的第一膜与由诸 如钨(W)的第二金属构成的第二膜。接着，在导电膜53上淀积氮化 硅以形成第二绝缘膜55。
选择地，在形成导电膜53之前，可以通过光刻工艺部分蚀刻第 一绝缘膜52以形成第一接触孔(未示出)并暴露第一绝缘膜52下面 的区域。然后，当在第一绝缘膜52上形成导电膜53时，导电膜53 会穿过第一接触孔与第一绝缘膜52下面的区域电接触。
此外，虽然未示出，在形成导电膜53之前，包括阻挡金属膜和 金属膜的第一接触插塞可以形成在第一接触孔中。在该例中，在第一 接触孔中以及第一绝缘膜52上形成阻挡金属膜，然后在阻挡金属膜 上形成金属膜以填充第一接触孔。接着除去第一绝缘膜52上的金属 膜以分别在第一接触孔中形成第一接触插塞。在该例中，阻挡金属膜 包括Ti/TiN而金属膜包括W。然后，在形成第一接触插塞之后，会 形成仅具有由金属诸如W构成的一层膜的导电膜53。
参考图2B，构图第二绝缘膜55和导电膜53以在第一绝缘膜52 上形成布线58。在第二绝缘膜55上涂覆第一光刻胶膜(未示出)之 后，曝光并显影第一光刻胶膜以形成第一光刻胶图形(未示出)。利 用第一光刻胶图形作为蚀刻掩模，依序蚀刻第二绝缘膜55和导电膜53 以便在第一绝缘膜52上形成包括导电膜图形54和第二绝缘膜图形56 的布线58。
选择地，在利用第一光刻胶图形蚀刻第二绝缘膜55之后，可以 利用第二绝缘膜图形56作为蚀刻掩模蚀刻导电膜53，由此形成导电 膜图形54。
随着图形的最大设计限度减小，由于光刻胶膜相对于要被构图的 下层膜的蚀刻选择性下降，形成图形的工艺会出故障。这样，当半导 体器件具有大约0.1μm或更小图形的设计限度时，优选地利用由相对 于下层具有蚀刻选择性的材料构成的硬掩模构图下层膜。在本发明的 一个实施例中，第二绝缘膜图形56用作导电膜图形54的盖膜，同时 其还被用作用于构图导电膜53的硬掩模。
参考图2C，在如上所述形成布线58之后，在第一绝缘层52上 和布线58上形成用于层间介质膜的第三绝缘膜。特别地，在包括布 线58的最终结构的表面上淀积诸如未掺杂硅酸玻璃(USG)、高密 度等离子体(HDP)氧化物或化学气相淀积(CVD)氧化物的氧化硅 基材料，以便形成第三绝缘膜60。当第三绝缘膜60包括需要在淀积 后的高温烘焙工艺的氧化物时，诸如在高温淀积的高温氧化物 (HTO)、或像硼磷硅酸玻璃(BPSG)或旋涂玻璃(SOG)的氧化 物，钨(W)被氧化以致导电膜53包括钨，因为导电膜图形56的侧 壁被暴露。
为解决该问题，优选地通过高密度等离子体(HDP)工艺形成第 三绝缘膜60，其中第三绝缘膜60的形成在低温下完成且第三绝缘膜 填充间隙而不在其中产生空隙。
第三绝缘膜60用作用于将布线58与在随后工艺中形成的第二接 触插塞隔离开的层间介质膜。即使在此时，通过化学机械抛光(CMP) 工艺或深腐蚀工艺平坦化第三绝缘膜60的预定上部。
参考图2D，形成接触图形62，接触图形62限定暴露位于部分第 一绝缘膜52上的部分第三绝缘膜60的第二接触孔63。特别地，在平 坦化的第三绝缘膜60上淀积相对于氧化硅基材料的第三绝缘膜60具 有蚀刻选择性的材料，诸如氮化硅或多晶硅，由此在第三绝缘膜60 上形成第四绝缘膜(未示出)。在第四绝缘膜上涂覆第二光刻胶膜(未 示出)之后，曝光并显影第二光刻胶膜以在第三绝缘膜60上形成第 二光刻胶图形(未示出)。
用第二光刻胶图形作为蚀刻掩模，蚀刻第四绝缘膜以形成接触图 形62并进一步限定第二接触孔63。然后通过灰化和剥离工艺从接触 图形62除去第二光刻胶图形。
为防止下层布线58受第四绝缘膜的过蚀刻的腐蚀，优选地形成 接触图形62的宽度宽于布线58的宽度。此时，通过第二接触孔63 的设计限度来确定相邻接触图形62之间的间隔。当利用氮化硅形成 接触图形62时，可以利用接触图形62作为用于将形成在第二接触孔 63中的第二接触插塞与相邻第二接触插塞隔离的层间介质膜。
参考图2E，在接触图形62的侧壁上形成接触隔片64。特别地， 在包括接触图形62的最终结构的表面上淀积相对于氧化硅基第三绝 缘膜60具有蚀刻选择性的材料，诸如氮化硅或多晶硅，以便在第三 绝缘膜60和接触图形62上形成第五绝缘膜(未示出)。然后各向异 性蚀刻第五绝缘膜以在接触图形62的侧壁上形成接触隔片64。
参考图2F，完全形成暴露部分第三绝缘膜60下面的部分第一绝 缘膜52的第二接触孔66。详细地，使用接触图形62和接触隔片64 作为一个蚀刻掩模，各向异性蚀刻第三和第一绝缘膜60和52以形成 暴露部分第一绝缘膜52的第二接触孔66。同时，在布线58的侧壁上 形成由第三绝缘膜图形60a构成的隔片。这样，形成第二接触孔66 以暴露部分第一绝缘膜52同时第二接触孔66接触第三绝缘膜图形60a 的外表面。此时，形成在布线58侧壁上的第三绝缘膜图形60a相对 于接触隔片64自对准。
然后，在包括第二接触孔66的最终结构的表面上淀积诸如掺杂 多晶硅或金属的导电材料。然后通过像CMP工艺或深腐蚀工艺的平 坦化工艺平坦化导电材料以形成包括节点分离的第二接触插塞(未示 出)。
选择地，当采用多晶硅形成接触图形62和接触隔片64时，利用 掺杂多晶硅形成第二接触插塞，进行用于节点分离的第二接触插塞的 平坦化工艺，以便于暴露第三绝缘膜图形60a的表面，由此完全除去 第三绝缘膜图形60a上的多晶硅膜。此时，布线58上的第三绝缘膜 图形60a应该余留足够的厚度以确保第二接触插塞的节点分离余量。 即，第三绝缘膜图形60a应该具有足够的厚度以防止导电膜图形54 在用于节点分离第二接触插塞的平坦化工艺期间受腐蚀。
根据本实施例，利用由氮化硅构成的接触图形62和接触隔片64 蚀刻由氧化硅构成的第三绝缘膜60，由此在布线58之间形成第二接 触孔66。可以最小化用于构图布线58的第二绝缘膜图形56的厚度， 因为接触图形62和接触隔片64在用于形成第二接触孔66的蚀刻工 艺期间一起保护下层的导电膜图形54。这样，可以大幅降低布线58 的长宽比且可以增加相邻布线58之间的间隙填充余量。
此外，因为最小化第二绝缘膜图形56的厚度，所以即使降低图 形的设计限度，可以很容易地完成用于形成布线58的光刻工艺。
另外，不通过自对准接触蚀刻工艺在相邻布线58之间形成第二 接触孔66，这样可以保持布线58的肩余量以防止布线58与第二接触 插塞之间的电短路。
而且，相邻布线58之间或布线58与第二接触插塞之间的寄生电 容可以减小，因为布线58侧壁上形成的来自于第三绝缘膜图形60a 即氧化硅膜图形的隔片64具有相对低的介电常数。
实施例2
图3A和3B示出了根据本发明第二实施例制造半导体器件的方 法的横截面图。本实施例的方法基本上相似于实施例1，除其规定平 坦化第三绝缘膜61直到暴露出布线58的表面。
参考图3A，使用基本上与图2A和2B中描述的那些相同的工艺， 在半导体衬底50上形成第一绝缘膜52之后，在第一绝缘膜52上形 成包括导电膜图形54和第二绝缘膜图形56的布线58。
然后，在包括布线58的最终结构的表面上淀积氧化硅基材料， 以形成第三绝缘膜61。利用诸如CMP工艺或深腐蚀工艺的平坦化工 艺，部分除去第三绝缘膜61直到暴露第二绝缘膜图形56的表面。
参考图3B，利用与图2D至2F中描述的那些基本上相同的工艺 依序形成接触图形62、接触隔片64和第二接触孔66。特别地，在第 三绝缘膜61上淀积相对于第三绝缘膜61具有蚀刻选择性的材料以覆 盖布线58。接着，在第三绝缘膜61上和布线58上形成第四绝缘膜(未 示出)。此时，平坦化第四绝缘膜。此刻采用光刻工艺构图第四绝缘 膜以便形成接触图形以限定暴露部分第一绝缘膜52的第二接触孔66。
然后，在包括接触图形62的最终结构的表面上淀积相对于由氧 化硅基材料构成的第三绝缘膜61具有蚀刻选择性的材料，例如该新 材料为氮化硅或多晶硅，由此在最终结构上形成第五绝缘膜(未示 出)。各向异性蚀刻第五绝缘膜以分别在接触图形62的侧壁上形成 接触隔片64。
此后，利用接触图形62和接触隔片64作为蚀刻掩模，各向异性 蚀刻第三绝缘膜61和第一绝缘膜52以形成暴露部分第一绝缘膜52 的第二接触孔66。同时，在布线58的侧壁上形成第三绝缘膜图形61a。
在由氧化硅构成的第一和第三绝缘膜52和61的蚀刻期间，由氮 化硅构成的接触图形62和接触隔片64可以与第二绝缘膜图形56一 起保护导电膜图形。这样，可以最小化第二绝缘膜56的厚度并减小 布线58的长宽比。
另外，通过接触图形62和接触隔片64可以保持布线58的肩余 量以防止布线58在形成第二接触孔66的蚀刻工艺期间被暴露。因此， 可以防止在布线58与第二接触插塞之间的短路。
随后，在包括第二接触孔66的最终结构的表面上淀积诸如掺杂 多晶硅或金属的导电材料之后，平坦化导电材料。通过像CMP工艺 或深腐蚀工艺的平坦化工艺可以获得节点分离，以便在第二接触孔66 中形成第二接触插塞(未示出)。此时，可以减小相邻布线58之间 或布线58与第二接触插塞之间的寄生电容，因为隔片由具有低介电 常数的氧化硅基材料构成的第三绝缘膜图形61a制成。
实施例3
图4是根据本发明的第三实施例的DRAM期间的横截面图。
参考图4，在半导体衬底100上形成具有用于字线的栅电极、电 容接触区域(源区)和位线接触区域(漏区)的金属氧化物半导体 (MOS)晶体管(未示出)。每一栅电极包括栅绝缘膜、由氮化硅构 成的栅盖膜和由氮化硅构成的栅侧壁隔片。
在衬底100上形成由氧化硅构成的层间介质膜102以覆盖MOS 晶体管。接触孔103贯穿层间介质膜102以暴露源/漏区。接触孔103 分别相对于栅电极自对准。分别在自对准的接触孔103中形成由掺杂 多晶硅构成的焊盘电极104。通过像CMP工艺或深腐蚀工艺的平坦化 工艺节点分离焊盘电极104。在本实施例中，电容接触区域可以与在 其上形成的焊盘电极104接触，且位线接触区域还可以与形成在其上 的其它焊盘电极104接触。即，一些焊盘电极104接触源区而其它焊 盘电极104接触漏区。
在层间介质膜102上以及焊盘电极104上形成由氧化硅基材料构 成的第一绝缘膜106。在第一绝缘膜106上形成多个位线112。
虽然未示出，形成贯穿第一绝缘膜106的位线接触孔以暴露下层 位线接触区域。每一位线112穿过位线接触孔连接设置在相应于漏区 的位线接触区域上的焊盘电极104。
位线112包括第一导电膜图形108和分别叠置在第一导电膜图形 108上的第二绝缘膜图形110。在位线112的表面和侧壁上还形成由 氧化硅基材料构成的第三绝缘膜图形114a。分别在第三绝缘膜图形 114a上形成由相对于氧化硅基材料具有蚀刻选择性的材料例如氮化硅 构成的接触图形116。分别在接触图形116的侧壁上形成由相对于氧 化硅基材料具有蚀刻选择性的材料诸如氮化硅构成的接触隔片118。
通过接触图形116和接触隔片118限定存储节点接触孔120。通 过位线120侧壁上的第三绝缘膜图形114a的表面对每一存储节点接 触孔120加边。这暴露了包括在相邻位线112之间形成于其上的焊盘 电极104的电容接触区域。因此，位线112侧壁上的第三绝缘膜图形 114a相对于接触隔片118自对准。
在存储节点接触孔120中，由掺杂多晶硅或金属构成的存储节点 接触插塞122形成于存储节点接触孔120中并通过平坦化工艺被节点 分离。使用平坦化工艺，平坦化存储节点接触插塞122直到暴露接触 图形116的表面。
在本实施例中的DRAM器件中，可以最小化第二绝缘膜图形110 的厚度，因为接触图形116和接触隔片118由氮化硅构成。这样，降 低位线的长宽比同时增加相邻位线112之间的间隙填充余量。
此外，由于接触图形116和接触隔片118可以保持位线112的肩 余量，由此防止位线112与存储节点接触插塞122之间的电短路。
而且，因为位线112包括具有低介电常数的氧化硅隔片即第三绝 缘膜图形114a，因此可以减小相邻位线112之间或位线112与存储节 点接触插塞122之间的寄生电容即位线负载电容。当位线负载电容减 小大约25-30％的量，增加每单位位线的单元数量以增加单元效率且还 增加每一晶片的可用芯片数量。
图5A至5H示出了制造图4中的DRAM器件的方法的横截面图。
图5A示出在半导体衬底100上形成焊盘电极104、第一绝缘膜 106、第一导电膜107和第二绝缘膜109。
在通过硅的局部氧化(LOCOS)工艺或浅沟槽隔离(STI)工艺 将半导体衬底100分为场区和有源区之后，在衬底100的有源区上形 成MOS晶体管(未示出)。特别地，通过热氧化工艺在有源区中生 长薄栅氧化膜之后，依序在栅氧化膜上形成栅导电膜和栅盖膜。通过 光刻工艺构图栅导电膜和栅盖膜，由此在衬底100上形成用作字线的 栅电极。然后，分别在栅电极侧壁上形成栅隔片。优选地，利用氮化 硅形成栅盖膜和栅隔片。
随后，利用离子注入工艺，在栅电极之间暴露的衬底100的表面 中形成源/漏区。选择地，在形成栅隔片之前，进行轻掺杂漏(LDD) 离子注入工艺以在栅电极之间的衬底100表面中形成轻微掺杂的源/漏 区，由此获得具有LDD结构的源/漏区。一些源/漏区相应于连接到电 容的存储电极的电容接触区域而其它源/漏区被归入连接到位线的位线 接触区域。在本实施例中，源区成为电容接触区域而漏区成为位线接 触区域。
此后，在包括MOS晶体管的衬底100的表面上形成由诸如BPSG 的氧化物构成的层间介质膜102。然后，利用由氮化硅构成的栅盖膜 作为阻挡层通过CMP工艺平坦化层间介质膜102。随后，在相对于由 氮化硅构成的栅盖膜具有高蚀刻选择性的蚀刻条件下各项异性蚀刻层 间介质膜102，由此形成接触孔103并暴露源/漏区。此时，接触孔103 相对于栅电极自对准。
在形成掺杂有高浓度杂质的多晶硅膜以填充接触孔103之后，除 去多晶硅膜，暴露栅盖膜表面。因而，分别在接触孔103中形成与源/ 漏区接触的焊盘电极104。
接着，在包括焊盘电极104的衬底100的表面上淀积至大约 1,000-3,000厚的像BPSG、USG、HDP氧化物、CVD氧化物等的氧 化硅基材料。该工艺在焊盘电极104上以及层间介质膜102上形成第 一绝缘膜106。第一绝缘膜106用作用于将焊盘电极104与随后形成 于其上的位线隔离开的另一层间介质膜。
在形成第一绝缘膜106之后，通过CMP工艺或深腐蚀工艺平坦 化第一绝缘膜106的表面以确保用于随后光刻工艺的余量。在这种情 况中，应该对第一绝缘膜106执行平坦化工艺以便于在位线下第一绝 缘膜106的厚度保留在大约1,000-3,000。
然后通过光刻工艺部分蚀刻第一绝缘膜106，由此形成暴露位于 漏区上的焊盘电极104的位线接触孔(未示出)。在第一绝缘膜106 上形成用于位线的第一导电膜107以填充位线接触孔。在第一导电膜 107上形成由氮化硅构成的第二绝缘膜109。
另外，第一导电膜107可以形成为包括由诸如钛(Ti)/氮化钛 (TiN)的第一金属和/或第一金属的化合物构成的第一膜与由诸如钨 (W)的第二金属构成的第二膜的复合膜。在随后的蚀刻工艺中，用 作用于形成位线的掩模的第二绝缘膜109保护下层的第一导电膜107。
根据常规方法，位线掩模层形成为具有大约3,000大厚度，因 为其仅为在用于接触的蚀刻工艺期间来保护用于位线的导电表面的位 线掩模层。然而在本发明中，由第二绝缘膜109与在随后的工艺中顺 次形成在第二绝缘膜109之上的第三绝缘膜和接触图形一起保护第一 导电膜107的表面。因此，第二绝缘膜109可以形成为具有大约 1,000-1,500的较小厚度。由于用于位线掩模的第二绝缘膜109的厚 度可以减小大约50％的量，可以简单地进行用于形成位线的光刻工艺 且可以增加形成在位线上的第三绝缘膜的间隙填充余量。
如上所述，包括两层膜的第一导电膜107直接接触位线接触孔。 选择地，在位线接触孔中形成位线接触插塞之后，第一导电膜107可 以直接与位线接触插塞接触。特别地，在形成位线接触孔之后，在第 一绝缘膜106上形成由Ti/TiN构成的阻挡金属膜和由W构成的金属 膜以填充位线接触孔。然后通过CMP工艺除去金属膜直到暴露第一 绝缘膜106的表面，由此形成包括阻挡金属膜和金属膜的位线接触插 塞。如上所述形成位线接触插塞之后，在位线接触插塞上和第一绝缘 膜106上形成由金属例如W构成的第一导电膜107。当通过该方法形 成位线接触插塞时，用于位线的第一导电膜107由一层膜制成。
图5B示出了包括在第一绝缘膜106上形成位线112的方法的另 一横截面。在第二绝缘膜109上形成用于构图位线的第一光刻胶图形 (未示出)。利用第一光刻胶图形作为蚀刻掩模，依序蚀刻第二绝缘 膜109和第一导电膜107以形成包括第二绝缘膜图形110和第一导电 膜图形108的位线112。
另外，在利用第一光刻胶图形作为蚀刻掩模蚀刻第二绝缘膜109 以形成第二绝缘膜图形110之后，可以利用第二绝缘膜图形110作为 蚀刻掩模蚀刻第一导电膜107。该工艺更为优选地用于具有大约0.1μm 或更低的设计限度的DRAM器件。此时，第二绝缘膜图形110用作 用于第一导电膜图形108的盖膜且还用作用于形成位线112的硬掩 模。
另外，在形成第一光刻胶图形之前，可以在第二绝缘膜109上形 成防反射膜以简化光刻工艺的执行。防反射膜可以由采用氧氮化硅 (SiON)的单个膜或采用高温氧化物(HTO)膜和SiON膜的多个膜 制成。防反射膜防止在随后的光刻工艺期间光从衬底100的反射，这 简化了光刻胶图形的形成。
图5C示出在位线112上和第一绝缘膜106上形成第三绝缘膜 114。如上所述形成位线112之后，在其上形成位线112的第一绝缘 膜106上淀积像USG、HDP氧化物、CVD氧化物等的氧化硅基材料， 由此在位线112上和第一绝缘膜106上形成第三绝缘膜114。
当第一导电膜图形108包括钨(W)而第三绝缘膜114包括像在 高温淀积的HTO的氧化物、或像在淀积后需要高温烘焙工艺的BPSG 或SOG的氧化物，钨(W)被氧化，因为第一导电膜图形118的侧壁 被暴露。为减轻这一问题，优选地通过HDP工艺形成第三绝缘膜114， 因为在低温下执行第三绝缘膜114的形成，且在第三绝缘膜114中不 产生空隙下完成间隙填充。
然后通过CMP工艺或蚀刻工艺平坦化第三绝缘膜114的预定上 部。
图5D示出了在第三绝缘膜114上形成第四绝缘膜115。在平坦 化的第三绝缘膜114上淀积相对于由氧化硅基材料构成的第三绝缘膜 114具有蚀刻选择性的材料至大约1,000-1,500的厚度，如氮化硅， 由此在第三绝缘膜114上形成第四绝缘膜115。
图5E示出了在第三绝缘膜114上形成接触图形116。
在第四绝缘膜115上形成第二光刻胶图形(未示出)。利用第二 光刻胶图形作为蚀刻掩模，蚀刻第四绝缘膜115以形成限定存储节点 接触孔区域119的接触图形116。然后，通过灰化工艺和剥离工艺除 去第二光刻胶图形。
为防止下层位线不受因为由蚀刻第四绝缘膜115导致的过蚀刻的 腐蚀，接触图形116优选地形成的宽度宽于位线112的宽度。此时， 相邻接触图形116之间的间隔由存储节点接触孔的设计限度决定。可 以采用氮化硅的接触图形112作为用于隔离相邻存储接触插塞的层间 介质膜，存储节点接触插塞在随后的工艺中形成于存储节点接触孔 中。
图5F示出了在接触图形116的侧壁上形成接触隔片118。在接 触图形116形成于其上的最终结构上淀积相对于由氧化硅基的第三绝 缘膜114具有蚀刻选择性的材料至具有大约300-600的厚度，诸如 氮化硅或多晶硅，由此形成第五绝缘膜(未示出)。
然后，各项异性蚀刻第五绝缘膜以在接触图形116的侧壁上形成 接触隔片118。
图5G示出了形成暴露焊盘电极104的存储节点接触孔120。利 用接触图形116和接触隔片118作为蚀刻掩模，依序各项异性蚀刻第 一和第三氧化硅绝缘膜106和114以形成暴露位线112之间的电容接 触区域即源区上的焊盘电极104的存储节点接触孔120。该工艺在位 线112的侧壁上形成源自第三绝缘膜图形114a的隔片。即，存储节 点接触孔120接近于第三绝缘膜图形114a的外表面，由此暴露相邻 位线112之间的电容接触区域上的焊盘电极104。
在先前描述的常规方法中，通过自对准接触蚀刻工艺形成存储节 点接触孔，以便于蚀刻位于位线边缘部分上的位线掩模层和位线隔 片，以确保位线肩余量。然而，随着设计规则变小，该工艺是在位线 与存储节点接触插塞之间产生电短路的原因。不同于常规方法，本发 明规定当位线完全由接触图形116包围时利用接触图形116和接触隔 片118作为蚀刻掩模形成存储节点接触孔120，接触图形116的宽度 宽于位线112和接触隔片118的宽度。因此，因为存储节点接触孔120 不由自对准接触蚀刻工艺形成，所以可以充足地保持位线112的肩余 量，由此防止位线112与存储节点接触插塞之间的电短路。
图5H示出了在存储节点接触孔120中形成存储节点接触插塞 122。在包括存储节点接触孔120的最终结构的表面上形成由掺杂多 晶硅或金属构成的第二导电膜之后，通过CMP工艺或深腐蚀工艺除 去第二导电膜直到暴露接触图形116。结果，分别在存储节点接触孔 120中形成节点分离的存储节点接触插塞122。在这种情况中，形成 在位线112表面和侧壁上的第三绝缘膜图形114a将位线112与存储 节点接触插塞122隔离。
此外，通过普通电容形成工艺形成的具有存储电极、介质膜和板 电极的电容(未示出)可以形成在存储节点接触插塞122上。
根据本实施例，利用由氮化硅构成的接触图形116和接触隔片118 蚀刻由氧化硅构成的第三绝缘膜114和第一绝缘膜106，由此形成暴 露位线112之间焊盘电极104的存储节点接触孔120。这样，可以最 小化用于形成位线112的第二绝缘膜图形110的厚度，因为在用于形 成接触122的蚀刻工艺期间接触图形116和接触隔片118保护下层的 第一导电膜图形108。结果，可以大幅减小位线112的长宽比同时增 加相邻位线112之间的间隙填充余量。
此外，位于位线112之间的存储节点接触孔120不由自对准接触 蚀刻工艺形成，由此确保可以充足地保持位线112的肩余量以防止位 线112与存储节点接触插塞122之间的电短路。
而且，可以减小相邻位线112之间或位线112与存储节点接触插 塞122之间的位线负载电容，因为包括由具有低介电常数的氧化硅基 材料构成的第三绝缘膜图形114a的隔片形成在位线112的侧壁上。
实施例4
图6A和6B示出了根据本发明的第四实施例制造DRAM器件的 方法的横截面图。本实施例的方法基本上相似于实施例3的方法，除 存储节点接触插塞122的结构不同。
参考图6A，利用基本上与图5A至5D相同的工艺，在形成有焊 盘电极104的半导体衬底100上形成第一绝缘膜106、包括第一导电 膜图形108和第二绝缘膜图形110的位线112以及由氧化硅基材料构 成的第三绝缘膜114。
通过CMP工艺或深腐蚀工艺平坦化第三绝缘膜114的预定部分。 在最终结构的表面上形成相对于氧化硅具有高蚀刻选择性的第一多晶 硅膜之后，通过光刻工艺构图第一多晶硅膜以形成分别限定存储节点 接触孔区域的接触图形116a。在包括接触图形116a的最终结构的表 面上形成相对于氧化硅具有高蚀刻选择性的第二多晶硅膜。然后，各 项异性蚀刻第二多晶硅膜以在接触图形116a的侧壁上形成接触隔片 118a。
利用接触图形116a和接触隔片118a作为蚀刻掩模，各项异性蚀 刻第三绝缘膜114和第一绝缘膜106以形成存储节点接触孔120，该 存储节点接触孔120暴露设置在相应于相邻位线之间的MOS晶体管 的源区的电容接触区域中的焊盘电极104。同时，形成第三绝缘膜图 形114a以分别包围位线112的表面和侧壁。
此后，淀积高掺杂第三多晶硅膜121至充足的厚度以便于其填充 存储节点接触孔120并覆盖包括存储节点接触孔120的最终结构。
参考图6B，通过CMP工艺或深腐蚀工艺平坦化第三多晶硅膜121 以形成填充存储节点接触孔120的节点分离的存储节点接触插塞122。 此时，在第三多晶硅膜121的平坦化期间除去接触图形116a和接触 隔片118a，因为它们由多晶硅构成。进行平坦化工艺直到暴露出位线 112之上的第三绝缘膜图形114a的表面，由此形成高度齐平于第三绝 缘膜图形114a表面的存储节点接触插塞122。在该实施例中，为防止 用于位线112的第一导电膜图形108在用于节点分离的平坦化工艺中 受腐蚀，位线112之上的第三绝缘膜图形114a应该保留充足的厚度 以确保存储节点接触插塞122的节点分离余量。
实施例5
图7A至7D示出了根据本发明第五实施例的制造DRAM器件的 方法的横截面图。该实施例的方法基本与实施例3的方法相同，除附 加的平坦化第三绝缘膜117之外。
参考图7A，利用基本上与图5A和5B描述的那些相同的工艺， 在包括形成于其上的焊盘电极104的半导体衬底100上形成第一绝缘 膜106。在第一绝缘膜106上形成包括第一导电膜图形108和第二绝 缘膜图形110的位线112。
然后在包括位线112的所得到的结构表面上淀积氧化硅基材料以 形成第三绝缘膜117。利用第二绝缘膜图形110作为阻挡层进行像CMP 工艺或深腐蚀工艺的平坦化工艺。即，除去第三绝缘膜117直到暴露 出第二绝缘膜图形110的表面。
参考图7B，使用基本上与图5D至5F描述的那些相同的工艺， 形成相对于氧化硅第三绝缘膜117具有高蚀刻选择性的接触图形116 和接触隔片118。优选地，利用氮化硅形成接触图形116并利用多晶 硅形成接触隔片118。
形成每一接触图形116以具有宽于位线112宽度的宽度，由存储 节点接触孔的设计规则确定相邻接触图形116之间的间隔。当利用氮 化硅形成接触图形116时，可以采用接触图形116作为用于将在随后 工艺中相继形成的一个存储节点接触插塞与其它相邻的存储节点接触 插塞隔离开的层间介质膜。
参考图7C，利用接触图形116和接触隔片118作为蚀刻掩模， 各项异性蚀刻第三绝缘膜117和第一绝缘膜106以形成暴露相应于位 线112之间的源区的电容接触区域中的焊盘电极104的存储节点接触 孔120。同时，分别在位线112的侧壁上形成由第三绝缘膜图形117a 构成的隔片。
参考图7D，在包括存储节点接触孔120的最终结构的表面上形 成例如掺杂多晶硅膜的第二导电膜。通过诸如CMP工艺或深腐蚀工 艺除去第二导电膜直到暴露出接触图形116的表面。结果，分别在存 储节点接触孔120中形成节点分离的存储节点接触插塞122。
根据本实施例，在诸如位线的布线上形成由相对于氧化硅基材料 具有蚀刻选择性的材料构成的接触图形和接触隔片。然后，利用接触 图形和接触隔片作为蚀刻掩模，蚀刻氧化硅基材料构成的绝缘膜以在 相邻布线之间形成接触孔。因为在用于形成接触的蚀刻工艺期间接触 图形和接触隔片保护导电膜图形，可以最小化布线的第二绝缘膜图形 的厚度以便于降低布线的高度。因此，可以减小布线的长宽比同时增 加相邻布线之间的间隙填充余量。
此外，因为相邻布线之间的接触孔例如存储节点接触孔不由自对 准接触蚀刻工艺形成，所以可以保持布线的肩余量以防止布线与形成 在接触孔中的接触插塞之间的电短路。
另外，可以减小相邻布线之间或布线与接触插塞之间的寄生电 容，因为由具有低介电常数的氧化硅基材料构成的隔片形成在布线的 侧壁上。
在本文中已经公开了本发明的实施例，虽然采用特定的术语，但 它们仅用来一般的和描述意义上的解释而非为了限制的目的。因此， 本领域普通技术人员会理解，在不脱离本发明精神和范围下会在形式 和细节中作各种改变，如下述权利要求书中所阐述的。
相关申请的交叉引用
该申请按照35USC§119要求2003年1月17日申请的韩国专利 申请KR2003-3359的优先权，为所有目的在此将其内容引入以作参 考。