因为半导体器件的大规模集成和尺寸减小已导致接触面积的逐渐减小，所以使 得接触电阻增加和工作电流下降。因此，已经发生如tWR失效和半导体器件数据保 持时间缩短的器件退化现象。
因此，人们已经提出各种方法来减小半导体器件的接触电阻和提高半导体器件 的工作电流。一种提出的方法是提高硅衬底接点区域的掺杂浓度。另一种提出的方法 是提高用作接触材料的多晶硅中掺杂物磷(P)的浓度。
然而，用作接触材料的多晶硅不仅本身具有极高的电阻，而且还含有在将晶片 装入设备期间形成的极薄的氧化物层。因此，多晶硅使得在降低接触电阻方面受限。
因此，随着半导体器件的不断集成，已难以通过将多晶硅用作接触材料来降低 接触电阻和提高器件性能。
近来，所引入的不仅降低接触电阻而且提高器件性能的技术是在单一型化学气 相沉积(CVD)装置中形成的外延硅层。选择性外延生长(SEG)法和固相外延(SPE) 法被积极研究和开发来作为形成外延硅层的方法。
在前述两种方法中，SPE方法本身能够在低温下生长外延硅而成为形成半导体 器件并足以克服利用低掺杂浓度多晶硅的问题的方法。
当使用SPE法时，利用硅烷(SiH4)或磷化氢(PH3)气体，在约500℃-约 650℃的温度下，以约5×1019原子/cm3-约2×1020原子/cm3的较低浓度，将P掺杂 在沉积态的无定形硅层中。在上述条件下沉积的无定形硅层分别在氮(N2)气氛中、 于约500℃-约650℃的温度下经历持续约10小时-约30分钟的热处理。在此，在 低温下进行持续更长时间的热处理。随后，无定形硅层再生长为外延硅层。
图1A为说明通过在约610℃的温度下采用传统固相外延(SPE)法形成的接触 材料的透射电子显微镜(TEM)照片。图1B为说明在通过传统SPE法形成的接触材 料经历后续热处理之后，整个接触内的无定形硅层再生长为外延硅层的TEM照片。
参照图1A，当利用SPE法形成接触材料时，外延硅层A生长在衬底表面并且 外延硅层B形成在具有接触孔的其余区域。
如果在外延硅层和无定形硅层均存在的状态下进行后续的热处理，则所有外延 硅层和无定形硅层均在外延硅层A′和A″中再生长，如图1B所示。
如上所述，通过SPE法和后续热处理在外延硅层中形成接触材料。然后，进行 化学机械抛光(CMP)处理，从而形成单元接地插塞接触。此后，在单元接地插塞接 触的上部形成位线接触(BLC)或存储点接触(SNC)。
然而，所使用的通过在外延硅层中再生长接触材料的后续热处理和CMP工艺制 造上述传统单元接地插塞接触的方法具有以下问题。
首先，形成单元接地插塞接触的CMP工艺期间所抛光的材料是外延硅层。进行 CMP工艺期间会在外延硅层表面过度产生凹陷(dishing)已被人们所熟知。
例如，在进行CMP工艺期间，当抛光外延硅层或多晶硅时所产生的凹陷度与在 抛光无定形硅层时所产生的相比明显增加，从而降低了器件的可靠性和产量。
图2A为说明在对无定形硅层进行传统化学机械抛光(CMP)工艺期间所产生 的凹陷度的照片。图2B为说明在对外延硅层进行传统CMP工艺期间所产生的凹陷 度的照片。
参照图2A和2B，在对无定形硅层进行CMP工艺期间，产生厚度为约430 的凹陷，而在对外延硅层进行CMP工艺期间，过度产生厚度为约547的凹陷。
如果在过度产生凹陷的状态下进行用来形成后续位线接触的接触孔蚀刻，则接 触孔的临界尺寸(critical dimension，CD)明显减小。因此，在以上述接触孔完成的 半导体器件中存在发生故障的大量可能性，从而降低产品的产量。图2C为说明当在 传统接触材料产生过度凹陷的状态下进行用来形成后续位线接触的接触孔蚀刻时，位 线接触(BLC)的CD减小的照片。

因此，本发明的一个目的是提供一种制造半导体器件接触的方法，该方法能够 在利用固相外延(SPE)法和后续热处理在外延硅层中形成接触材料时，最小化在进 行后续化学机械抛光(CMP)处理期间所产生的凹陷现象。
根据本发明的一个方面，提供一种形成半导体器件接触的方法，包括以下步骤： 在其上形成有多个接点的衬底上形成层间绝缘层；通过蚀刻层间绝缘层形成多个接触 孔以暴露接点；进行用来除去接触孔的底面上的自然氧化物层的预清洗工艺；形成填 充接触孔并由利用固相外延(SPE)法的外延层和无定形层组成的接触层；通过选择 性平坦化接触层的无定形层来形成多个单元接地插塞接触。
附图说明
结合附图给出的优选实施方案的下列说明，将使本发明的上述和其他目的和特 征变得更好理解，其中：
图1A为说明通过在约610℃的温度下采用传统固相外延(SPE)法形成的接触 材料的透射电子显微镜(TEM)照片；
图1B为说明在通过传统SPE法形成的接触材料经历后续热处理之后，整个接 触内的无定形硅层再生长为外延硅层的TEM照片；
图2A为说明在对无定形硅层进行传统化学机械抛光(CMP)工艺期间所产生 的凹陷度的照片；
图2B为说明在对外延硅层进行传统CMP工艺期间所产生的凹陷度的照片；
图2C为说明当在过度产生传统接触材料的凹陷的状态下进行用来形成后续位 线接触的接触孔蚀刻时，位线接触(BLC)的CD减小的照片；
图3A-3D为说明根据本发明的第一实施方案形成半导体器件接触的方法的截面 图；
图4为说明根据本发明的第一实施方案进行CMP工艺后所得结果的照片；
图5A-5C为说明根据本发明的第二实施方案形成半导体器件接触的方法的截面 图。

在下文中，将参照附图对本发明的优选实施方案进行详细描述。
图3A-3D为说明根据本发明的第一实施方案形成半导体器件接触的方法的截面 图。
如图3A所示，在衬底21上进行使器件彼此隔离的隔离工艺，从而形成器件隔 离层22。之后，通过依次堆叠栅极绝缘层23、栅电极24和栅极硬掩膜25而在衬底 21的选定区域上形成多个栅极图案。
接着，在包括多个栅极图案的衬底21上沉积绝缘层，随后进行毯式蚀刻(blanket etch)，从而形成接触在栅极图案侧壁上的多个栅极隔离层26。此时，栅极硬掩膜25 和栅极隔离层26使用相对于后续层间绝缘层具有蚀刻选择性的材料。如果层间绝缘 层为氧化硅层，则使用氮化硅层形成栅极硬掩膜25和栅极隔离层26。
接着，采用常用的离子注入法，在暴露于多个栅极图案之间的衬底21上形成作 为晶体管源极/漏极的多个接点27。在此，接点27可以是轻掺杂漏极(LDD)结构， 并且将N-型掺杂物如砷(As)或P-型掺杂物如硼(B)注入接点27。
接着，在包括多个栅极图案的衬底21上沉积层间绝缘层28。此时，层间绝缘 层28使用氧化物化合物。具体而言，使用选自硼磷硅酸盐玻璃(BPSG)、未掺杂硅 酸盐玻璃(USG)、原硅酸四乙酯(TEOS)、磷硅酸盐玻璃(PSG)和硼硅酸盐玻璃 (BSG)的氧化硅基材料。
接着，进行化学机械抛光(CMP)工艺直至暴露出栅极图案的上部，从而平坦 化层间绝缘层28。接着，通过光刻工艺，例如沉积光刻胶层和曝光与显影工艺，形 成接触掩膜。之后，利用接触掩膜(未示出)作为蚀刻掩膜来蚀刻层间绝缘层28， 从而形成用来形成单元接地插塞接触的多个接触孔29。
此时，由于对于高度集成的器件而言，相对于下层缺少光刻加工余量，因此在 层间绝缘层28的蚀刻选择性优于栅极硬掩膜25和隔离层26的条件下，使层间绝缘 层28经历自对准接触(SAC)蚀刻工艺。因此，用于形成通过光刻工艺而暴露的层 间绝缘层28的氧化硅基材料被快速蚀刻。然而，由于用于形成栅极硬掩膜25和栅极 隔离层26的的氮化硅层的蚀刻速度缓慢，因此沉积在栅极图案的上部或侧壁上的氮 化硅基层或多或少得到保护，并且暴露出衬底21的接点27。
同时，由于蚀刻工艺导致存在于通过蚀刻层间绝缘层28所形成的多个接触孔 29的侧壁和下部的蚀刻残余物(未示出)和硅晶格缺陷产生在接点27表面上。此外， 在通过形成接触孔29而暴露的接点27的表面上形成自然氧化物层。蚀刻残余物降低 了器件的泄漏电流性能，同时自然氧化物层增加了接触电阻，因此提供了降低器件电 性能的因素。
因此，在形成多个接触孔29之后，在形成接触材料之前，进行预清洗工艺，例 如干式清洗工艺或湿式清洗工艺。湿式清洗工艺使用最后应用HF溶液的氟化氢(HF) -最后的清洗，或者最后应用BOE溶液的缓冲氧化物蚀刻剂(BOE)-最后的清洗。 干式清洗工艺应用等离子体清洗工艺和/或热烘工艺。该预清洗工艺在约25℃-约500 ℃的温度范围内进行。
HF-最后的清洗在最后进行基于HF的清洗。HF-最后的清洗工艺使用选自 RNO[R(H2SO4+H2O2)+N(NH4OH+H2O2)+O(HF-基BOE)]、RNF[R(H2SO4+H2O2)+ N(NH4OH+H2O2)+HF]、RO、NO和RF的化学溶液。这里，R是指SPM，即硫酸(H2SO4) 和过氧化物(H2O2)的混合物。
在进行等离子体清洗工艺的过程中使用的气体选自氢气(H2)、H2和氮气(N2) 的混合气体、氟化氯(ClF)基气体、氟化氮(NF)基气体和氢化氮(NH)基气体。 例如，使用H2、H2/N2、三氟化氮(NF3)、氨气(NH3)或四氟甲烷(CF4)。
上述预清洗工艺在没有时间延迟的情况下连续进行，以保持接触孔29暴露部分 的清洁，并且在进行预清洗工艺之后，也要没有时间延迟地应用固相外延(SPE)法。
如图3B所示，采用SPE法，从而以300-3,000的厚度范围生长填充多个接 触孔29的无定形硅层31。此时，在SPE工艺期间，在早期沉积状态下，在多个接触 孔29的底面上形成外延硅层30。随着沉积进行，在外延硅层30上形成无定形硅层 31。
例如，分别在压力为约150托-约200托的H2气氛下，同时供应硅烷(SiH4) 和磷化氢(PH3)的混合气体、在约400℃-约700℃的温度下、持续约20分钟-约 3分钟的时间来进行用来生长外延硅层30和无定形硅层31的SPE工艺。在此，SPE 工艺在更低的温度下进行更长的时间。此时，SiH4的流量为约500sccm-约800sccm 且PH3的流量为约20sccm-约50sccm。如上所述，在无定形硅层31生长的同时作 为工作气体的PH3流过，从而使无定形硅层31中的P掺杂浓度保持在约1×1019原 子/cm3-约1×1021原子/cm3的较低水平上。
同时，可以在无定形硅层31中使用砷(As)作为掺杂杂质。此时，在生长无定 形硅层31期间，三氢化砷(AsH3)作为掺杂气体流过。优选在压力为约150托-约 200托的H2气氛中，同时供应硅烷(SiH4)和三氢化砷(AsH3)的混合气体，于约 400℃-约700℃的温度下、持续约20分钟-约3分钟的时间来进行掺杂As的SPE 工艺。在此，SPE工艺在更低的温度下进行更长的时间。此时，SiH4的流量为约500sccm -约800sccm且AsH3的流量为约20sccm-约50sccm。如上所述，在无定形硅层31 生长的同时作为工作气体的AsH3流过，从而使无定形硅层31中的As掺杂浓度保持 在约1×1019原子/cm3-约1×1021原子/cm3的较低水平上。
通过上述SPE法生长无定形硅层31的沉积方法包括选自减压化学气相沉积 (RPCVD)法、低压化学气相沉积(LPCVD)法、超低压化学气相沉积(VLPCVD) 法、等离子体增强化学气相沉积(PECVD)法、超高真空化学气相沉积(UHCVD) 法、常压化学气相沉积(APCVD)法和分子束外延(MBE)法之一。
虽然通过SPE法形成用作接触材料的无定形硅层31和外延硅层30，但是除了 硅之外，也可以将锗(Ge)或锗化硅(SiGe)用作通过SPE法形成的接触材料。也 就是说，可以将外延Ge层/无定形Ge层和外延SiGe层/无定形SiGe层用作接触材料。
同时，在SPE工艺期间的早期沉积状态下外延硅层30生长的首要原因，是因 为在进行预清洗工艺之后，在真空下，没有任何时间延迟地将外延硅层30装入无定 形层沉积设备，例如无定形硅沉积设备。在进行预清洗工艺期间，如果使用SPM和 BOE溶液，所述SPM通过在约90℃的温度下混合约1份H2SO4和约20份H2O2而 得到，所述BOE溶液通过混合约300份NH4F和约1份HF而得到，那么硅衬底表面 就会经历氢处理，即硅衬底的硅不饱和键与氢结合的状态，从而阻止预定时期自然氧 化物层的生长。如上所述，由于自然氧化物层生长受阻，因此外延硅层30在SPE工 艺期间的早期沉积状态下生长。外延硅层30可以在SPE工艺的早期沉积状态下生长 的第二个原因是因为引入来沉积无定形硅层31的环境气体是H2气体。也就是说，由 于使用了H2气体，气体环境变成还原环境而不是氧化环境。因此，由于还原环境导 致外延硅层30即使在无定形硅层31的早期沉积状态下也能够生长。
如图3C所示，无定形硅层31经历CMP工艺并变得平坦化，从而形成多个相 互隔离的单元接地接触插塞100。也就是说，多个单元接地接触插塞100是由外延硅 层30和无定形硅层31组成的。CMP工艺期间，仅无定形硅层31被平坦化。
如上所述，根据本发明，不进行用来将通过SPE法形成的作为接触材料的无定 形硅31再生长成为外延硅层30的后续热处理，而是直接进行CMP处理，从而形成 多个单元接地插塞接触100。多个单元接地插塞接触100成为由外延硅层30和无定 形硅层31形成的双层。
因此，通过CMP工艺除去的区域是通过SPE法形成的接触材料中的无定形硅 层31。由CMP工艺引起的无定形硅层31的凹陷比由CMP工艺引起的外延硅层30 的凹陷在厚度上要小约50-约100，从而明显减小了凹陷。因此，如果采用在单 元接地插塞接触100上形成位线接触的接触孔蚀刻，则接触孔的CD不会减小。
接着，如图3D所示，在较低温度下进行后续热处理，从而使单元接地插塞接 触100再生长成为外延硅层100A。此时，包括单元接地插塞接触100的无定形硅层 31再生长成为外延硅层30，从而使所有的单元接地插塞接触100成为外延硅层100A。 分别在约500℃-700℃的温度下并持续约10小时-约30分钟来进行再生长外延硅 层100A的后续热处理。在此，在更低温度下进行更长时间热处理。
结果，通过后续热处理形成由外延硅层100A组成的单元接地插塞接触100。
根据本发明的第一实施方案，在CMP工艺之后进行将通过SPE法形成的接触 材料再生长为外延层的热处理，从而获得具有良好凹陷性能的单元接地插塞接触。
图4为说明根据本发明的第一实施方案进行CMP工艺后所得结果的照片。应该 注意由于仅对于无定形硅层采用CMP工艺因而使凹陷最小化。
图5A-5C为说明根据本发明的第二实施方案形成半导体器件接触的方法的截面 图。
如图5A所示，在衬底41上进行用来使器件相互隔离的器件隔离工艺，从而形 成器件隔离层42。之后，通过依次堆叠栅极绝缘层43、栅电极44和栅极硬掩膜45 而在衬底41的选定区域上形成多个栅极图案。
接着，在包括多个栅极图案的衬底41上沉积绝缘层，且随后进行毯式蚀刻 (blanket-etch)，从而形成接触在栅极图案侧壁上的多个栅极隔离层46。此时，栅极 硬掩膜45和栅极隔离层46使用相对于后续层间绝缘层具有蚀刻选择性的材料。如果 层间绝缘层为氧化硅层，则使用氮化硅层形成栅极硬掩膜45和栅极隔离层46。
接着，采用常用的离子注入法，在暴露于多个栅极图案之间的衬底41上形成作 为晶体管源极/漏极的多个接点47。在此，接点47可以是轻掺杂漏极(LDD)结构， 并且将N-型掺杂物如砷(As)或P-型掺杂物如硼(B)注入接点47。
接着，在包括多个栅极图案的衬底41上沉积层间绝缘层48。此时，层间绝缘 层48使用氧化物化合物。具体而言，使用选自BPSG、USG、TEOS、PSG和BSG 的氧化硅基材料。
接着，进行化学机械抛光(CMP)工艺直至暴露出栅极图案的上部，从而平坦 化层间绝缘层48。接着，通过光刻工艺，例如沉积光刻胶层和曝光与显影工艺，形 成接触掩膜。之后，利用接触掩膜(未示出)作为蚀刻掩膜来蚀刻层间绝缘层48， 从而形成用来形成单元接地插塞接触的多个接触孔49。
此时，由于对于高度集成的器件而言，相对于下层缺少光刻加工余量，因此在 层间绝缘层48的蚀刻选择性优于栅极硬掩膜45和隔离层46的条件下，使层间绝缘 层48经历自对准接触(SAC)蚀刻工艺。因此，用于形成通过光刻工艺而暴露的层 间绝缘层48的氧化硅基材料被快速蚀刻。然而，由于用于形成栅极硬掩膜45和栅极 隔离层46的的氮化硅层的蚀刻速度缓慢，因此沉积在栅极图案的上部或侧壁上的氮 化硅基层或多或少得到保护，并且暴露出衬底41的接点47。
同时，由于蚀刻工艺导致存在于通过蚀刻层间绝缘层48所形成的多个接触孔 49的侧壁和下部的蚀刻残余物(未示出)和硅晶格缺陷产生在接点47表面上。此外， 在通过形成接触孔49而暴露的接点47的表面上形成自然氧化物层。蚀刻残余物降低 了器件的泄漏电流性能，同时自然氧化物层增加了接触电阻，因此提供了降低器件电 性能的因素。
因此，在形成多个接触孔49之后，在形成接触材料之前，进行预清洗工艺，例 如干式清洗工艺或湿式清洗工艺。湿式清洗工艺使用最后应用HF溶液的氟化氢(HF) -最后的清洗，或者最后应用BOE溶液的缓冲氧化物蚀刻剂(BOE)-最后的清洗。 干式清洗工艺应用等离子体清洗工艺。该预清洗工艺在约25℃-约500℃的温度范围 内进行。
HF-最后的清洗是在最后进行基于HF的清洗。HF-最后的清洗工艺使用选自 RNO[R(H2SO4+H2O2)+N(NH4OH+H2O2)+O(HF-基BOE)]、RNF[R(H2SO4+H2O2)+ N(NH4OH+H2O2)+HF]、RO、NO和RF的化学溶液。这里，R是指SPM，即硫酸(H2SO4) 和过氧化物(H2O2)混合物。
在进行等离子体清洗工艺的过程中使用的气体选自氢气(H2)、H2和氮气(N2) 的混合气体、氟化氯(ClF)基气体、氟化氮(NF)基气体和氢化氮(NH)基气体。 例如，使用H2、H2/N2、三氟化氮(NF3)、氨气(NH3)或四氟甲烷(CF4)。
上述预清洗工艺在没有时间延迟的情况下连续进行，以保持接触孔49暴露部分 的清洁，并且在进行预清洗工艺之后，也要没有时间延迟地应用固相外延(SPE)法。
如图5B所示，采用SPE法，从而以300-3,000的厚度范围生长填充多个接 触孔49的无定形硅层51。此时，在SPE工艺期间，在早期沉积状态下，在多个接触 孔49的底面上形成外延硅层50。随着沉积进行，在外延硅层50上形成无定形硅层 51。
例如，分别在压力为约150托-约200托的同时供应SiH4和PH3的混合气体的 H2气氛下、在约400℃-约700℃的温度下、持续约20分钟-约3分钟的时间来进 行用来生长外延硅层50和无定形硅层51的SPE工艺。在此，SPE工艺在更低的温 度下进行更长的时间。此时，SiH4的流量为约500sccm-约800sccm且PH3的流量为 约20sccm-约50sccm。如上所述，在无定形硅层51生长的同时作为工作气体的PH3 流过，从而使无定形硅层51中的P掺杂浓度保持在约1×1019原子/cm3-约1×1021 原子/cm3的较低水平上。
同时，可以在无定形硅层51中使用As作为掺杂杂质。此时，在生长无定形硅 层51期间，AsH3作为掺杂气体流过。优选在压力为约150托-约200托的H2气氛 下，同时供应SiH4和AsH3的混合气体，于约400℃-约700℃的温度下、持续约20 分钟-约3分钟的时间来进行掺杂As的SPE工艺。在此，SPE工艺在低温下进行更 长的时间。此时，SiH4的流量为约500sccm-约800sccm且AsH3的流量为约20sccm -约50sccm。如上所述，在无定形硅层51生长的同时作为掺杂气体的AsH3流过， 从而使无定形硅层51中的As掺杂浓度保持在约1×1019原子/cm3-约1×1021原子 /cm3的较低水平上。
通过上述SPE法生长无定形硅层51的沉积方法包括选自RPCVD法、LPCVD 法、VLPCVD法、PECVD法、UHCVD法、APCVD法和MBE法之一。
虽然通过SPE法形成用作接触材料的无定形硅层51和外延硅层50，但是除了 硅之外，也可以将锗(Ge)或锗化硅(SiGe)用作通过SPE法形成的接触材料。也 就是说，可以将外延Ge层/无定形Ge层和外延SiGe层/无定形SiGe层用作接触材料。
同时，在SPE工艺期间的早期沉积状态下外延硅层50生长的首要原因，是因 为在进行预清洗工艺之后，在真空下，没有任何时间延迟地将外延硅层50装入无定 形层沉积设备，例如无定形硅沉积设备。在进行预清洗工艺期间，如果使用SPM和 BOE溶液，所述SPM通过在约90℃的温度下混合约1份H2SO4和约20份H2O2而 得到，所述BOE溶液通过混合约300份NH4F和约1份HF而得到，那么硅衬底表面 就会经历氢处理，即硅衬底的硅不饱和键与氢结合的状态，从而阻止预定时期自然氧 化物层的生长。如上所述，由于自然氧化物层生长受阻，因此外延硅层50在SPE工 艺期间的早期沉积状态下生长。外延硅层50可以在SPE工艺的早期沉积状态下生长 的第二个原因是因为引入来沉积无定形硅层51的环境气体是H2气体。也就是说，由 于使用了H2气体，气体环境变成还原环境而不是氧化环境。因此，由于还原环境导 致外延硅层50即使在无定形硅层51的早期沉积状态下也能够生长。
如图5C所示，无定形硅层51经历CMP工艺并变得平坦化，从而形成多个相 互隔离的单元接地接触插塞200。也就是说，多个单元接地接触插塞200是由外延硅 层50和无定形硅层51组成的。CMP工艺期间，仅无定形硅层51被平坦化。
如上所述，根据本发明，不进行用来将通过SPE法形成的作为接触材料的无定 形硅51再生长成为外延硅层50的后续热处理，而是直接进行CMP工艺，从而形成 多个单元接地插塞接触200。多个单元接地插塞接触200成为由外延硅层50和无定 形硅层51形成的双层。
因此，通过CMP工艺除去的区域是通过SPE法形成的接触材料中的无定形硅 层51。由CMP工艺引起的无定形硅层51的凹陷比由由CMP工艺引起的外延硅层 50的凹陷在厚度上要小约50-约100，从而明显减小了凹陷。因此，如果采用在 单元接地插塞接触200上形成位线接触的接触孔蚀刻，则接触孔的CD不会减小。
根据上述本发明的第二实施方案，不同于本发明的第一实施方案的是对于单元 接地插塞接触不采用使无定形硅层再生长为外延硅层的后续低温热处理。然而，即使 不单独进行低温热处理，但伴随制造后续半导体器件的工艺的热处理，例如快速热处 理或炉热处理，在约500℃-约700℃的温度下多次进行。因此，可足以使无定形硅 层再生长为外延硅层。因而，相比于本发明的第一实施方案，考虑到在进行制造半导 体器件的工艺期间的工艺简化和热聚积减少，不单独进行将无定形硅层再生长为外延 硅层的热处理的第二实施方案更为有利。
根据本发明的第一和第二实施方案，通过SPE法形成接触材料，随后在CMP 工艺之后进行用来使无定形硅层再生长为外延硅层的后续热处理或将其省略。
同样，由于SPE法导致仅对无定形硅层进行CMP处理，因而不存在BLC CD 减小的问题，这是因为对无定形硅层进行的CMP工艺与对多晶硅进行的CMP工艺 所提供的情形相同。
根据本发明，省略或是在形成多个单元接地插塞接触的CMP处理之后进行用来 在SPE工艺过程中再生长的后续热处理，从而提供减小半导体器件的接触电阻和提 高产品的可靠性和产量的效果。
本申请包含与于2005年4月21日提交到韩国专利局的韩国专利申请No.KR 2005-0033316相关的主旨，其全部内容通过引用并入本文。
虽然本发明对特定的优选实施方案进行了描述，但显然对于本领域的技术人员 来说，可以对其进行各种改变和改进，而不背离由所附权利要求所限定的本发明的实 质和范围。