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形成增强模式III族氮化物器件

阅读：966发布：2022-03-14

专利汇可以提供形成增强模式III族氮化物器件专利检索，专利查询，专利分析的服务。并且一种制造III-N器件的方法包括在基底上形成III-N 沟道层、在所述沟道层上形成III-N势垒层、在所述势垒层上形成绝缘层以及在所述器件的第一部分中形成沟槽。形成所述沟槽的步骤包括：去除所述器件的所述第一部分中的所述绝缘层和所述势垒层的一部分，使得所述器件的所述第一部分中的所述势垒层的剩余部分距所述沟道层的顶表面具有厚度，所述厚度在预定厚度范围内；在高温下在包括氧的气体环境中对所述III-N器件进行退火以使所述器件的所述第一部分中的所述势垒层的所述剩余部分氧化；以及去除所述器件的所述第一部分中的所述势垒层的所氧化的剩余部分。，下面是形成增强模式III族氮化物器件专利的具体信息内容。

权利要求

1.一种制造III-N器件的方法，该方法包括：
在基底上形成III-N沟道层；
在所述沟道层上形成III-N势垒层；
在所述势垒层上形成绝缘层；以及
在所述器件的第一部分中形成沟槽，形成所述沟槽的步骤包括：
去除所述器件的所述第一部分中的所述绝缘层和所述势垒层的一部分，其中，所述器件的所述第一部分中的所述势垒层的剩余部分相距所述沟道层的顶表面具有厚度，所述厚度在预定厚度范围内；
在高温下在包括氧的气体环境中对所述III-N器件进行退火以使所述器件的所述第一部分中的所述势垒层的所述剩余部分氧化；以及
去除所述器件的所述第一部分中的所述势垒层的所氧化的剩余部分。
2.根据权利要求1所述的方法，其中，所述沟槽的穿过所述势垒层的一部分包括垂直侧壁，所述沟槽的穿过所述绝缘层的一部分包括倾斜侧壁。
3.根据权利要求1所述的方法，其中，形成所述沟槽的步骤包括使所述器件的所述第一部分中的所述沟道层的所述顶表面暴露。
4.根据权利要求1所述的方法，其中，去除所述器件的所述第一部分中的所述势垒层的所氧化的剩余部分的步骤包括对所述势垒层的所氧化的剩余部分进行湿法蚀刻。
5.根据权利要求4所述的方法，其中，去除所述器件的所述第一部分中的所述绝缘层和所述势垒层的所述部分的步骤包括对所述器件的所述第一部分中的所述绝缘层和所述势垒层的所述部分进行干法蚀刻。
6.根据权利要求4所述的方法，其中，所述湿法蚀刻包括在碱性溶液中对所述III-N器件进行化学蚀刻。
7.根据权利要求1所述的方法，其中，去除所述器件的所述第一部分中的所述绝缘层和所述势垒层的所述部分的步骤包括：
在第一气体环境中通过干法蚀刻去除所述器件的所述第一部分中的所述绝缘层以使所述势垒层的第二顶表面暴露；以及
在不同于所述第一气体环境的第二气体环境中通过干法蚀刻去除所述器件的所述第一部分中的所述势垒层的所述部分。
8.根据权利要求7所述的方法，其中，所述绝缘层包括氮化硅层，所述势垒层包括氮化铝镓(AlxGa1-xN)层，并且其中，所述第二气体环境包括SF6，第三气体环境包括Cl2。
9.根据权利要求1所述的方法，其中，所述势垒层包括可通过所述退火而氧化的Al基III-N层，所述沟道层包括在所述退火期间拒绝被氧化的不含铝(Al)的III-N层。
10.根据权利要求1所述的方法，其中，所述预定厚度范围为约3nm至10nm。
11.根据权利要求1所述的方法，其中，所述高温在300℃和700℃之间。
12.根据权利要求1所述的方法，其中，形成绝缘层的步骤包括通过金属有机化学气相沉积(MOCVD)形成作为所述绝缘层的第一氮化硅层，所述方法还包括：
在形成所述沟槽之前，通过等离子体增强化学气相沉积(PECVD)形成作为蚀刻掩模层的第二氮化硅层；以及
在去除所述器件的所述第一部分中的所述势垒层的所氧化的剩余部分之后，在酸性溶液中通过湿法蚀刻将所述蚀刻掩模层从所述绝缘层去除。
13.根据权利要求1所述的方法，还包括至少部分地在所述沟槽中形成栅绝缘体，其中，所述栅绝缘体形成在所述器件的所述第一部分中的所述沟道层的所述顶表面上。
14.根据权利要求13所述的方法，其中，形成所述栅绝缘体的步骤包括在所述沟槽中沉积非晶氮化铝硅(AlxSiyN)膜。
15.根据权利要求14所述的方法，其中，所述非晶AlxSiyN膜的厚度在1nm和60nm之间。
16.根据权利要求14所述的方法，其中，在所述AlxSiyN膜中硅分组分与Al分组分之比y/x小于1/3。
17.根据权利要求14所述的方法，其中，沉积所述非晶AlxSiyN膜的步骤包括在高于500℃的生长或沉积温度下形成所述非晶AlxSiyN膜。
18.根据权利要求13所述的方法，还包括：
形成电耦合至所述沟道层的源触点和漏触点；以及
在所述源触点和所述漏触点之间至少部分地在所述沟槽中在所述栅绝缘体上形成栅电极。
19.根据权利要求18所述的方法，其中，形成所述III-N势垒层的步骤包括以高于所述沟道层的带隙来形成所述III-N势垒层，使得在所述沟道层中诱发导电沟道；并且形成所述源触点和所述漏触点的步骤包括针对电耦合至所述导电沟道的所述源触点和所述漏触点形成相应欧姆接触。
20.一种制造器件的方法，该方法包括：
在第一III-N层上提供第二III-N层，所述第二III-N层包括作为III族元素的铝，所述第一III-N层包括镓或铟但是不包括作为III族元素的铝；
在所述第二III-N层上提供绝缘层；以及
在所述器件的第一部分中形成沟槽，形成所述沟槽的步骤包括：
去除所述绝缘层以暴露所述器件的所述第一部分中的所述第二III-N层的一部分；
在高温下在包括氧的气体环境中对所述器件进行退火以使所述器件的所述第一部分中的所述第二III-N层的暴露部分氧化；以及
去除所述第二III-N层的所氧化的暴露部分并且使所述器件的所述第一部分中的所述第一III-N层的顶表面暴露。
21.根据权利要求20所述的方法，其中，使所述第二III-N层的所述暴露部分氧化的步骤使得所述器件的所述第一部分中的所述第二III-N层一直氧化到所述第二III-N层与所述第一III-N层之间的界面，但是不使得任何所述第一III-N层氧化。
22.根据权利要求20所述的方法，还包括在所述沟槽中形成电极。
23.根据权利要求22所述的方法，还包括在形成所述电极之前形成第二绝缘层，其中，所述第二绝缘层在所述电极与所述沟槽中的所述第一III-N层的所述顶表面之间。
24.根据权利要求23所述的方法，其中，所述电极是栅电极，由于所述第一III-N层和第二III-N层之间的组成差异而与所述第一III-N层和第二III-N层之间的界面相邻诱发导电沟道，并且所述方法还包括形成源电极和漏电极，所述源电极和所述漏电极在所述栅电极的相对侧并且电耦合至所述导电沟道。
25.根据权利要求24所述的方法，其中，当相对于所述源电极0V被施加于所述栅电极时所述导电沟道耗尽所述沟槽下面的移动电荷，但是当相对于所述源电极足够的正压被施加于所述栅电极时所述导电沟道变得充满移动电荷。
26.根据权利要求23所述的方法，其中，所述电极包括在所述绝缘层上方朝着所述漏电极延伸的延伸部分。
27.根据权利要求26所述的方法，其中，所述第二绝缘层包括在所述电极的所述延伸部分与所述绝缘层之间的延伸部分。
28.根据权利要求20所述的方法，还包括在去除所述器件的所述第一部分中的所述绝缘层之后但是在对所述器件进行退火之前，部分地去除所述器件的所述第一部分中的所述第二III-N层，从而使得所述器件的所述第一部分中的所述第二III-N层的剩余部分具有第一厚度，所述第一厚度小于所述第二III-N层在所述沟槽的相对侧上的部分的第二厚度。
29.根据权利要求28所述的方法，其中，所述第一厚度在3nm和10nm之间。
30.一种III-N器件，所述III-N器件包括：
III-N材料结构，所述III-N材料结构包括III-N沟道层和III-N势垒层；
源触点和漏触点，所述源触点和所述漏触点电耦合至所述沟道层；
绝缘层，所述绝缘层在所述III-N材料结构上；
栅绝缘体，所述栅绝缘体至少部分地在沟槽中，所述沟槽穿过所述绝缘层延伸到所述III-N材料结构中，所述沟槽的延伸到所述III-N材料结构中的部分具有第一侧壁，所述第一侧壁比所述沟槽穿过所述绝缘层的部分的第二侧壁明显更垂直，所述栅绝缘体在所述沟道层的顶表面上；以及
栅电极，所述栅电极适形地沉积在所述栅绝缘体的顶部并且至少部分地在所述沟槽中，所述栅电极被置于在所述源触点和所述漏触点之间。
31.根据权利要求30所述的III-N器件，其中，所述沟槽的所述第一侧壁是垂直的，所述沟槽的所述第二侧壁是倾斜的。
32.根据权利要求30所述的III-N器件，其中，所述栅电极包括在所述沟槽之外并且分别朝着所述源触点和所述漏触点延伸但是与所述源触点和所述漏触点分离的延伸部分。
33.根据权利要求30所述的III-N器件，其中，所述势垒层具有大于所述沟道层的带隙，使得在所述沟道层中诱发导电沟道。
34.根据权利要求33所述的III-N器件，其中，所述源触点和所述漏触点形成电耦合至所述导电沟道的相应欧姆接触。
35.根据权利要求34所述的III-N器件，其中，当相对于所述源触点0V被施加于所述栅电极时在所述沟槽下面的所述沟道层的区域中所述导电沟道不连续，但是当相对于所述源触点大于所述器件的阈值电压的电压被施加于所述栅电极时所述导电沟道连续，所述阈值电压大于0V。
36.根据权利要求35所述的III-N器件，其中，所述III-N器件用作具有超过2V的阈值电压并且小于0.5V的阈值电压迟滞的增强模式场效应晶体管。
37.根据权利要求30所述的III-N器件，其中，所述栅绝缘体包括非晶AlxSiyN膜。
38.根据权利要求37所述的III-N器件，其中，所述非晶AlxSiyN膜的厚度在1nm和60nm之间。
39.根据权利要求30所述的III-N器件，其中，所述III-N沟道层包括不含铝(Al)的III-N层，所述III-N势垒层包括Al基III-N层。
40.一种晶体管，所述晶体管包括：
半导体材料结构，所述半导体材料结构包括导电沟道；
源触点和漏触点，所述源触点和所述漏触点电耦合至所述导电沟道；
绝缘层，所述绝缘层在所述半导体材料结构上；
栅绝缘体，所述栅绝缘体在所述半导体材料结构上，所述栅绝缘体包括非晶AlxSiyN膜，其中y/x<1/3；以及
栅电极，所述栅电极在所述栅绝缘体的顶部并且被置于在所述源触点和所述漏触点之间。
41.根据权利要求40所述的晶体管，其中，所述非晶AlxSiyN膜的厚度在约1nm和60nm之间。
42.根据权利要求40所述的晶体管，其中，所述半导体材料结构包括III-N沟道层以及所述III-N沟道层上的III-N势垒层，并且
其中，所述III-N势垒层具有大于所述III-N沟道层的带隙，使得在所述III-N沟道层和所述III-N势垒层之间的界面附近的所述III-N沟道层中诱发所述导电沟道。
43.根据权利要求40所述的晶体管，其中，在室温下，所述晶体管的阈值电压超过2V并且阈值电压迟滞小于0.5V。
44.一种制造氮极III-N器件的方法，所述方法包括：
提供在第一III-N层上包括第二III-N层的III-N材料结构，所述第二III-N层包括作为III族元素的铝，所述第一III-N层包括镓或铟但是不包括作为III族元素的铝；
在所述器件的第二部分中但不在所述器件的第一部分中在所述第二III-N层的N面上提供掩模层，使得在所述器件的所述第一部分中但不在所述器件的所述第二部分中所述第二III-N层被暴露；
在高温下在包括氧的气体环境中对所述器件进行退火以使所述器件的所述第一部分中的所述第二III-N层的暴露部分氧化；以及
去除所述器件的所述第一部分中的所述第二III-N层的所氧化的暴露部分，从而使所述器件的所述第一部分中的所述第一III-N层的顶表面暴露。
45.根据权利要求44所述的方法，其中，所述第一III-N层的所述顶表面是所述第一III-N层的N面。
46.根据权利要求44所述的方法，还包括在所述第一III-N层相对于所述第二III-N层的相对侧提供第三III-N层，其中，所述第一III-N层和所述第三III-N层之间的组成差异导致在与所述第一III-N层和第三III-N层之间的界面相邻的所述第一III-N层中诱发导电沟道。
47.根据权利要求46所述的方法，还包括在所述器件的所述第二部分上方形成栅电极并且在所述器件的所述第一部分中形成电耦合至所述导电沟道的源触点，其中，所述第二III-N层足够厚以确保当相对于所述源触点0V被施加于所述栅电极时所述导电沟道耗尽所述器件的所述第二部分中的移动电荷。
48.根据权利要求47所述的方法，还包括在形成所述栅电极之前将所述掩模层从所述器件的所述第二部分去除。
49.一种制造III-N器件的方法，该方法包括：
在基底上形成III-N沟道层；
在所述沟道层上形成第二III-N势垒层；
在所述第二III-N势垒层上形成III-N蚀刻阻挡层；
在所述III-N蚀刻阻挡层上形成第一III-N势垒层；
在所述第一III-N势垒层上形成绝缘层；以及
在所述器件的第一部分中形成沟槽，形成所述沟槽的步骤包括：
去除所述器件的所述第一部分中的所述绝缘层，其中，所述器件的所述第一部分中的所述第一III-N势垒层的一部分距所述沟道层的顶表面具有厚度，所述厚度在预定厚度范围内；
在高温下在包括氧的气体环境中对所述III-N器件进行退火以使所述器件的所述第一部分中的所述第一III-N势垒层的所述部分氧化；以及
去除所述器件的所述第一部分中的所述第一III-N势垒层的所氧化的部分。
50.根据权利要求49所述的方法，还包括在对所述III-N器件进行退火之前使所述沟槽延伸到所述第一III-N势垒层中。
51.根据权利要求50所述的方法，其中，使所述沟槽延伸到所述第一III-N势垒层中的步骤包括在所述器件的所述第一部分中部分地穿过所述第一III-N势垒层进行蚀刻。
52.根据权利要求49所述的方法，其中，所述III-N蚀刻阻挡层包括不含铝(Al)的III-N层，所述第一III-N势垒层包括Al基III-N层。
53.一种形成III-N器件的方法，该方法包括：
在基底上形成III-N沟道层；
在所述沟道层上形成III-N势垒层；
在所述III-N势垒层上形成III-N蚀刻阻挡层；
在所述III-N蚀刻阻挡层上形成p型III-N层；
在所述器件的第一部分中在所述p型III-N层上形成掩模层；以及
在所述器件的第二部分中形成沟槽，形成所述沟槽的步骤包括：
在高温下在包括氧的气体环境中对所述III-N器件进行退火以使所述器件的所述第一部分中的所述p型III-N层氧化；以及
去除所述器件的所述第一部分中的所述p型III-N层的所氧化的部分。

说明书全文

形成增强模式III族氮化物器件

[0001] 相关申请的交叉引用

[0002] 本申请要求2014年7月21日提交的美国临时申请No.62/027,126以及2014年11月17日提交的美国实用新型专利申请No.14/542,937的优先权。在先申请的公开被视作本申请的公开的一部分并且通过引用被并入本申请的公开中。

[0003] 关于联邦政府资助的研究或开发的声明

[0004] 本发明在ARPA-E所授予的政府支持下进行[项目资助#DE-ARQQQ0212]，政府对本发明具有某些权利，包括如果被许可人无法迅速地实现实际应用的话撤销或修改制造许可的权利。

技术领域

[0005] 本说明书涉及半导体电子器件，具体地讲，涉及III族氮化物(III-N)半导体器件。

背景技术

[0006] 通常利用硅(Si)半导体材料来制造例如高压P-I-N 二极管的大多数功率半导体器件和例如功率金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅双极晶体管(IGBT)的功率晶体管。还使用了碳化硅(SiC)功率器件。III-N器件是受欢迎的半导体器件，其输送大电流并且支持高压，并且提供非常低的导通电阻、高压操作和快速开关时间。

[0007] 例如高电子迁移率晶体管(HEMT)和双向开关(也被称作四象限开关或FQS)一些III-N器件的可以是例如具有负阈值电压的器件的耗尽模式(或D模式)或者常导通器件。即，除非相对于源电极或功率电极，足够负压被施加于栅电极，则器件处于导通状态。在许多应用中，特别是在功率开关电路中，可取的是使用例如具有正阈值电压的器件的增强模式(或E模式)器件，因为这可简化通过栅驱动电路施加于器件的信号的形式并且可防止在器件或电路故障的情况下器件的意外导通。高压III-N E模式器件的可靠加工和制造已被证明是非常困难的。在一些情况下，高压III-N D模式器件和低压硅基E模式器件被组合在一起以形成可实现与单个高压III-N E模式器件的输出特性相同或相似的输出特性的混合器件。

发明内容

[0008] 在第一方面，一种制造III-N器件的方法包括在基底上形成III-N沟道层、在所述沟道层上形成III-N势垒层、在所述势垒层上形成绝缘层以及在所述器件的第一部分中形成沟槽。形成所述沟槽的步骤可包括：去除所述器件的所述第一部分中的所述绝缘层和所述势垒层的一部分，使得所述器件的所述第一部分中的所述势垒层的剩余部分距所述沟道层的顶表面具有厚度，所述厚度在预定厚度范围内。形成所述沟槽的步骤还可包括：在高温下在包括氧的气体环境中对所述III-N器件进行退火以使所述器件的所述第一部分中的所述势垒层的所述剩余部分氧化；以及去除所述器件的所述第一部分中的所述势垒层的所氧化的剩余部分。

[0009] 在第二方面，一种制造器件的方法包括：在第一III-N层上提供第二III-N层，所述第二层包括作为III族元素的铝，所述第一III-N层包括镓或铟但是不包括作为III族元素的铝；在所述第二III-N层上提供绝缘层；以及在所述器件的第一部分中形成沟槽。形成所述沟槽的步骤可包括：去除所述绝缘层以暴露所述器件的所述第一部分中的所述第二III-N层的一部分；在高温下在包括氧的气体环境中对所述器件进行退火以使所述器件的所述第一部分中的所述第二III-N层的暴露部分氧化；以及去除所述第二III-N层的所氧化的暴露部分并且使所述器件的所述第一部分中的所述第一III-N层的顶表面暴露。

[0010] 在第三方面，一种III-N器件包括：具有III-N沟道层和III-N势垒层的III-N材料结构；电耦合至所述沟道层的源触点和漏触点；在所述III-N材料结构上的绝缘层；以及至少部分地在沟槽中并且还在所述沟道层的顶表面上的栅绝缘体。所述沟槽穿过所述绝缘层延伸到所述III-N材料结构中，其中所述沟槽的延伸到所述III-N材料结构中的部分具有第一侧壁，所述第一侧壁比所述沟槽的穿过所述绝缘层的部分的第二侧壁明显更垂直。所述器件还包括：栅电极，其适形地沉积在所述栅绝缘体的顶部并且至少部分地在所述沟槽中，其中所述栅电极被置于在所述源触点和漏触点之间。

[0011] 在第四方面，一种晶体管包括：具有导电沟道的半导体材料结构；电耦合至所述导电沟道的源触点和漏触点；以及在所述半导体材料结构上的绝缘层。所述晶体管还包括：在所述半导体材料结构上的栅绝缘体，其中所述栅绝缘体包括非晶AlxSiyN膜，其中y/x<1/3；以及在所述栅绝缘体的顶部并且被置于在所述源触点和漏触点之间的栅电极。

[0012] 在第五方面，一种制造氮极III-N器件的方法包括：在第一III-N层上提供具有第二III-N层的III-N材料结构，所述第二III-N层包括作为III族元素的铝，所述第一III-N层包括镓或铟但是不包括作为III族元素的铝；在所述器件的第二部分中但是不在所述器件的第一部分中将掩模层提供在所述第二III-N层的N面上，使得所述第二III-N层被暴露在所述器件的所述第一部分中但是不在其所述第二部分中；在高温下在包括氧的气体环境中对所述器件进行退火以使所述器件的所述第一部分中的所述第二III-N层的暴露部分氧化；以及去除所述器件的所述第一部分中的所述第二III-N层的所氧化的暴露部分，以使所述器件的所述第一部分中的所述第一III-N层的顶表面暴露。

[0013] 在第六方面，一种制造III-N器件的方法包括：在基底上形成III-N沟道层；在所述沟道层上形成第二III-N势垒层；在所述第二III-N势垒层上形成III-N蚀刻阻挡层；在所述III-N蚀刻阻挡层上形成第一III-N势垒层；在所述第一III-N势垒层上形成绝缘层；以及在所述器件的第一部分中形成沟槽。形成所述沟槽的步骤包括：去除所述器件的所述第一部分中的所述绝缘层，其中，所述器件的所述第一部分中的所述第一III-N势垒层的一部分距所述沟道层的顶表面具有厚度，所述厚度在预定厚度范围内；在高温下在包括氧的气体环境中对所述III-N器件进行退火以使所述器件的所述第一部分中的所述第一III-N势垒层的所述部分氧化；以及去除所述器件的所述第一部分中的所述第一III-N势垒层的所氧化的部分。

[0014] 在第七方面，一种形成III-N器件的方法包括：在基底上形成III-N沟道层；在所述沟道层上形成III-N势垒层；在所述III-N势垒层上形成III-N蚀刻阻挡层；在所述III-N蚀刻阻挡层上形成p型III-N层；在所述器件的第一部分中在所述p型III-N层上形成掩模层；以及在所述器件的第二部分中形成沟槽。形成所述沟槽的步骤包括：在高温下在包括氧的气体环境中对所述III-N器件进行退火以使所述器件的所述第一部分中的所述p型III-N层氧化；以及去除所述器件的所述第一部分中的所述p型III-N层的所氧化的部分。

[0015] 以上和其它实施方式可单独或组合地各自可选地包括以下特征中的一个或多个。所述沟槽的穿过所述势垒层的一部分可包括垂直侧壁，所述沟槽的穿过所述绝缘层的一部分可包括倾斜侧壁。形成所述沟槽的步骤可包括使所述器件的所述第一部分中的所述沟道层的所述顶表面暴露。去除所述器件的所述第一部分中的所述势垒层的所氧化的剩余部分的步骤可包括对所述势垒层的所氧化的剩余部分进行湿法蚀刻。去除所述器件的所述第一部分中的所述绝缘层和所述势垒层的所述部分的步骤可包括对所述器件的所述第一部分中的所述绝缘层和所述势垒层的所述部分进行干法蚀刻。所述湿法蚀刻可包括在碱性溶液中对所述III-N器件进行化学蚀刻。去除所述器件的所述第一部分中的所述绝缘层和所述势垒层的所述部分的步骤可包括：在第一气体环境中通过干法蚀刻去除所述器件的所述第一部分中的所述绝缘层以使所述势垒层的第二顶表面暴露；以及在不同于所述第一气体环境的第二气体环境中通过干法蚀刻去除所述器件的所述第一部分中的所述势垒层的所述部分。所述绝缘层可包括氮化硅层，所述势垒层可包括氮化铝镓(AlxGa1-xN)层，其中，所述第二气体环境可包括SF6，所述第三气体环境包括Cl2。

[0016] 所述势垒层可包括可通过所述退火而氧化的Al基III-N层，所述沟道层可包括在所述退火期间抵御被氧化的不含铝(Al)的III-N层。所述预定厚度范围可为约3nm至10nm。所述高温可在300℃和700℃之间。形成绝缘层的步骤可包括通过金属有机化学气相沉积(MOCVD)形成作为所述绝缘层的第一氮化硅层，制造所述III-N器件还可包括：在形成所述沟槽之前，通过等离子体增强化学气相沉积(PECVD)形成作为蚀刻掩模层的第二氮化硅层；
以及在去除所述器件的所述第一部分中的所述势垒层的所氧化的剩余部分之后，在酸性溶液中通过湿法蚀刻将所述蚀刻掩模层从所述绝缘层去除。制造所述III-N器件还可包括：至少部分地在所述沟槽中形成栅绝缘体，其中，所述栅绝缘体形成在所述器件的所述第一部分中的所述沟道层的所述顶表面上。形成所述栅绝缘体的步骤可包括在所述沟槽中沉积非晶氮化铝硅(AlxSiyN)膜。所述非晶AlxSiyN膜的厚度可在1nm和60nm之间。在所述AlxSiyN膜中硅分组分与Al分组分之比y/x小于1/3。沉积所述非晶AlxSiyN膜的步骤可包括在高于500℃的生长或沉积温度下形成所述非晶AlxSiyN膜。制造所述III-N器件可包括：形成电耦合至所述沟道层的源触点和漏触点；以及在所述源触点和漏触点之间至少部分地在所述沟槽中在所述栅绝缘体上形成栅电极。形成所述III-N势垒层的步骤可包括以高于所述沟道层的带隙来形成所述III-N势垒层，使得在所述沟道层中诱发导电沟道，并且形成所述源触点和漏触点的步骤可包括针对电耦合至所述导电沟道的所述源触点和漏触点形成相应欧姆接触。

[0017] 当制造器件时，使所述第二III-N层的所述暴露部分氧化的步骤可使得所述器件的所述第一部分中的所述第二III-N层一直氧化到所述第二III-N层与所述第一III-N层之间的界面，但是不使得任何所述第一III-N层被氧化。制造器件还可包括：在所述沟槽中形成电极。可在形成所述电极之前形成第二绝缘层，其中，所述第二绝缘层在所述电极与所述沟槽中的所述第一III-N层的所述顶表面之间。所述电极可以是栅电极，由于所述第一III-N层和第二III-N层之间的组成差异可与所述第一III-N层和第二III-N层之间的界面相邻来诱发导电沟道，并且制造器件还可包括形成源电极和漏电极，所述源电极和漏电极在所述栅电极的相对侧并且电耦合至所述导电沟道。当相对于所述源电极0V被施加于所述栅电极时所述导电沟道可耗尽所述沟槽下面的移动电荷，但是当相对于所述源电极足够的正压被施加于所述栅电极时所述导电沟道变得充满移动电荷。所述电极可包括在所述绝缘层上方朝着所述漏电极延伸的延伸部分。所述第二绝缘层可包括在所述电极的所述延伸部分与所述绝缘层之间的延伸部分。制造器件还可包括在去除所述器件的所述第一部分中的所述绝缘层之后但是在对所述器件进行退火之前，部分地去除所述器件的所述第一部分中的所述第二III-N层，从而使得所述器件的所述第一部分中的所述第二III-N层的剩余部分具有第一厚度，所述第一厚度小于所述第二III-N层在所述沟槽的相对侧的部分的第二厚度。所述第一厚度可在3nm和10nm之间。

[0018] 在所述III-N器件中，所述沟槽的所述第一侧壁可为垂直的，所述沟槽的所述第二侧壁可为倾斜的。所述栅电极可包括在所述沟槽之外并且分别朝着所述源触点和漏触点延伸但是与所述源触点和漏触点分离的延伸部分。所述势垒层可具有大于所述沟道层的带隙，使得在所述沟道层中诱发导电沟道。所述源触点和漏触点可形成电耦合至所述导电沟道的相应欧姆接触。当相对于所述源触点0V被施加于所述栅电极时在所述沟槽下面的所述沟道层的区域中所述导电沟道可不连续，但是当相对于所述源触点大于所述器件的阈值电压的电压被施加于所述栅电极时所述导电沟道连续，所述阈值电压大于0V。所述III-N器件可用作阈值电压超过2V并且阈值电压迟滞小于0.5V的增强模式场效应晶体管。所述栅绝缘体可包括非晶AlxSiyN膜。所述非晶AlxSiyN膜的厚度可在1nm和60nm之间。所述III-N沟道层可包括不含铝(Al)的III-N层，所述III-N势垒层可包括Al基III-N层。

[0019] 在所述晶体管中，所述非晶AlxSiyN膜的厚度可在约1nm和60nm之间。所述半导体材料结构可包括III-N沟道层以及所述III-N沟道层上的III-N势垒层，并且其中，所述III-N势垒层具有大于所述III-N沟道层的带隙，使得在所述III-N沟道层和所述III-N势垒层之间的界面附近的所述III-N沟道层中诱发所述导电沟道。在室温下，所述晶体管的阈值电压可超过2V并且阈值电压迟滞可小于0.5V。

[0020] 当制造氮极III-N器件时，所述第一III-N层的所述顶表面可以是所述第一III-N层的N面。制造氮极III-N器件还可包括在所述第一III-N层相对于所述第二III-N层的相对侧上提供第三III-N层，其中，所述第一III-N层和所述第三III-N层之间的组成差异导致在与所述第一III-N层和第三III-N层之间的界面相邻的所述第一III-N层中将诱发导电沟道。另外，制造氮极III-N器件可包括在所述器件的所述第二部分上方形成栅电极并且在所述器件的所述第一部分中形成电耦合至所述导电沟道的源触点，其中，所述第二III-N层足够厚以确保当相对于所述源触点0V被施加于所述栅电极时所述导电沟道耗尽所述器件的所述第二部分中的移动电荷。在形成所述栅电极之前可将所述绝缘层从所述器件的所述第二部分去除。

[0021] 制造III-N器件还可包括在对所述III-N器件进行退火之前使所述沟槽延伸到所述第一III-N势垒层中。使所述沟槽延伸到所述第一III-N势垒层中的步骤可包括在所述器件的所述第一部分中部分地穿过所述第一III-N势垒层进行蚀刻。所述III-N蚀刻阻挡层可包括不含铝(Al)的III-N层，所述第一III-N势垒层包括Al基III-N层。

[0022] 如本文所用，术语III族氮化物或III-N材料、层、器件等表示由根据化学计量式BwAlxInyGazN的化合物半导体材料组成的材料或器件，其中对于0 金属有机化学气相沉积)，或者在合适的基底上生长，从原始基底脱离并且结合至其它基底来形成或制备III-N材料、层或器件。

[0023] 如本文所用，如果两个或更多个触点或者诸如导电沟道或组件的其它项通过足够传导的材料连接以确保各个触点或其它项处的电位在任何偏置条件下总是预期相同——例如差不多相同，则它们被称为“电连接”。

[0024] 如本文所用，“阻断电压”表示当电压被施加在晶体管、器件或组件两端时，晶体管、器件或组件阻止明显电流流过晶体管、器件或组件的能力，所述明显电流诸如为比常规传导期间的操作电流的0.001倍大的电流。换言之，在晶体管、器件或组件正阻断施加在其两端的电压的同时，经过晶体管、器件或组件的总电流将不比常规传导期间的操作电流的0.001倍大。具有大于该值的截止状态电流的器件表现出高损失和低效率，通常不适合于许多应用，特别是功率开关应用。

[0025] 如本文所用，例如，高压开关晶体管、HEMT、双向开关或者四象限开关(FQS)的“高压器件”是针对高压应用而优化的电子器件。即，当器件截止时，它能够阻断诸如约300V或更高、约600V或更高、或者约1200V或更高的高压，当器件导通时，它具有足够低的导通电阻(RON)以用于使用它的应用，例如，当明显电流经过器件时，它经历足够低的传导损失。高压器件可至少能够阻断等于高压源或者它所用于的电路中的最大电压的电压。高压器件可能够阻断300V、600V、1200V、1700V、2500V或者应用所需的其它合适的阻断电压。换言之，高压器件可阻断0V与至少Vmax之间的所有电压，其中Vmax是电路或电源可供应的最大电压，Vmax可例如为300V、600V、1200V、1700V、2500V或者应用所需的其它合适的阻断电压。

[0026] 如本文所用，“III-N器件”是基于III-N 异质结构的器件。III-N器件可被设计为作为E模式晶体管或开关来操作。III-N器件可以是适合于高压应用的高压器件。在这样的高压器件中，当器件偏置截止(例如，栅极上相对于源极的电压小于器件阈值电压)时，它至少能够支持小于或等于使用该器件的应用中的高压的所有源漏电压，例如可为100V、300V、600V、1200V、1700V、2500V或更高。当高压器件偏置导通(例如，栅极上相对于源极或者关联的电源端子的电压大于器件阈值电压)时，它能够利用低导通电压(即，源极和漏极端子之间或者相对的电源端子之间的低电压)传导明显电流。最大允许导通电压是使用该器件的应用中可支持的最大导通状态电压。

[0027] 在附图和下面的描述中阐述了本说明书中所描述的主题的一个或多个公开的实现方式的细节。附加特征和变化也可被包括在所述实现方式中。例如，可通过在图11G的器件中在电极1122和1124之间包括第二栅结构来形成具有N极III-N层的FQS。其它特征、方面和优点将从所述描述、附图和权利要求书中变得显而易见。

附图说明

[0028] 图1是示例III-N器件的横截面图。

[0029] 图2A-2B是用于形成图1的III-N器件的示例工艺的流程图。

[0030] 图3A是用于在图1或图2A的III-N器件中形成沟槽的示例工艺的流程图。

[0031] 图3B示出用于形成图3A中的沟槽的示例工艺。

[0032] 图4示出非晶AlxSiyN膜和多晶AlxSiyN膜的表征结果。

[0033] 图5示出形成在单个晶圆上的III-N器件的阈值电压变化。

[0034] 图6示出具有非晶AlxSiyN膜作为栅绝缘体的III-N器件在室温下的特性。

[0035] 图7示出具有多晶AlxSiyN膜作为栅绝缘体的III-N器件在室温下的特性。

[0036] 图8示出图1的III-N器件在高温下持续一段时间的截止状态特性。

[0037] 图9示出图1的III-N器件在经受高温之前和之后的特性。

[0038] 图10是另一示例III-N器件的横截面图。

[0039] 图11G是N极III-N器件的横截面图。

[0040] 图11A-11F示出用于形成图11G的器件的示例工艺。

[0041] 图12A-12F示出用于形成另一III-N器件的示例工艺。

[0042] 图13是另一示例III-N器件的横截面图。

[0043] 图14A-14F示出用于形成另一III-N器件的示例工艺。

[0044] 各种附图中的相似标号和名称指示相似元件。

具体实施方式

[0045] 图1是示例III-N器件100的横截面图。III-N器件100可以是III-N晶体管或开关，具体地讲，高压III-N增强模式场效应晶体管。

[0046] III-N器件100包括基底层110。基底层110可以是由例如硅(Si)、碳化硅(SiC)、蓝宝石(Al2O3)、氮化铝(AlN)、氮化镓(GaN)制成的基底或者可形成III-N材料的任何其它合适的基底。

[0047] 缓冲层112形成在基底层110上。缓冲层112可以是III-N缓冲层，例如GaN层、AlxGa1-xN层等。例如通过在缓冲层112中包括错位或者点缺陷，和/或通过利用例如，铁(Fe)、碳(C)和/或镁(Mg)的补偿元素来对缓冲层112进行掺杂，可使得缓冲层112呈现为绝缘或者基本上不含n型移动载流子。缓冲层112可在整个该层内具有基本上均匀的组成。在一些实现方式中，一种或多种组成在整个缓冲层112内变化。例如，例如通过使缓冲层112中的Al成分依等级排列，缓冲层112可依等级排列。在一些情况下，缓冲层112显著厚于III-N器件100中的任何其它III-N层。

[0048] III-N器件100包括形成在缓冲层112上的沟道层114。沟道层114可以是III-N层，例如未掺杂的GaN层或者略微或无意中掺杂的GaN层。在一些示例中，沟道层114是不含Al成分的III-N层，例如GaN或InzGa1-zN。

[0049] 势垒层116形成在沟道层114上。势垒层116和沟道层114可具有彼此不同的组成或III-N材料。所述组成或III-N材料被选择为使得势垒层116可具有大于沟道层114的带隙。在一些示例中，势垒层116是Al基III-N层，例如AlxGa1-xN层、AlyIn1-yN层或者AlInGaN层。沟道层可以是未掺杂的GaN层。势垒层116可为n掺杂的或者可不包含显著浓度的掺杂杂质。在势垒层116未掺杂的情况下，在沟道层114与势垒层116之间可存在极化场，使得在层114和
116之间的界面处或其相邻处诱发固定电荷

[0050] 由层114和116之间的带隙差异和/或电子亲和势的差异导致的III-N材料结构的导带中的带边缘不连续与势垒层116的掺杂或者引入的极化结合，可在沟道层114中诱发导电沟道119，例如，如图1所示，该导电沟道119在沟道层114与势垒层116之间的界面附近。导电沟道119例如在源触点121和栅触点123之间以及在栅触点123和漏触点122之间可包括2维电子气(2DEG)沟道。如图1所示，当器件100处于截止状态(即，栅触点123相对于源触点121以低于器件阈值电压的电压偏置)时，导电沟道119耗尽栅电极123下面的移动电荷，因此在源触点121和漏触点122之间2DEG不连续。当器件100处于导通状态(即，栅触点123相对于源触点121以低于器件阈值电压的电压偏置)时，栅电极123下面的导电沟道119充满移动电荷(图1中未示出)，并且从源极一直到漏极2DEG连续。在一些实现方式中，源触点121和漏触点122分别形成电耦合至、电连接至或者接触2DEG沟道的欧姆接触。栅触点123可调制
2DEG沟道在栅区中的部分，例如，该部分位于栅触点123正下方。

[0051] III-N器件100还可包括绝缘层118。绝缘层118可以是钝化层，从而通过防止或抑制最上面的III-N表面处的电压波动来防止或抑制分散。绝缘层118可由SixNy、Al2O3、SiO2、AlxSiyN等制成，并且可通过金属有机化学气相沉积(MOCVD)、低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、化学气相沉积(CVD)、溅射、原子层沉积(ALD)、高密度化学气相沉积或者任何合适的沉积工艺来制备。在特定示例中，绝缘层118是通过MOCVD形成的氮化硅(SixNy)层。

[0052] 可通过与III-N层之一(例如，沟道层114)接触的金属叠堆来形成例如源电极的源触点121和例如漏电极的漏触点122。所述金属叠堆可以是Ti/Al/Ni/Au、Ti/Al等。可通过金属蒸发和沉积后退火工艺来形成源触点121和漏触点122。也可使用其它欧姆接触工艺。

[0053] 为了在III-N器件100的高压场区中成形电场，沟槽124被形成以减小峰值电场并且增加器件击穿电压或阈值电压，从而允许高压操作。沟槽124还可导致器件100在增强模式下操作(即，成为E模式器件)，可通过按照沟槽形状去除绝缘层118的部分以及势垒层116的部分或全部来形成沟槽124。如下面进一步描述的，沟道层中的残余损伤以及沟槽的深度和形状对于实现增强模式操作以及低器件导通电阻Ron而言很关键。

[0054] 在一些实现方式中，使用例如等离子体蚀刻、数字等离子体蚀刻或者反应离子蚀刻(RIE)的干法蚀刻技术来形成沟槽或凹陷结构。干法蚀刻技术可导致离子轰击损伤，这可降低沟道载流子迁移率。这些技术相对于III族氮化物材料还具有低蚀刻选择性。即，难以使用这些技术选择性地蚀刻III族氮化物材料的一种成分而不显著地蚀刻III族氮化物材料的不同成分。另外，可难以恢复具有离子轰击损伤的表面。蚀刻选择性对于III-N外延膜也很重要，因为在基底上外延地生长的各个层从晶圆的中心到晶圆的边缘具有厚度和组成变化。在一些情况下，干法蚀刻技术在势垒层和沟道层之间几乎没有蚀刻选择性。因此，可通过不同的蚀刻深度导致大的阈值电压变化。

[0055] 为了利用III-N器件结构实现增强模式晶体管，重要的是可以控制沟槽或凹陷中的蚀刻深度。具有器件100的III-N材料结构但是缺少沟槽124的器件通常在耗尽模式下操作。在器件的栅区中的III-N材料结构中包括凹陷或沟槽124使得器件阈值电压向较小值移位。如果蚀刻深度不够深，使得阈值电压的移位较小，则III-N器件仍可为耗尽模式器件，从而表现出常导通特性。如果蚀刻深度过深并且延伸到沟道层中，则即使当器件在导通状态下被偏置时，栅触点下面的导电沟道与器件访问区域(即，源极与栅极之间以及栅极与漏极之间的区域)中的导电沟道之间的电流连通也可被切断。在这种情况下，即使可实现常截止E模式操作，III-N器件可具有低电流密度或者可能无法在导通状态下操作。尽管干法蚀刻率可被校准至合理的精度，由于III-N外延膜的生长条件波动引起的不同晶圆之间的势垒层厚度的变化以及横跨单个晶圆的变化可导致低制造产率。

[0056] 如在图2A-2B和图3A-3B中进一步详细讨论的，在一些实现方式中，可使用湿法蚀刻技术来形成沟槽124。使用湿法蚀刻技术，沟槽124中的势垒层116可完全被去除，并且蚀刻可按照自对准样式精确地停在沟道层114的顶表面上。在一些示例中，势垒层116可在势垒层厚度波动的容差下被完全去除，这可改善晶圆上的蚀刻深度均匀性并且提高制造产率。

[0057] 沟槽蚀刻横截面通常为矩形或梯形，即，沟槽具有垂直侧壁或者倾斜侧壁，但不同时具有二者。在诸如器件100的器件中，在整个沟槽内具有垂直侧壁是不可取的，因为在具有侧壁为垂直形状的凹陷或沟槽的III-N器件结构中，无缺陷栅电介质和栅金属的适形沉积会是挑战。然而，在整个沟槽内——特别是在沟槽的穿过III-N材料的部分中，具有倾斜侧壁也是不可取的，这是因为与沟槽的底部相邻的势垒层中的厚度变化减小了2DEG电荷密度并且增大了沟道与沟槽的底部直接相邻但是不在沟槽的底部正下方的部分中的访问区域的电阻。因此可取的是沟槽侧壁在势垒层116中垂直，但是在上面的绝缘层118中倾斜。

[0058] 如下面进一步详细讨论的，在湿法蚀刻之后，如图1所示，沟槽124可在势垒层116中具有垂直侧壁并且在绝缘层118中具有倾斜侧壁。沟道层114的顶表面被暴露在沟槽124中。沟槽124从沟道层114的顶表面穿过势垒层116和绝缘层118延伸到绝缘层118的顶表面。

[0059] 例如栅绝缘层或栅电介质层的栅绝缘体120至少部分地在沟槽124中适形地生长或沉积。栅绝缘体120可在沟道层114的顶表面上。栅绝缘体120可至少从沟道层114的顶表面延伸到绝缘层118的顶表面。栅绝缘体120也可在势垒层116中具有垂直侧壁并且在绝缘层118中具有倾斜侧壁。

[0060] 栅绝缘体120可例如由氧化铝(Al2O3)、二氧化硅(SiO2)、SixNy或者任何其它宽带隙绝缘体形成或者包括其。在一些示例中，栅绝缘体120是例如非晶AlxSiyN层或多晶AlxSiyN层的AlxSiyN层，其中x和y表示AlxSiyN层中的非氮元素的相对分组分。即，x/(x+y)是AlxSiyN层中由铝构成的非氮元素的百分比，y/(x+y)是AlxSiyN层中由硅构成的非氮元素的百分比，以及x/y是AlxSiyN层中的铝与硅之比。在特定示例中，如下面进一步详细讨论的，栅绝缘体120包括提供高栅偏置和低栅泄漏的非晶AlxSiyN膜。非晶AlxSiyN膜可具有介于约1nm和
100nm之间的厚度，例如介于1nm和60nm之间。

[0061] 在一些实现方式中，栅绝缘体120是诸如AlxAyN层的三元化合物，其中A是来自元素周期表的第四族的元素，例如非晶AlxSiyN层或多晶AlxSiyN层。栅绝缘体120还可以是诸如AlxMyAzN的宽带隙四元绝缘体，其中M是过渡金属元素，A是元素周期表的第四族的元素，x、y和z是AlxMyAzN层中的非氮元素的相对分组分。当y或z等于零时，四元绝缘体减小为三元。尽管非晶膜可为优选的，也可使用其它混合相基质。

[0062] 接下来，至少部分地在凹陷124中在栅绝缘体120上适形地形成例如栅电极的栅触点123。类似于栅绝缘体120，栅触点123在沟槽中并且与势垒层116相邻的部分可垂直地取向，栅触点123在沟槽中并且与绝缘层118相邻的部分可倾斜。在一些实现方式中，栅触点123包括在沟槽124之外并且分别朝着源触点121和/或漏触点122延伸的延伸部分。该延伸部分分别与源触点121和漏触点122分离。栅触点123的延伸部分可用作III-N器件100的场板。在一些示例中，栅触点的延伸部分至少部分地包括栅触点的倾斜部分并且可用作倾斜场板，这可改善器件性能。

[0063] 栅触点123可形成为例如，镍/金(Ni/Au)的金属叠堆，并且可通过金属蒸发或溅射或者化学气相沉积来沉积。栅触点123可另选地为另一导电材料或者包括具有大功函数的一种或多种材料的材料叠堆，诸如具有大功函数的半导体材料(例如，p型多晶硅、氧化铟锡或者氮化钛)。可选地，可在栅触点123的沉积之后执行沉积后退火工艺。最后，栅触点123可用作蚀刻掩模以对栅绝缘体120进行蚀刻，使得栅绝缘体120在栅触点123正下方保留，而在其它各处被蚀刻掉。

[0064] 如图1所示，当相对于源触点1210V(或者小于器件阈值电压的任何电压)被施加于栅触点123时，在III-N器件100的栅区中位于沟槽124正下方的沟道层114的区域中导电沟道119不连续。由于导电沟道119的不连续，当相对于源触点121 0V被施加于栅触点123时，源触点和漏触点之间的器件沟道不传导，但是当相对于源触点121例如超过器件阈值电压的足够的正电压被施加于栅触点123时源触点和漏触点之间的器件沟道容易地传导。因此，III-器件100可用作用于高压应用的高压增强模式器件。III-N器件100可以是晶体管、双向开关或者四象限开关(FQS)和/或任何合适的半导体器件。

[0065] 图2A-2B示出用于形成III-N器件的示例工艺200。工艺200可被用于形成图1的III-N器件100。

[0066] 参照图2A，工艺200包括在基底上形成缓冲层(202)。缓冲层和基底可分别是图1的缓冲层112和基底层110。基底可以是硅晶圆。可通过直接在基底上生长缓冲层来形成缓冲层，或者另选地通过在第一基底上生长缓冲层，使该缓冲层从第一基底脱离，并且将缓冲层结合至基底来形成缓冲层。如上所述，形成缓冲层(步骤202)还可包括利用补偿元素来对缓冲层进行掺杂。

[0067] 接下来，在缓冲层上形成III-N沟道层(步骤204)。III-N沟道层可以是图1的沟道层114。III-N沟道层可以是未掺杂的III-N层，例如，未掺杂的GaN层。在特定示例中，III-N沟道层是未掺杂的GaN层并且基本上不含Al。

[0068] 然后在沟道层上形成III-N势垒层(步骤206)。III-N势垒层可以是图1的势垒层116。III-N势垒层包括不同于沟道层的组成或III-N材料，使得势垒层具有大于沟道层的带隙，并且可在沟道层中诱发例如2DEG沟道的导电沟道。在一些示例中，势垒层是AlxGa1-xN层。势垒层可具有约30nm的厚度。在特定实现方式中，III-N势垒层是AlxInyGa1-x-yN层，其中x和y是相应的铝和铟分组分，x+y是镓分组分，0

[0069] 接下来，在势垒层上形成绝缘层(步骤208)。绝缘层可以是图1的绝缘层118。如上所述，绝缘层可由SixNy、Al2O3、SiO2、AlxSiyN等制成，并且可通过MOCVD、LPCVD、PECVD、CVD、HDPCVD、溅射、活化反应性溅射、ALD、等离子体辅助ALD或者任何合适的沉积工艺来沉积。在特定示例中，绝缘层是通过MOCVD形成的SiNx层。

[0070] 然后形成沟槽以暴露沟道层的顶表面(步骤210)。沟槽可以是图1的沟槽124。如在图3A和图3B中进一步详细讨论的，沟槽的形成可包括使用湿法蚀刻技术。在湿法蚀刻之后，所形成的沟槽可在势垒层316中具有垂直侧壁并且在绝缘层318中具有倾斜侧壁。可在沟槽区域中去除势垒层，并且可在沟槽中暴露沟道层314的顶表面。沟槽可从沟道层314的顶表面穿过势垒层316和绝缘层318延伸到绝缘层的顶表面。在一些示例中，当没有电压被施加于任何器件电极(例如，源极、栅极或漏极)时，在位于沟槽正下方的沟道层的区域中导电沟道不连续。

[0071] 现在参照图2B，在沟道层的顶表面上形成栅绝缘体(步骤212)。栅绝缘体可以是图1的栅绝缘体120。栅绝缘体至少部分地在沟槽中适形地形成。栅绝缘体可与沟道层的顶表面直接接触，二者之间没有势垒材料。栅绝缘体的与势垒层接触的部分可具有垂直侧壁，栅绝缘体的与绝缘层接触的部分可具有倾斜侧壁。

[0072] 在一些实现方式中，为了实现高栅偏置和低栅泄漏，生长非晶氮化铝硅(例如，AlxSiyN)膜，以作为栅绝缘体。如图6至图9中进一步详细讨论的，具有非晶AlxSiyN膜作为栅绝缘体的III-N器件可实现高击穿电场、低界面陷阱和高温度稳定性。

[0073] 可通过利用CVD、LPCVD、MOCVD、分子束外延(MBE)、溅射沉积、或者任何合适的沉积工艺来生长非晶AlxSiyN膜。在一些示例中，所生长的非晶AlxSiyN膜具有介于1nm和100nm之间的厚度，例如介于约1nm和60nm之间。

[0074] 在形成AlxSiyN膜期间，若干生长或沉积条件可被优化以确保所得AlxSiyN膜为非晶的(而非多晶的)。例如，生长或沉积温度、室压力和/或Si/Al比可被优化以实现非晶AlxSiyN膜。通常，降低生长或沉积温度和增加Si/Al比往往会导致所沉积的AlxSiyN膜为非晶的，而非多晶的。例如，对于约1000℃或更高的生长或沉积温度，如果Si/Al比为约6/94或更大，则所得AlxSiyN可为非晶的，而对于约800℃或更高的生长或沉积温度，如果Si/Al比为约2/3或更大，则所得AlxSiyN可为非晶的。然而，已发现，在III-N增强模式器件的AlxSiyN栅绝缘体膜中，增大生长或沉积温度和/或减小Si/Al比导致器件中的栅泄漏显著减小，只要AlxSiyN为非晶的即可(已发现具有多晶膜的器件表现出显著更高的栅泄漏)。因此，AlxSiyN栅绝缘体膜的沉积条件可被优化以使得在仍实现非晶膜的情况下维持高沉积温度和低Si/Al比。在一些实现方式中，非晶AlxSiyN膜的生长或沉积温度大于500℃——例如，大于800℃或大于900℃，和/或Si分组分与Al分组分之比y/x小于2/3——例如，小于1/3、小于1/9或者小于7/93。

[0075] 可通过利用X射线衍射(XRD)光栅扫描来表征生长的AlxSiyN膜以确定是否存在任何晶粒。图4示出针对非晶AlxSiyN膜和多晶AlxSiyN膜的表征结果。XRD曲线中的峰值指示膜至少包括结晶或多晶的部分。如曲线402所示，在非晶AlxSiyN膜的扫描中没有出现峰值。另一方面，如曲线404所示，在多晶AlxSiyN膜中可检测到AlN结晶峰值406。

[0076] 返回参照图2B，然后形成电耦合至沟道层的源触点和漏触点(步骤214)。源触点和漏触点可分别是图1的源触点121和漏触点122。如上所述，可例如通过利用金属蒸发或溅射以及可选地执行沉积后退火工艺将源触点和漏触点形成为与III-N器件中的沟道层接触的例如Ti/Al/Ni/Au或Ti/Al的金属叠堆。在一些示例中，源触点和漏触点分别形成电接触或电耦合至沟道层中的例如2DEG沟道的导电沟道的欧姆接触。可选地，可在形成沟槽之前形成源触点和漏触点。

[0077] 接下来，在源触点和漏触点之间的栅绝缘体上形成栅电极(步骤216)。栅电极可以是图1的栅触点123。如上所述，通过利用与步骤214中用于源触点和漏触点的那些工艺相似的工艺沉积例如镍/金(Ni/Au)的金属叠堆，栅电极可至少部分地在沟槽中适形地形成在栅绝缘体上。栅电极可在与势垒层相邻的沟槽中包括垂直侧壁，在与绝缘层相邻的沟槽中包括倾斜侧壁。在一些实现方式中，栅电极包括在沟槽之外并且分别朝着源触点和漏触点延伸但是与源触点和漏触点分离的延伸部分。

[0078] 在沉积栅电极之后，栅电极可进一步被用作蚀刻掩模以对栅绝缘体进行蚀刻，使得栅绝缘体在栅触点正下方保留，但是在其它地方被蚀刻掉。

[0079] 图3A示出用于形成III-N器件中的沟槽的示例工艺300。图3B示出在例如工艺300中的步骤的不同步骤中图3A的III-N器件的结构配置350。沟槽和III-N器件可分别是图1的沟槽124和III-N器件100。工艺300可以是图2A的工艺210。

[0080] 在图2A的工艺步骤208之后，III-N器件结构包括顺序地形成在基底上的缓冲层、沟道层、势垒层和绝缘层。基底、缓冲层、沟道层、势垒层和绝缘层可分别是图1的基底层110、缓冲层112、沟道层114、势垒层116和绝缘层118。

[0081] 工艺300可开始于在绝缘层的顶部形成蚀刻掩模层的步骤(步骤301)。在一些示例中，通过MOCVD生长的第一SixNy层被用作绝缘层，通过PECVD生长的第二SixNy层被用作蚀刻掩模层。由于通过两种不同的方法生长的膜的不同的性质(例如，密度)，蚀刻掩模层和绝缘层可各自通过基本上不蚀刻另一层的方法被蚀刻。例如，通过PECVD形成的SixNy层可通过合适的湿法化学蚀刻技术(例如，通过利用加热的磷酸溶液)被蚀刻，而通过MOCVD形成的SixNy层可抵御相同的湿法化学蚀刻技术。如此，在形成蚀刻掩模层之后，在蚀刻掩模层中穿过下面的材料形成开口以用于限定沟槽。可例如通过利用加热的磷酸溶液对蚀刻掩模层进行蚀刻来形成该开口。在蚀刻掩模层中形成开口可导致开口的侧壁倾斜，如图3B的的结构配置352中的蚀刻掩模层326和绝缘层318所示，特别是当使用湿法蚀刻来限定开口时。

[0082] 接下来，使用蚀刻掩模层作为掩模以去除绝缘层在开口下面的部分以在绝缘层中形成沟槽(步骤302)。步骤302可使用任何合适的蚀刻技术来去除绝缘层的部分。在特定示例中，使用诸如在包括SF6的气体环境中的反应离子蚀刻(RIE)的干法蚀刻来对蚀刻掩模和绝缘层二者中的SixNy进行蚀刻，从而对沟槽的至少一部分进行图案化并且暴露势垒层。

[0083] 由于绝缘层318(例如，SixNy层)和势垒层316(例如，AlxGa1-xN层)之间的高蚀刻选择性，干法蚀刻可停止在势垒层的顶表面上，如图3B的结构配置352中所示。由于蚀刻掩模层326中的开口被形成为具有倾斜侧壁，所以被蚀刻通过绝缘层的所得沟槽也可具有倾斜侧壁。

[0084] 然后通过去除势垒层316的部分来使沟槽向III-N材料中延伸(步骤304)。可通过干法蚀刻来去除为了使沟槽向III-N材料中延伸而被去除的势垒层的部分，干法蚀刻例如为在包括Cl2而非SF6(已被用于绝缘层)的气体环境中使用RIE蚀刻。可例如通过控制蚀刻速率和/或蚀刻时间来控制向势垒层中的蚀刻深度，使得剩余势垒层距沟道层的顶表面具有特定厚度，如图3B的结构配置354中所示。如下面进一步详细讨论的，随后可通过退火工艺(步骤306)然后通过湿法蚀刻工艺(步骤308)来去除在形成沟槽的区域中势垒层316的剩余部分。

[0085] 如上所述，在通过对势垒层316的部分进行干法蚀刻来使沟槽延伸到III-N材料中之后，势垒层的部分留在沟槽下面，剩余部分比势垒层的原始厚度薄(原始厚度与沟槽任一侧的势垒层的厚度相同)。然后去除沟槽区域中的势垒层的剩余部分以便使沟槽延伸到III-N沟道层314的上表面。后续工艺可被用于在不对III-N沟道层进行蚀刻的情况下去除III-N势垒层的剩余部分。

[0086] 在通过对势垒层的部分进行干法蚀刻来使沟槽延伸到III-N材料中之后，在高温下在包括氧的气体环境中对III-N器件进行退火(步骤306)。如上所述，沟道层可以是不包含作为III族元素之一的铝(Al)的III-N层(例如，沟道层可以是GaN层)。势垒层可以是包括作为III族元素之一的Al的III-N层(例如，势垒层可以是AlxGa1-xN层)。退火工艺可选择性地使含Al势垒层氧化，而不会使沟道层氧化，因为沟道层由于层中缺少铝而可抵御氧化。参照图3B的结构配置356，由停止在沟道层314的顶表面处的阴影区域362指示势垒层316的氧化区域。

[0087] 对于氧化的势垒层和未氧化的沟道层之间的蚀刻的高选择性，用于退火的高温以及退火之前沟槽区域中的势垒层的剩余厚度是关键参数。退火高温通常在约300℃至700℃的温度范围内。在特定示例中，退火高温为约500℃。在一些情况下，如果退火温度过高——例如，高于700℃，则沟道层也将部分地被氧化并且将在后续的蚀刻工艺期间被蚀刻掉，这将使得器件无法操作。另一方面，如果退火温度过低，则沟槽区域中的剩余势垒层在退火工艺期间可能没有被完全地氧化，这也可使得器件无法操作。

[0088] 为了使得沟槽被精确地蚀刻到沟道层的上表面，重要的是还要确保在势垒层的干法蚀刻之后，剩余势垒层具有在预定厚度范围内的特定厚度。例如，如果在蚀刻之前势垒层的初始厚度为约30nm，则在氧化步骤之前在沟槽区域中势垒层被蚀刻至的预定厚度范围可在约3nm和10nm之间。

[0089] 如果在氧化之前势垒层的剩余厚度小于例如小于3nm的最小预定厚度，则步骤304中的干法蚀刻可导致沟道层中的离子轰击损伤，因此损伤器件沟道并且使器件的性能变差，或者可能使得器件无法操作。另外，当在氧化之前势垒的剩余厚度过小时，后续的退火工艺可使沟道层部分地氧化，这是不可取的，因为这也会使得器件无法操作。

[0090] 如果在氧化之前势垒层的剩余厚度大于例如大于10nm的最大预定厚度，则后续的退火工艺可能无法使沟槽区域中的所有剩余势垒层氧化，使得后续湿法蚀刻工艺无法在沟槽中将势垒层从沟道层的顶表面完全地去除，这可使III-N器件的器件性能劣化。

[0091] 在工艺300的一些实现方式中，III-N势垒层的初始厚度(即，生长厚度)在III-N势垒层的氧化精确地停止在III-N沟道层的上表面处的预定范围内。在这种情况下，在退火之前对III-N势垒层进行干法蚀刻的步骤可被省略，并且可在不首先蚀刻任何III-N势垒层的情况下在蚀刻通过绝缘层的厚度之后执行退火。

[0092] 在使沟槽区域中的III-N势垒层的部分氧化的退火之后，可利用湿法蚀刻去除沟槽区域中的势垒层的剩余氧化部分(步骤308)。湿法蚀刻可以是以例如KOH溶液或TMAH溶液的碱性溶液的湿法化学蚀刻。碱性溶液浴的温度可从室温至100℃变化。

[0093] 如上所述，在湿法化学蚀刻期间，碱性溶液可选择性地去除氧化的势垒层，而不会攻击未氧化的沟道层。因此，在沟槽区域中剩余氧化势垒层可从沟道层上面完全去除，并且沟道层的顶表面可被暴露于沟槽下面，如图3B的结构配置358中所示。

[0094] 在一些示例中，如图3B的结构配置358中进一步示出的，势垒层316中的沟槽在湿法蚀刻之后具有垂直侧壁。这据信可能是由于III-N势垒层的各向异性氧化。据信在先前描述的氧化条件下，III-N材料沿着存在III-N材料中的错位的方向被选择性地氧化。由于沿着生长的方向形成错位，所以氧化也沿着III-N材料的生长方向发生，而不在横向方向上发生。因此，如结构配置356中所示，势垒层362的氧化部分与氧化部分任一侧的未氧化部分之间的界面是垂直的(或者至少明显比沿着绝缘层的沟槽的倾斜侧壁更垂直)。

[0095] 在形成沟槽之后，可例如通过利用合适的湿法化学蚀刻技术将蚀刻掩模层326从III-N器件去除。如上所述，不同于通过MOCVD形成的SixNy绝缘层，蚀刻掩模层可以是通过PECVD形成的SixNy层。因此，利用合适的湿法化学蚀刻，可在不蚀刻绝缘层的情况下将蚀刻掩模层从绝缘层的顶表面去除。

[0096] 如图3B的结构配置360中所示，III-N器件具有沟槽，该沟槽在势垒层316中形成有垂直侧壁，在绝缘层318中形成有倾斜侧壁。沟槽从沟道层314的顶表面穿过势垒层和绝缘层延伸到绝缘层的顶表面。可根据图2B中的例如步骤212、214和216的工艺200进一步地处理III-N器件，以形成例如高压III-N增强模式场效应晶体管的III-N器件。

[0097] 图5示出一组III-N器件的阈值电压500，该组III-N器件即为一组高压III-N增强模式场效应晶体管，其全部利用上述工艺形成在同一4英寸晶圆上，使得它们各自具有图1所示的结构。4英寸晶圆上的III-N器件的阈值电压作为器件距晶圆的中心的距离的函数被绘制。

[0098] 示出了所形成的III-N器件的阈值电压全部为2.5V以上，其中在整个晶圆上阈值电压变化不超过约0.7V。由于所述技术例如通过利用湿法化学蚀刻去除势垒层并且结束于沟道层的顶部而不对沟道层造成离子轰击损伤，可精确地控制沟槽中的势垒层蚀刻深度，在沟道层的顶部沉积栅绝缘体之后沟道电子迁移率和界面质量在晶圆上非常均匀，这确保了高制造生产率和可重复性。

[0099] 图6示出了具有非晶AlxSiyN膜作为栅绝缘体的III-N器件在例如约300K的室温下的传递曲线600(按照对数尺度)。该III-N器件具有图1的III-N器件100的结构，并且通过上面在图2A-2B的工艺200和图3A-3B的工艺300中描述的技术形成该III-N器件。如曲线602所示，晶体管展示出阈值电压VTh超过2V的增强模式特性(阈值电压是电流开始上升的栅源电压VGS，指示器件导通)。正向扫掠(2)与负向扫掠(1)之间的阈值电压迟滞小于0.5V，这指示了界面陷阱的低密度。如曲线604所示，导通状态漏极电流密度IDS为250mA/mm左右。截止状态漏极泄漏电流IDS为约10-8mA/mm，栅极泄漏电流IGS为约10-6mA/mm。

[0100] 图7示出了具有多晶AlxSiyN膜作为栅绝缘体的III-N器件(场效应晶体管)在室温下的传递曲线700(按照对数尺度)。如上所述，在具有多晶AlxSiyN的情况下，晶体管由于高栅极电流泄漏而无法完全截止。如曲线704所示，栅极泄漏电流超过10mA/mm。如曲线702所示，晶体管具有约1V的阈值电压，并且漏极电流密度在导通状态下为约10mA/mm，在截止状态下为5mA/mm。晶体管的栅电极可在低栅偏置下容易被击穿。如图7所示，当器件在0V的栅源电压下偏置时，具有多晶AlxSiyN膜作为栅绝缘体的器件的栅极泄漏电流为约1mA/mm，而在相同的偏置条件下具有非晶AlxSiyN栅绝缘体膜的器件的栅极泄漏电流小于10-6mA/mm(可在图6中看出)。因此，发现具有非晶AlxSiyN栅绝缘体膜的器件中的截止状态栅极泄漏电流比具有多晶AlxSiyN栅绝缘体膜的器件中的截止状态栅极泄漏电流低约6个数量级，但是其它相同。

[0101] 图6和图7中的测量指示出，与具有多晶AlxSiyN膜作为栅绝缘体的III-N器件相比，具有非晶AlxSiyN膜作为栅绝缘体的III-N器件可实现更好的器件性能，例如，更高的阈值电压和更低的泄漏。

[0102] 图8示出III-N器件在高温下持续一段时间的截止状态特性800。该III-N器件具有图1的III-N器件100的结构，其中具有非晶AlxSiyN膜作为栅绝缘体，并且通过上面在图2A-2B的工艺200和图3A-3B的工艺300中描述的技术形成该III-N器件。

[0103] 在截止状态下，在零伏特的栅偏置(例如，VGS＝0V)和120V的漏偏置(例如，VDS＝120V)被施加于III-N器件的情况下测试III-N器件。高温为约400K。曲线802和804分别示出在高温(400K)漏偏置胁迫达1小时的条件下的截止状态漏极泄漏电流密度和栅极泄漏电流密度的稳定性。示出了保持稳定而没有明显变化的栅极泄漏电流密度IGS以及漏极泄漏电流密度IDS。这种级别的稳定性显著好于针对栅绝缘层使用其它材料所实现的任何稳定性。

[0104] 图9示出具有非晶AlxSiyN膜作为栅绝缘体的III-N器件在高温胁迫之前和之后的传递曲线900(按照对数尺度)。该III-N器件具有图1的III-N器件100的结构，并且通过上面在图2A-2B的工艺200和图3A-3B的工艺300中描述的技术形成该III-N器件。针对图9的测量而测试的III-N器件是针对图6的测量而测试的相同器件。

[0105] 曲线902和904示出了器件被保持在400K的高温下之前和之后的漏极电流密度和栅极电流密度。示出了在高温胁迫之后没有观测到明显改变。另外，如曲线902所示，III-N器件的阈值电压为约3V，在导通状态下导通状态漏极电流密度为约100mA/mm，截止状态漏极泄漏电流密度为约10^-7mA/mm。如曲线904所示，截止状态栅极泄漏电流密度小于10^-6mA/mm(为约10^-7mA/mm)。与图6中在约300K的室温下的测量结果相比，III-N器件的性能在高温漏偏置胁迫下没有显著改变。

[0106] 图10是另一III-N器件1000的横截面图。器件1000类似于图1的器件100，不同的是器件1000包括在功率电极1021和1022之间的两个栅电极1023和1023'。器件1000可作为双向开关(即，四象限开关或FQS)来操作，其中相对于第一功率电极1021施加第一栅电极1023上的电压，相对于第二功率电极1022施加第二栅电极1023'上的电压，并且功率电极1021和1022各自作为器件1000的源极和漏极来操作(取决于器件两端的电压的极性和/或电流的方向)。

[0107] 器件1000的层1010、1012、1014、1016和1018各自具有与图1的器件的相应层110、112、114、116和118的性质相同的性质，因此可为相同的材料并且利用先前参照图1的器件
100描述的相同方法来形成器件1000的层。沟槽1024和1024'可各自具有与图1中的沟槽124的形状和性质相同的形状和性质，并且可通过与参照图1的器件100描述的那些方法相同的方法来形成沟槽1024和1024'。栅电极1023和1023'以及其相应的栅绝缘层1020和1020'可各自具有与图1中的栅绝缘层120的形状和性质相同的形状和性质，并且可通过与参照图1的器件100描述的那些方法和/或材料相同的方法和/或相同的材料来形成栅电极1023和
1023'。

[0108] 图11G示出了III-N材料按照氮极(即，N极)取向形成的III-N器件1100，III-N器件1100例如为氮极(N极)增强模式III-N晶体管。器件1100包括按照N极或[0 0 0 -1]取向形成在基底1102(例如可为硅基底)上的一系列III-N层1104、1106、1108和1110。即，III-N材料结构的N面或[0 0 0 -1]面相对于基底1102在III-N材料结构的相对侧。

[0109] III-N层1104是由诸如GaN、AlGaN或其组合的材料形成的缓冲层。III-N层1106是由诸如AlGaN、AlInN或AlInGaN材料形成的第一势垒层，III-N层1108是由诸如GaN的材料形成的沟道层，III-N层1110是由诸如AlGaN、AlInN或AlInGaN的材料形成的第二势垒层。第一势垒层1106具有大于沟道层1108的带隙，使得在与沟道层1108和第一势垒层1106之间的界面相邻的沟道层1108中诱发导电沟道1118(例如，2DEG沟道)。第二势垒层1110在器件的栅区中的沟道层1108的上方(即，在栅电极1120正下方)，但是不在栅区的相对侧的器件访问区域中的沟道层1108的上方。第二势垒层1110具有大于沟道层的带隙，并且足够厚(例如，至少2nm或者至少5nm厚)以确保当相对于源触点1122 0V被施加于栅电极1120时在器件的栅区中移动电荷从2DEG中被耗尽，但是当相对于源触点1122足够高的正压被施加于栅电极1120时在栅区中2DEG被移动电荷充满。

[0110] 可选地可被省略的栅绝缘层1112被设置在栅电极1120和第二III-N势垒层1110之间。栅绝缘层可由AlxSiyN、SixNy等形成。源触点和漏触点1122和1124分别电接触导电沟道1118。源触点1122、漏触点1124和/或栅触点1120在III-N材料结构的N面上方。

[0111] 图11A-11G中示出了制造III-N器件1100的方法。首先，如图11A所示，在基底上顺序地生长或沉积层1104、1106、1108、1110和1112。在一些实现方式中，全部通过MOCVD来生长层1104、1106、1108、1110和1112。在一些实现方式中，仅生长层1104、1106、1108和1110，从该结构省略层1112。接下来，如图11B所示，(可以例如是通过溅射或PECVD沉积的SixNy)的掩模层1114被沉积在器件的栅区上方。如图11C所示，在包括栅绝缘层1112的实现方式中，然后使用掩模层1114来作为蚀刻掩模以用于蚀刻掉栅区的任一侧(即，器件的接触和访问区域上方)的栅绝缘层1112。例如，可通过干法蚀刻利用选择性地蚀刻栅绝缘层1112的材料而不蚀刻第二势垒层1110的材料的蚀刻化学材料来去除栅区的任一侧的栅绝缘层1112。

[0112] 接下来，如图11D所示，在高温下在包括氧的气体环境中对器件进行退火以便使器件的栅区的任一侧的第二势垒层1110'的暴露部分氧化，而被掩模层1114掩盖的III-N材料不被氧化。如本文所述的其它器件一样，第二势垒层1110可由包括作为III族元素之一的Al的III-N材料(例如，AlGaN、AlInN或AlGaInN)形成，而沟道层1108可由基本上不含Al的II-N材料(例如，GaN)形成，使得氧化步骤导致所有暴露的第二势垒层材料被氧化，而不会使沟道层1108氧化。在这种情况下，如前，氧化精确地停止于沟道层1108的上表面。在一些实现方式中，第二势垒层1110具有允许氧化精确地停止在沟道层1108的上表面的预定范围内的厚度，例如，3nm至10nm的范围内。尽管图11D中未示出，在第二势垒层1110比预定范围的最大厚度更厚的情况下，可在氧化步骤之前例如通过干法蚀刻部分地去除第二势垒层1110。

[0113] 参照图11E，然后例如利用先前描述的湿法蚀刻工艺来去除第二势垒层的氧化部分1110'，以便暴露沟道层1108的N面并且导致在器件访问区域中与第一势垒层1106相邻的沟道层1108中诱发2DEG沟道1118。接下来，如图11F所示，去除蚀刻掩模1114。最后，如图11G所示，在器件的栅区上方形成栅电极1120，并且在栅电极1120的相对侧分别形成源触点1122和漏触点1124。

[0114] 图12F示出了类似于图1的III-N器件但是还包括蚀刻阻挡层和第二势垒层的III-N器件1200。器件1200包括形成在基底1210上的一系列III-N层1212、1214、1230、1228和1216，基底1210可以例如是硅基底。III-N层1212是由诸如GaN、AlGaN或其组合的材料形成的缓冲层。III-N层1214是由诸如GaN的材料形成的沟道层。III-N层1216是由诸如AlGaN、AlInN或AlInGaN的材料形成的第一势垒层。位于第一势垒层1216正下方的III-N层1228是由诸如GaN的材料形成的蚀刻阻挡层。在沟道层1214和蚀刻阻挡层1228之间的III-N层1230是由诸如AlGaN、AlInN或AlInGaN的材料形成的第二势垒层。层1218是由氮化硅等形成的绝缘层。

[0115] 如在图12F中看出的，器件1200可形成为增强模式器件。即，如下面进一步描述的，III-N层1230、1228和1216的厚度和组成可被选择以使得当相对于源极1221 0V施加于栅极1223时，在器件访问区域中(即，源极1221与栅极1223之间以及漏极1222与栅极1223之间)的沟道层1214中诱发传导2DEG沟道1219，但是在器件栅区中(即，栅极下面)没有诱发传导
2DEG沟道1219。当相对于源极1221大于器件阈值电压的电压被施加于栅极1223时，在器件栅区中也在沟道层1214中诱发2DEG沟道1219，以使得导电沟道1219一直从源极1221延伸到漏极1222，对于增强模式器件，该器件阈值电压大于0V。

[0116] 如图12F中进一步示出的，第二势垒层1230和蚀刻阻挡层1228二者形成在器件的栅区中的栅极下面，但是第一势垒层1216不在器件的栅区中(例如，直接在栅极与通过栅极调制的沟道部分之间)。第一势垒层仅被包括在栅区任一侧的器件访问区域上方。为了确保当相对于源极1221 0V被施加于栅极1223时2DEG沟道1214耗尽栅区中的电荷，第二势垒层可被制造得薄——例如，介于0.1纳米和3纳米之间或者介于0.1纳米和2纳米之间，并且可具有小于0.4或小于0.3的铝成分。使势垒层1230形成得过厚和/或具有过高的铝成分可导致当相对于漏极0V被施加于栅极时在栅区中形成2DEG 1219，这将导致器件1200成为耗尽模式器件。

[0117] 为了确保总是在访问区域中诱发2DEG沟道1219，第一势垒层1216可被形成为足够厚并且具有足够高的铝浓度。例如，第一势垒层可比20纳米更厚——例如，介于20和50纳米之间，并且具有大于0.2的铝成分——例如，介于0.2和0.5之间。可选地，第一势垒层还可为n型掺杂。

[0118] 如下面更详细描述的，在穿过第一势垒层1216的整个厚度蚀刻的沟槽1224中形成栅极1223。蚀刻阻挡层1228被包括以确保沟槽被蚀刻的深度的精度。为了有效地用作蚀刻阻挡层，层1228不能被制造得太薄。然而，蚀刻阻挡层过厚可使器件的性能下降。因此，蚀刻阻挡层通常具有大于0.5纳米的厚度，更通常地，被形成为1纳米至5纳米或者1纳米至3纳米的范围内的厚度。

[0119] 绝缘层1218沉积在第一势垒层1216上并且可由SixNy等形成。例如栅绝缘层或栅电介质层的栅绝缘体1220至少部分地在沟槽1224中适形地生长或沉积，并且可由AlxSiyN、SixNy等形成。栅绝缘体1220可在器件的栅区中的蚀刻阻挡层1228的顶表面上。栅绝缘体1220可至少从蚀刻阻挡层1228的顶表面延伸至绝缘层1218的顶表面。栅绝缘体1220也可在势垒层1216中具有垂直侧壁，在绝缘层1218中具有倾斜侧壁。栅电极1223沉积在栅绝缘体
1220上。源触点1221和漏触点1222分别电接触导电沟道1219。

[0120] 图12A-12F中示出了制造III-N器件1200的方法。首先，如图12A所示，在基底1210上顺序地生长或沉积层1212、1214、1230、1228、1216和1218。在一些实现方式中，全部通过MOCVD生长层1212、1214、1230、1228、1216和1218。可以例如是通过溅射或PECVD沉积的SixNy的掩模层1226沉积在绝缘层1218上方。在器件的栅区中对掩模1226和绝缘体1218进行干法蚀刻，并且沟槽1224被形成到第一势垒层1216的顶表面。接下来，如图12B所示，第一势垒层1216的一部分被干法蚀刻掉，从而沟槽1224部分地穿过第一势垒层延伸。

[0121] 如图12C所示，然后在高温下在包括氧的气体环境中对器件进行退火，以使第一势垒层1216的暴露部分氧化，而被掩模层1226掩盖的III-N材料不被氧化。如本文所述的其它器件一样，第一势垒层1216可由包括作为III族元素之一的Al的III-N材料(例如，AlGaN、AlInN或AlGaInN)形成，而蚀刻阻挡层1228可由基本上不含Al的III-N材料(例如，GaN)形成，使得氧化步骤导致由1262指示的所有暴露的第一势垒层材料被氧化，而不使蚀刻阻挡层1228氧化。在一些实现方式中，在部分地穿过第一势垒层1216蚀刻沟槽1224之后但是在氧化步骤之前，第一势垒层1216具有在沟槽1224下面的、在预定范围内的厚度，该预定范围允许氧化精确地停止在蚀刻阻挡层1228的上表面上，例如为在3nm至10nm的范围内。在其它实现方式中，在沟槽不被蚀刻到第一势垒层1216中的情况下执行氧化步骤，以使得在氧化之前第一势垒层1216在沟槽区域内外具有相同的厚度，并且沟槽区域中的这种完整厚度的第一势垒层1216被氧化。另外，在一些实现方式中，第二势垒层1230经由穿过蚀刻阻挡层1228的扩散被部分地氧化，该扩散可发生在蚀刻阻挡层1228被制造得非常薄的情况下。

[0122] 接下来，如图12D所示，例如利用先前描述的湿法蚀刻工艺来去除第一势垒层的氧化部分1262，从而使沟槽1224穿过第一势垒层1216的剩余部分延伸到蚀刻阻挡层1228的上表面。然后，如图12E所示，去除掩模层1226。最后，如图12F所示，在沟槽1224的相对侧分别形成源触点1221和漏触点1222，在器件的栅区中的沟槽1224中形成栅绝缘层1220，并且在栅绝缘体1220上方形成栅电极1223。

[0123] 在沉积栅绝缘层1220和栅电极1223之前，可选地，也可在器件的栅区中蚀刻掉蚀刻阻挡层1228，从而使沟槽1224(在图13中标记为1224')延伸至第二势垒层1230的上表面。所得结构1300示出于图13中。

[0124] 图14F中示出了另一III-N器件1400。器件1400包括形成在基底1410上的一系列III-N层1412、1414、1440、1428和1442，基底1410例如可以是硅基底。III-N层1412是由诸如GaN、AlGaN或其组合的材料形成的缓冲层。III-N层1414是由诸如GaN的材料形成的沟道层。III-N层1440是由诸如AlGaN、AlInN或AlInGaN的材料形成的势垒层。在势垒层1440正上方的III-N层1428是由诸如GaN的材料形成的蚀刻阻挡层。在蚀刻阻挡层1428上面的III-N层
1442为p型掺杂并且由诸如p-AlGaN的材料形成。层1444是由氮化硅等形成的绝缘体或钝化层。

[0125] 如在图14F中看出的，器件1400可形成为增强模式器件。即，如下面进一步描述的，III-N层1440和1428的厚度和组成可被选择以使得当相对于源极1421 0V被施加于栅极1423时，在器件访问区域中(即，源极1421与栅极1423之间以及漏极1422与栅极1423之间)的沟道层1414中诱发传导2DEG沟道1419，但是在器件栅区中(即，栅极1423下面)没有诱发传导2DEG沟道1419。当相对于源极1421大于器件阈值电压的电压被施加于栅极1423时，在器件栅区中也在沟道层1414中诱发2DEG沟道1419，以使得导电沟道1419一直从源极1421延伸到漏极1422，对于增强模式器件，该器件阈值电压大于0V。

[0126] 如图14F中进一步示出的，势垒层1440和蚀刻阻挡层1428二者形成在器件的栅区中的栅极下面(例如，直接在栅极与通过栅极调制的沟道部分之间)以及栅区任一侧的器件访问区域中。为了确保总是在访问区域中诱发2DEG沟道1419，势垒层1440可被形成为足够厚并且具有足够高的铝浓度。例如，势垒层可比20纳米更厚——例如，介于20和50纳米之间，并且具有大于0.2的铝成分——例如，介于0.2和0.5之间。可选地，势垒层还可为n型掺杂的。使势垒层1440形成得过厚和/或具有过高的铝成分可导致当相对于漏极0V被施加于栅极时在栅区中形成2DEG 1419，这将导致器件1400成为耗尽模式器件。

[0127] 为了确保当相对于源极14210V或负压被施加于栅极1423时在栅区中不诱发2DEG沟道1419，p型层1442形成在栅极1423下面以使栅区内的2DEG沟道1419耗尽。p型层1442中的厚度和p型掺杂级别以及其组成被选择以确保当相对于源极14210V被施加于栅极1423时在器件栅区中2DEG沟道1419被耗尽。例如，p型掺杂级别可大于1018cm-3、大于1019cm-3或者大于1020cm-3，并且厚度可大于1nm、大于5nm或者大于10nm。另外，如下所述，p型层1442可以是包含铝(Al)的III族氮化物层——例如，AlGaN、AlInN或AlInGaN，以便允许器件1400的可再现制造。

[0128] 如下面更详细描述的，栅极1423形成在p型层1442上，并且在器件访问区域中p型层1442被蚀刻掉。蚀刻阻挡层1428被包括以确保在访问区域中去除p型层1442的蚀刻深度的精度。为了有效地用作蚀刻阻挡层，层1428不能被制造得太薄。然而，蚀刻阻挡层1428过厚可使器件的性能下降。因此，蚀刻阻挡层通常具有大于0.5纳米的厚度，更通常地，被形成为1纳米至5纳米或者1纳米至3纳米的范围内的厚度。用于器件1200(图12F)中的蚀刻阻挡层1228的相同材料、组成和厚度也可用于蚀刻阻挡层1428。

[0129] 绝缘层1444被沉积在蚀刻阻挡层1428上，并且可由SixNy等形成。源触点1421和漏触点1422分别电接触导电沟道1419。

[0130] 图14A-14F中示出了制造III-N器件1400的方法。首先，如图14A中所示，在基底1410上顺序地生长或沉积层1412、1414、1440、1428和1442。在一些实现方式中，全部通过MOCVD来生长层1412、1414、1440、1428和1442。例如可以是通过溅射或PECVD沉积的SixNy的掩模层1426被沉积在器件的栅区中的p型层1442的一部分上。接下来，如图14B所示，在器件的访问区域中对p型层1442的一部分进行干法蚀刻，使得p型层1442在访问区域中的厚度小于其在栅区中的厚度。

[0131] 如图14C所示，然后在高温下在包括氧的气体环境中对器件进行退火，以使p型层1442的暴露部分氧化，而被掩模层1426掩盖的III-N材料不被氧化。如本文所述的其它器件一样，势垒层1440可由包括作为III族元素之一Al的III-N材料(例如，AlGaN、AlInN或AlGaInN)形成，而蚀刻阻挡层1428可由基本上不含Al的III-N材料(例如，GaN)形成，使得氧化步骤导致由1462指示的所有暴露的p型层1442被氧化，而不使蚀刻阻挡层1428氧化。在一些实现方式中，在部分地穿过p型层1442进行蚀刻之后但是在氧化步骤之前，p型层具有在器件访问区域中、在预定范围内的厚度，该预定范围允许氧化精确地停止在蚀刻阻挡层
1428的上表面上，例如为在3nm至10nm的范围内。另外，在一些实现方式中，势垒层1440经由穿过蚀刻阻挡层1428的扩散被部分地氧化，该扩散可发生在蚀刻阻挡层1428被制造得非常薄的情况下。在其它实现方式中，在氧化之前部分地蚀刻p型层1442的步骤(示出于图14B中)被省略。即，可使p型层1442足够薄——例如厚度介于3nm和10nm之间，以使得层1442的暴露部分的整个厚度可容易地被氧化，而无需首先变薄。

[0132] 接下来，如图14D所示，例如利用先前描述的湿法蚀刻工艺去除p-AlGaN层1442的氧化部分1462，从而使器件访问区域中的蚀刻阻挡层1428暴露。然后，如图14E所示，去除掩模层1426。最后，如图14F所示，在栅区的相对侧分别形成源触点1421和漏触点1422，在剩余暴露的蚀刻阻挡层1428上形成绝缘层1444，并且在p型层1442上方形成栅电极1423。在一些实现方式中，可在形成源触点1421和漏触点1422之前形成绝缘层1444。尽管图14D-14F中未示出，在去除掩模层1426之前，还可在器件访问区域中去除蚀刻阻挡层1428，使得在最终器件中，p型层1442和蚀刻阻挡层1428在器件的栅区中(即，栅极下面)，但是不在栅区任一侧的器件访问区域中。

[0133] 已描述了若干实现方式。然而，将理解，在不脱离本文所述的技术和器件的精神和范围的情况下，可进行各种修改。例如，针对图11G、图12F、图13和图14的HEMT器件示出的III-N层结构和栅结构也可用于形成诸如图10所示的双向开关。各个实现方式中所示的特征可独立地使用或者彼此组合使用。因此，其它实现方式也在以下权利要求书的范围内。

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