无鳍片凹陷和无栅极间隙壁下拉的鳍状场效晶体管间隙壁
蚀刻
技术领域
[0001] 本
发明实施例涉及晶体管处理技术，且更具体而言，涉及用于形成三维元件的处理。
背景技术
[0002] 如今研究了许多方法来提高
半导体元件的性能，所述方法包括进行尺寸缩放以减小整体元件尺寸。此外，可通过使
用例如以下额外材料来对包括平面元件或三维元件的
硅系晶体管进行改性：硅：锗
合金(SiGe)或化合物半导体，例如InAs或其他3∶5化合物半导体。为提高元件性能所作的其他尝试包括将应变引入至晶体管通道中以提高载流子迁移率。
[0003] 在N型金属
氧化物半导体场效晶体管(NMOS)的情形中，尚未实现在晶体管通道中引入显著的应变的直接工艺。一种用于在N型金属氧化物半导体场效晶体管中制造应变晶体管通道的可能途径是使用SiGe应变弛豫缓冲(SRB)层。此应变弛豫
缓冲层是由经过弛豫的SiGe材料形成的层。然后硅可
外延生长于所述应变弛豫缓冲层上。由于硅与SiGe之间的晶格失配，因此应变被引入至生长于应变弛豫缓冲层上的硅中。举例而言，此方法可用于三维晶体管(例如鳍状场效晶体管(finFET))中。若随后在此应变Si层中制作鳍状场效晶体管元件，则元件可因形成鳍状场效晶体管元件的一部分的晶体管通道被赋予增大的
电子迁移率而具有提高的性能。
[0004] 为了获得此类鳍状场效晶体管元件中的元件性能的潜在提高，谨慎行事可有利于确保对形成于鳍状场效晶体管的鳍片结构上的
侧壁或形成于栅极结构上的侧壁进行恰当处置。举例而言，在根据已知工艺流程对鳍状场效晶体管元件进行处理的间隙壁蚀刻操作期间，硅鳍片将保持完好无损，因此硅鳍片中的应变在通道区中未被解除。此外，在用于在鳍片结构上形成侧壁的蚀刻工艺期间，沉积于栅极结构上的侧壁材料也被蚀刻。形成于栅极结构上的侧壁的下拉将保持于可接受的
水平或得以避免以在处理期间减少栅极损失。
[0005] 针对这些及其他考虑而提供了本发明。
发明内容
[0006] 提供本发明内容是为了以简化形式介绍下文在具体实施方式中所进一步阐述的一系列概念。本发明内容并非旨在辨识所
请求保护的标的物的关键特征或必不可少的特征，也并非旨在帮助确定所请求保护的标的物的范围。
[0007] 在一个实施例中，一种处理三维元件的方法可包括：提供自
基板的基板平面延伸的
图案化特征，所述图案化特征包括半导体部分及处于未硬化状态的涂层，所述涂层沿顶部区及沿所述半导体部分的侧壁区延伸；将第一离子植入至所述涂层中，所述第一离子具有沿着所述基板平面的垂线的第一轨迹，其中所述第一离子形成沿着所述顶部区安置的所述涂层的蚀刻硬化部分，所述蚀刻硬化部分包括硬化状态；以及在所述涂层处使用第二离子引导
反应性蚀刻，所述第二离子具有相对于所述垂线形成非零
角度的第二轨迹，其中所述反应性蚀刻以第一蚀刻速率移除所述蚀刻硬化部分，其中所述第一蚀刻速率小于当所述第二离子在所述反应性蚀刻中被引导至处于所述未硬化状态的所述涂层的顶部部分时的第二蚀刻速率。
[0008] 在另一实施例中，一种处理鳍状场效晶体管元件的方法可包括：提供经涂布元件结构，所述经涂布元件结构包括自基板的基板平面延伸的鳍片结构、
覆盖所述鳍片结构的第一部分的栅极结构、以及涂层，所述涂层覆盖所述栅极结构并覆盖所述鳍片结构的未被所述栅极结构覆盖的第二部分；将第一离子植入至所述涂层中，所述第一离子具有沿着所述基板平面的垂线的第一轨迹，其中所述第一离子形成沿着所述鳍片结构的第一顶表面安置的所述涂层的第一蚀刻硬化部分及沿着所述栅极结构的第二顶表面安置的所述涂层的第二蚀刻硬化部分；以及使用第二离子在所述涂层处引导反应性蚀刻，所述第二离子具有相对于所述垂线形成非零角度的第二轨迹，其中所述第二离子移除所述第一蚀刻硬化部分、所述第二蚀刻硬化部分、及安置于所述鳍片结构的鳍片侧壁上的第一层的侧壁部分，而所述鳍片结构的半导体部分则不被蚀刻。
[0009] 在又一实施例中，一种形成鳍状场效晶体管元件的方法可包括：提供自基板的基板平面延伸的鳍片结构，所述鳍片结构包括鳍片及涂层，所述鳍片由具有初始应变状态的应变硅制成，所述涂层沿着所述鳍片的顶部区及侧壁区延伸；将第一离子植入至所述涂层中，所述第一离子具有沿着所述基板平面的垂线的第一轨迹，其中所述第一离子形成所述涂层的蚀刻硬化部分，所述蚀刻硬化部分沿着所述顶部区安置且形成为硬化状态；以及在所述鳍片结构处引导包括第二离子的反应性蚀刻，所述第二离子具有相对于所述垂线形成非零角度的第二轨迹，其中所述反应性蚀刻移除所述涂层的所述蚀刻硬化部分及所述侧壁部分而不蚀刻所述鳍片，其中形成暴露的鳍片，所述暴露的鳍片具有与所述初始应变状态相等的最终应变状态。
附图说明
[0010] 图1A至图1F示出在根据本发明实施例的各种处理阶段期间，三维元件的横截面的侧视图。
[0011] 图2提供示出氮化硅层的蚀刻速率的实验性蚀刻速率数据。
[0012] 图3示出根据本发明的实施例对示例性元件进行的处理。
[0013] 图4说明根据本发明的实施例，示出将氮化硅层植入以氧离子的结果的组成曲线。
[0014] 图5A至图5D示出在根据本发明实施例的处理期间，图3所示元件的端视图。
具体实施方式
[0016] 以下，将参照其中示出某些实施例的附图来更充分地阐述本发明实施例。本发明的标的物可实施为许多不同形式且不应被视为仅限于本文中所述的实施例。提供这些实施例是为了使本发明将透彻及完整，并将向所属领域的技术人员充分传达标的物的范围。在所有附图中，相同的编号指代相同的元件。
[0017] 本文中阐述的实施例提供新颖的技术来处理三维元件。各种实施例提供用于改良三维元件结构及性能的技术。特定实施例涉及用于在鳍状场效晶体管(finFET)中保留半导体鳍片的技术。如以下将详细阐述，各种实施例包括使用多种离子处置操作来处置三维元件。
[0018] 图1A至图1F示出在根据本发明实施例的各种处理阶段期间，被示出为元件100的三维元件的侧视图。元件100可代表其中可在多个侧上对晶体管通道进行闸控的鳍状场效晶体管或类似元件的一部分。元件100包括基底102，其中基底102可为如下所述的半导体材料。元件100可由位于所示笛卡尔
坐标系的X-Y平面中的基板平面130界定。元件100可包括自基板平面130延伸的至少一个图案化特征。在图1A所示的实例中，所述图案化特征是安置于基底102上的鳍片结构104。鳍片结构104包括鳍片106及涂层108。涂层108可沿鳍片106的顶部区110及侧壁区112安置。
[0019] 如图1A所示的元件100代表处于在形成用于形成晶体管通道的鳍片之后的处理阶段的三维元件，例如鳍状场效晶体管。如下所述，涂层108可在鳍状场效晶体管的多个部分中用作侧壁间隙壁的间隙壁材料。在对鳍状场效晶体管进行处理期间，鳍片106可经受离子植入以及在鳍片106上生长半导体材料，以形成源极/漏极(S/D)区。在已知方法中，为制备用于此种处理操作的鳍片(例如，鳍片结构104)，首先移除涂层，例如涂层108。作为背景技术，在传统工艺中，可通过如图所示沿Z轴引导离子来移除涂层108，其中离子相对于鳍片106选择性地蚀刻涂层108。由于在此种已知的方法中，离子被沿Z轴引导，因此对涂层108的蚀刻直至离子在基底102处垂直于鳍片结构104的底部蚀刻所述涂层才会完成。举例而言，此蚀刻可使得沿Z轴移除鳍片结构104的高度的10％、25％或大于25％。此外，如以下将论述，在鳍状场效晶体管元件中，栅极间隙壁可不期望地沿栅极结构的栅极侧壁被垂直地向下蚀刻。
[0020] 在图1A至图1F所示的实施例中，公开一组新颖的处理操作以避免在涂层108的移除期间损失鳍片106的某些部分。现在返回参照图1A，图1A示出涉及到将第一离子114植入涂层108中的操作。第一离子114可被引导至元件100以使得第一离子114的轨迹沿基板平面130的垂线132(即，沿如图所示的Z轴)
定位。第一离子114可由例如以下适当的处理装置提供：束线离子植入机、
等离子体沉积工具(PLAD)或其他处理装置。在各种实施例中，第一离子114可被选择成使涂层108的一部分发生变化，以改变涂层108的所述部分的蚀刻特性。在各种实施例中，可将第一离子114的物质、第一离子114的轨迹、第一离子114的离子
能量以及第一离子114的离子剂量的组合选择成产生沿着鳍片106的顶部区110安置的涂层108的蚀刻硬化部分。可结合涂层108的厚度及组成来选择第一离子114的这些参数，以生成所述蚀刻硬化部分。本文中所用的用语“蚀刻硬化部分”指代蚀刻硬化材料，其意指蚀刻硬化部分在经受给定的蚀刻剂时蚀刻速度会低于涂层108的处于未硬化状态的其他部分。
[0021] 由于第一离子114可沿Z轴被引导，因此第一离子114可不撞击于侧壁区112上。因此，如图1B所示，通过对离子能量及离子剂量进行恰当选择，涂层108的蚀刻硬化部分116可形成于涂层108的沿鳍片106的顶部区110安置的部分中。
[0022] 现在转向参照图1C至图1E，图1C至图1E中示出涉及到将第二离子120引导至涂层108的后续操作。图1C、图1D及图1E中所示的不同情景可代表仅在一个操作期间的不同情形。第二离子120被相对于垂线132成非零角度(被示出为角度θ)进行引导。根据某些实施例，图1C中示出的操作可在两个操作中进行，其中第一操作涉及将第二离子120引导至位于图1C中所示鳍片106左侧的侧壁区112。第二操作然后可涉及将第二离子120引导至位于图
1C中所示鳍片106右侧的侧壁区112。
[0023] 如图1C中所示，侧壁区112可在X-Z平面内延伸，而第二离子120可具有位于Y-Z平面内的轨迹，使得第二离子位于与侧壁区112的平面垂直的平面内。此使得侧壁区112能够被第二离子120沿X轴均匀地冲击。此外，角度θ可被调整成避免被例如相邻鳍片结构(图中未示出)等任意结构遮蔽。
[0024] 在其他实施例中，鳍片106左侧及右侧的侧壁区112可同时暴露至第二离子120。举例而言，已知的处理装置可通过经由如图所示具有一对用于沿不同方向引导第二离子120的孔隙的提取板提取离子束而自等离子体室同时提供两个离子束。具体而言，自一个孔隙提取的离子可如图所示被引导至鳍片106的左侧，而自另一个孔隙提取的离子可如图所示被引导至鳍片106的右侧。如此一来，如在以下图1C、图1D及图1E中所示出，侧壁区112可在一个操作中得到处置。
[0025] 在某些实施例中，引导至鳍片106的右侧的第二离子120的轨迹、离子能量、离子物质及离子剂量可相同于引导至鳍片106的左侧的第二离子120的轨迹、离子能量、离子物质及离子剂量。第二离子120可形成反应性蚀刻的一部分，其中反应性蚀刻以第二离子120及反应性物质119形式而被引导至鳍片106。在某些实例中，第二离子120可包括能够相对于鳍片106及基底102选择性地蚀刻涂层108的至少一种离子物质。如在图1C所示的实施例中所说明，被示出为黑色圆圈的反应性物质119可与第二离子120一起被提供作为反应性蚀刻的一部分，以进行对涂层108的选择性蚀刻。在某些实例中，反应性物质119可包括
中子、自由基、反应性离子及其他反应性物质。
[0026] 在某些实施例中，鳍片106可为
单晶硅或另一单晶半导体。涂层108可为氮化硅材料或氮氧化硅或氮氧
碳化硅材料。实施例并非受限于此上下文。在特定实施例中，第二离子120可包括能够相对于硅、及相对于氧化硅、硅：锗、及其他材料选择性地蚀刻氮化硅或氮氧化硅的已知物质。在某些实施例中，反应性物质119及第二离子120可构成用于相对于硅或其他材料选择性地蚀刻给定涂层(例如，氮化硅)的已知
反应性离子蚀刻混合物。因此，在图
1C至图1E中所示的操作期间，涂层108可相对于鳍片106及基底102被选择性地蚀刻。
[0027] 如图所示，在此阶段中，涂层108包括蚀刻硬化部分116、以及沿侧壁区112安置的侧壁部分118。侧壁部分118可处于未硬化状态。在各种实施例中，蚀刻硬化部分116可被设计成使得在保留鳍片106的同时可移除涂层108。举例而言，蚀刻硬化部分116可被设计成使得第二离子120及反应性物质119的一组具体条件会使得自顶部区110及侧壁区112移除涂层108、同时鳍片106的高度h仍保持相同。第二离子120及反应性物质119可以第一蚀刻速率对侧壁部分118进行蚀刻，而第二离子120及反应性物质119可以第二蚀刻速率对蚀刻硬化部分116进行蚀刻。具体而言，第二蚀刻速率可小于当蚀刻硬化部分116的
位置上处于未硬化状态的涂层108的顶部区被第二离子蚀刻时所得到的第三蚀刻速率。其中可由离子来蚀刻涂层108的未经植入的涂层的已知处理技术将会得到此第三蚀刻速率。
[0028] 在各种实施例中，相较于相同位置上的未硬化状态的涂层108，由蚀刻硬化部分116提供的相对较低的蚀刻速率使得侧壁部分118能够在蚀刻硬化部分116被移除之前被移除。因此，在对侧壁部分118的移除完成时，图1C至图1E中所示出的操作可停止。通过仔细地调整例如第二离子120的离子物质、第二离子120相对于垂线132的入射角度等蚀刻参数、以及涂层108及第一离子114的上述特性，对蚀刻硬化部分116的移除的完成可与对侧壁部分
118的移除的完成同时发生。由于图1C至图1E所示的操作可在此时停止，因此鳍片106可保持完好无损而无高度h的损失，如图1F所示。
[0029] 如上所述，在某些实施例中，蚀刻硬化部分116的蚀刻速率可被调节成使得对蚀刻硬化部分116的移除的完成与对侧壁部分118的移除的完成发生于同一时间(同时发生)。根据各种实施例，可根据植入于涂层108中的离子剂量或离子物质来调节蚀刻硬化部分116的蚀刻速率。在某些实例中，涂层108可为由已知技术形成的氮化硅。安置于侧壁部分118上的氮化硅材料的蚀刻速率可为已知的或根据用于将第二离子120提供至元件100的一组给定条件来进行计算或测量。本实施例可利用将离子相对于垂线132成非零入射角度(在图1C中示出为角度θ)引导至侧壁区112的能
力。在某些实施例中，角度θ相对于垂线132介于10度与60度之间。此使得侧壁部分118能够被蚀刻至使离子120不被相邻鳍片结构(图中未示出)遮蔽的程度。在某些情形中，相邻鳍片结构之间沿y轴的间距可小于鳍片结构104的高度h2。在这些情形中，由角度θ所定义的入射角度可小于45度，且在某些实例中可为10度至20度。举例而言，通过使用为15度的入射角度，侧壁部分118的蚀刻速率可被确定成决定完全移除侧壁部分118所需的蚀刻持续时间。蚀刻硬化部分116的蚀刻速率可相应地进行调节。
[0030] 在某些实施例中，对于给定厚度的涂层108，第一离子114的离子剂量可被调节成产生蚀刻硬化部分116的目标蚀刻速率。蚀刻硬化部分116的目标蚀刻速率可基于侧壁部分118的蚀刻速率，如上所述。蚀刻硬化部分116的目标蚀刻速率可为其中在侧壁部分118被完全移除之前蚀刻硬化部分116不会被完全移除的蚀刻速率。所述目标蚀刻速率可为其中对侧壁部分118的移除的完成与对蚀刻硬化部分116的移除的完成同时发生的蚀刻速率。在其他实施例中，所述目标蚀刻速率可为其中对侧壁部分118的移除的完成发生于对蚀刻硬化部分116的移除的完成之前的蚀刻速率。蚀刻硬化部分116的剩余部分然后可通过任何方便的蚀刻工艺而被移除，从而选择性地移除蚀刻硬化部分116以使鳍片106保持不被蚀刻。
[0031] 图2提供示出氮化硅层的蚀刻速率的实验性蚀刻速率数据，其中氮化硅层可被用作涂层108。所述蚀刻速率数据说明在图1A所示的操作中氮化硅层在不同条件下暴露于第一离子114时的蚀刻速率。图2所示的数据是基于使用用于相对于例如硅或氧化硅等其他材料选择性地蚀刻氮化硅材料的已知蚀刻方案而对氮化硅层进行的蚀刻。具体而言，所述蚀刻数据来自氮化硅的CH3F系反应性蚀刻工艺。在此种蚀刻工艺中形成的反应性物质可包括例如C、F、H、CHx、CFx的中子或离子。
[0032] 所述蚀刻速率数据实际上被示出为在给定蚀刻时间内移除的氮化硅的总厚度，所述总厚度在除以蚀刻时间时等效于蚀刻速率。给定的数据与其他数据基于同一蚀刻时间，因此在不同样本之间移除的材料的相对厚度与所述不同样本的蚀刻速率的差异成正比。栏位1的数据表示在蚀刻未硬化的氮化硅层时所移除的氮化硅的厚度。换言之，相对于图1A至图1F，栏位1中的数据代表在涂层108先前未暴露于第一离子114时使用离子(例如第二离子120)对涂层108进行蚀刻的蚀刻速率。
[0033] 对于栏位2、栏位3及栏位4所示的数据，氮化硅层在蚀刻之前暴露于氧离子植入。因此，栏位2至栏位4所示的数据代表其中蚀刻硬化部分116是植入有第一离子114的氮化硅
2
的实例，其中第一离子114是氧离子。如针对栏位2所说明，当剂量为1E 15/cm的氧离子被植入于氮化硅层中时，在后续蚀刻期间被移除的所得氮化硅的厚度略微增加至21nm。在剂量为5E15/cm2(栏位3)时，所移除的氮化硅层的厚度也略高于未经植入的氮化硅的厚度(为
18nm)。在剂量为1E 16/cm2时，所移除的氮化硅的厚度小得多，仅为7nm。在剂量为5E 16/cm2时，所移除的氮化硅的厚度进一步减小为仅为2nm。
[0034] 上述结果显示，使用氧离子或硅离子对氮化硅层进行离子植入可根据已知的反应性蚀刻条件而在宽广的蚀刻速率范围内(例如，近似为10倍的范围内)调整氮化硅层的蚀刻速率。因此，蚀刻硬化部分116的蚀刻速率可被调整至使得对蚀刻硬化部分116的移除的完成能够与对侧壁部分118的移除的完成重合的目标速率。
[0035] 以上述方式，通过提供相对于垂线132形成非零入射角度的倾斜离子，并通过提供蚀刻硬化部分116，涂层108可自鳍片结构104被移除而不损坏例如鳍片106等下伏半导体材料。保留鳍片结构104的能力在其中鳍片106由应变硅构成的实施例中可尤其有用。举例而言，鳍片106可形成为应变状态从而构成应变硅鳍片。应变状态可增加鳍片106中所将形成的晶体管通道中的载流子迁移率。在一个实例中，鳍片106可用以形成N型鳍状场效晶体管。形成具有应变通道的N型鳍状场效晶体管的一种方式是在弛豫硅锗(SRB)层上生长单晶硅层。所述弛豫硅锗层因具有大于硅的晶格参数而可向生长于弛豫硅锗层上的硅层(例如，鳍片106)赋予应变。因此，在一个实施例中，基底102可为向鳍片106赋予目标程度的应变的弛豫硅锗层。当随后形成完整晶体管时，可在鳍片106的一部分内形成通道区。为保留通道区中的应变，保留鳍片106的高度可为有用的。举例而言，本
发明人已观察到其中自原始值h降低鳍片106的高度的情况会降低硅鳍片中的应变程度。此可在鳍片106的其他区中造成应变的弛豫。在本实施例中，保留鳍片106的高度h可使得在整个鳍片106中(包括在将形成晶体管通道的区中)保留应变。此使得例如在N型元件中保留通道的较高迁移率。
[0036] 图3示出示例性元件，所述示例性元件被示出为元件150，其包括如上所述的基底102、鳍片106及涂层108。元件150还包括环绕栅极结构104的一部分的栅极结构152(在此种情形中，位于栅极结构152的三个侧上)，如在已知鳍状场效晶体管元件中一样。栅极结构
152包括栅极154及侧壁156。根据各种实施例，先前阐述的第一离子114可被引导至元件
150，从而形成蚀刻硬化部分116以及稍后将论述的第二蚀刻硬化部分158。当第二离子120被引导至元件150时，第二离子120可在保留鳍片106的高度h的同时如以上参照图1A至图1F所论述而移除环绕鳍片106的涂层108。当基底102为应变弛豫缓冲层时，鳍片106可如以上所述产生应变。通过保留鳍片106的高度h，在由其中可形成通道的栅极结构152覆盖的鳍片
106的区中形成应变。此使得能够在此通道区中保留高的迁移率，从而提供一种用于形成例如高迁移率N型鳍状场效晶体管的技术。
[0037] 图2所示的上述实验性实例仅为示例性的，且离子剂量及膜厚度以及膜组成的其他组合也可产生类似的结果。具体而言，可根据将被植入的涂层108的厚度来调整离子剂量以及离子能量，以产生针对蚀刻硬化部分116的目标蚀刻速率。具体而言而非限定，对于给定的蚀刻方案，经植入涂层(例如，经植入氮化硅层)的蚀刻速率可取决于经植入层中所植入的物质的总体比例。举例而言，植入有氧的氮化硅层的蚀刻速率可取决于氧在经植入的氮化硅层中的
原子百分比。在某些实例中，可通过植入氧以在氮化硅层中产生5％至60％的氧原子比例来降低蚀刻速率。在一个实例中，植入氧以在氮化硅层中产生25％至35％的氧原子比例可使经植入层的蚀刻速率相对于未经植入的氮化硅降低二分之一以上。因此，可根据氮化硅层的厚度来调整离子剂量以及离子能量以产生例如30％的氧原子比例。应注意，所植入的氧无需在氮化硅层中根据深度而均匀地分布来降低蚀刻速率。
[0038] 在其中涂层108包括厚度介于2nm至20nm范围内的氮化硅或氮氧化硅的具体实施例中，可以介于250eV与1000eV之间的离子能量及介于5E5E14/cm2与5E 16/cm2之间的离子剂量植入氧离子。在其中涂层108包括厚度介于2nm至20nm范围内的氮化硅或氮氧化硅的其他实施例中，可以介于250eV与1000eV之间的离子能量及介于2E 15/cm2与2E 16/cm2之间的离子剂量植入硅离子。实施例不受此上下文的限制。
[0039] 在某些实施例中，可根据涂层108的厚度来调节例如第二离子120等植入离子的植入能量，以保护例如鳍片106等下伏结构。举例而言，第二离子120可作为氧离子或硅离子被植入至植入深度，其中植入深度代表涂层108的外表面之下的距离，其中99％的所
植入物质位于所述外表面与所述植入深度之间。根据各种实施例的植入深度可被配置成使得植入深度对涂层108的涂层厚度的比率是0.1至1.0，且在特定实例中介于0.3与0.6之间。此可确保植入离子不损坏位于涂层108的内表面处的下伏鳍片。图4说明根据本发明的实施例，示出将氧离子植入氮化硅层中的结果的组成曲线402。在此实例中，以500eV的氧离子能量及5E 15/cm2的氧离子剂量对氮化硅层植入氧离子。如图所示，氧原子比例在氮化硅层的外表面(位于零nm深度处)之下1.6nm至2.6nm的范围中达到为0.3(30％)的峰值。在6.2nm深度处，氧原子比例下降至零，此表示在此深度之下未植入有氧。在此实例中的植入深度可被视为
5.6nm，其中近似99％的氧植入于5.6nm处或低于5.6nm。产生组成曲线302的上述离子植入条件可适合于10nm的氮化硅厚度，例如以确保氧离子不会损坏下伏鳍片。对于更大的膜厚度而言，更大的离子能量、更大的离子剂量或所述两者的组合可为对于产生硬化膜而言可接受的。在其他实施例中，蚀刻硬化部分可包括5％至60％的峰值原子氧浓度。
[0040] 图5A至图5D示出在根据本发明实施例的处理期间，元件150(在X-Z平面中)的端视图。元件150可根据以上参照图1A至图1D所公开的技术进行处理。在图5A所示的情形中，涂层108的第二蚀刻硬化部分158已形成于栅极结构152的顶部部分上，例如对应于图1B中所示出的情形。在图5B至图5D中，示出了在暴露于第二离子120期间的一系列情形。如图所示，第二离子120可沿平行于Y-Z平面的轨迹被引导。以此方式，第二离子120可平行于栅极侧壁前进，且可不碰撞侧壁156，从而仅蚀刻第二蚀刻硬化部分158。由于第二蚀刻硬化部分158以比涂层108的未硬化部分的蚀刻速率小的蚀刻速率进行蚀刻，因此可避免侧壁自栅极结构152下拉，其中下拉代表将侧壁蚀刻至低于栅极154的顶部T。
[0041] 图6示出示例性流程图600。方
块602包括：提供自基板的基板平面延伸的图案化特征。所述图案化特征可包括半导体部分及处于未硬化状态的涂层，其中所述涂层沿顶部区延伸且包括沿着所述半导体部分的侧壁区的侧壁部分。在方块604处，将第一离子植入至所述涂层中，所述第一离子具有沿着所述基板平面的垂线的第一轨迹，其中所述第一离子形成沿着所述顶部区安置的所述涂层的蚀刻硬化部分，所述蚀刻硬化部分包括硬化状态。在方块606处，在所述涂层处使用第二离子引导反应性蚀刻，其中所述第二离子具有相对于所述垂线形成非零角度的第二轨迹。所述反应性蚀刻可以第一蚀刻速率移除所述蚀刻硬化部分，其中所述第一蚀刻速率小于当所述第二离子在所述反应性蚀刻中被引导至处于所述未硬化状态的所述涂层的所述顶部区时的第二蚀刻速率。
[0042] 本发明实施例提供的优点包括：能够在不蚀刻鳍片、并相应地保留鳍片高度的同时自三维元件的鳍片移除间隙壁材料层。另一优点在于：能够通过最小化或消除对鳍片的蚀刻而在此种鳍片结构中保留应变。另一优点在于能够在三维元件的栅极结构上保留侧壁间隙壁材料。
[0043] 本发明的范围将不受本文中阐述的具体实施例限制。事实上，通过上述说明及附图，除本文中所述的这些实施例以外的本发明其他各种实施例及对本发明的
修改也将对所属领域的一般技术人员显而易见。因此，此类其他实施例及修改旨在落于本发明的范围内。此外，本文中已在特定环境中在特定实施方式的上下文中出于特定目的阐述了本发明，但所属领域的一般技术人员将认识到，本发明的适用性并非仅限于此，且本发明可在任意数目的环境中出于任意数目的目的而被有利地实施。因此，上文所述的
权利要求将考虑到本文中所述的本发明的整个广度及范围进行解释。
