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纳米尺度模板结构上的Ⅲ族-N晶体管

阅读：252发布：2022-12-31

专利汇可以提供纳米尺度模板结构上的Ⅲ族-N晶体管专利检索，专利查询，专利分析的服务。并且本发明描述了纳米尺度模板结构上的Ⅲ族‑N晶体管。Ⅲ‑N 半导体沟道形成在Ⅲ‑N过渡层上，Ⅲ‑N过渡层形成在诸如鳍状物侧壁的硅模板结构的(111)或(110)表面上。在实施例中，硅鳍状物具有可与Ⅲ‑N 外延膜厚度相比拟的宽度，以实现更兼容的晶种层，允许较低的缺陷密度和/或减小的外延膜厚度。在实施例中，过渡层为GaN并且半导体沟道包括铟(In)，以增大半导体沟道的导带与硅鳍状物的导带的偏离。在其它实施例中，鳍状物是牺牲性的并且在晶体管制造期间被去除或氧化，或者通过其它方式被转换成电介质结构。在采用牺牲鳍状物的某些实施例中，Ⅲ‑N过渡层和半导体沟道大体上是纯GaN，允许击穿电压高于存在硅鳍状物的情况下可维持的击穿电压。，下面是纳米尺度模板结构上的Ⅲ族-N晶体管专利的具体信息内容。

权利要求

1.一种设置在硅衬底上的Ⅲ-N场效应晶体管(FET)，所述FET包括：
设置在所述衬底之上的电介质锚；
第一Ⅲ族-N器件层堆叠体和第二Ⅲ族-N器件层堆叠体，二者由所述电介质锚彼此物理分开；以及
设置在所述Ⅲ-N器件层堆叠体之上的栅极堆叠体，其用于控制所述Ⅲ-N器件层堆叠体中的每一个中的沟道半导体层的电导率。
2.根据权利要求1所述的Ⅲ-N FET，其中，所述沟道半导体层包括具有20％或更少的In的InGaN。
3.根据权利要求1所述的Ⅲ-N FET，其中，所述电介质锚包括基于硅的电介质鳍状物。
4.根据权利要求3所述的Ⅲ-N FET，其中，所述电介质锚还包括二氧化硅，所述二氧化硅与设置在所述二氧化硅与所述半导体沟道层中的第一层之间的第一晶体过渡层接触，所述二氧化硅还与设置在所述二氧化硅与所述半导体沟道层中的第二层之间的第二晶体过渡层接触。
5.根据权利要求1所述的Ⅲ-N FET，其中，所述电介质锚还包括栅极电介质层，并且其中，所述栅极电介质层还设置在所述Ⅲ-N器件层堆叠体中的每一个的Ⅲ-N极化层之上。
6.根据权利要求5所述的Ⅲ-N FET，其中，所述电介质锚还包括栅极电极材料，并且其中，所述栅极电介质层设置在所述第一Ⅲ-N器件层堆叠体和所述第二Ⅲ-N器件层堆叠体中的每一个与所述栅极电极材料之间。
7.根据权利要求1所述的Ⅲ-N FET，其中，所述Ⅲ-N器件层堆叠体中的每一个还包括：
设置在过渡层上的GaN的沟道半导体层；以及
设置在所述GaN沟道半导体层上的AlN、AlInN、AlGaN或AlInGaN的极化层。
8.根据权利要求7所述的Ⅲ-N FET，其中，所述过渡层还包括晶体氧化物、AlN、AlInN或AlGaN的至少其中之一。
9.一种形成Ⅲ-N场效应晶体管(FET)的方法，所述方法包括：
在衬底之上形成硅鳍状物，所述硅鳍状物具有带有(111)表面或(110)表面的第一侧壁和第二侧壁；
在所述硅鳍状物的所述第一侧壁和所述第二侧壁上分别外延生长第一Ⅲ-N半导体器件堆叠体和第二Ⅲ-N半导体器件堆叠体，其中所述第一Ⅲ-N半导体器件堆叠体和所述第二Ⅲ-N半导体器件堆叠体中的每一个包括Ⅲ-N沟道半导体层；以及
在所述第一Ⅲ-N半导体器件堆叠体和所述第二Ⅲ-N半导体器件堆叠体之上形成栅极堆叠体，其中，所述方法包括以下操作的至少其中之一：
生长InGaN材料作为所述Ⅲ-N半导体沟道层；
在外延生长所述第一Ⅲ-N半导体器件堆叠体和所述第二Ⅲ-N半导体器件堆叠体之后去除所述硅鳍状物；或者
在外延生长所述第一Ⅲ-N半导体器件堆叠体和所述第二Ⅲ-N半导体器件堆叠体之后将所述硅鳍状物转换为基于硅的电介质材料。
10.根据权利要求9所述的方法，其中，所述方法包括：在外延生长所述第一Ⅲ-N半导体器件堆叠体和所述第二Ⅲ-N半导体器件堆叠体之后利用选择性蚀刻化学物质去除所述硅鳍状物。
11.根据权利要求9所述的方法，其中，所述方法包括：在外延生长所述第一Ⅲ-N半导体器件堆叠体和所述第二Ⅲ-N半导体器件堆叠体之后将所述硅鳍状物转换成基于硅的电介质。
12.根据权利要求11所述的方法，其中，将所述硅鳍状物转换成基于硅的电介质还包括：将所述硅鳍状物的顶表面暴露于等离子体或热氧化工艺。
13.根据权利要求9所述的方法，其中，形成所述鳍状物还包括：
对围绕所述衬底硅中的宽度不超过20nm的部分的隔离区进行图案化；以及使所述隔离区凹陷以提供高度不超过100nm的所述第一侧壁和所述第二侧壁，并且其中，所述方法还包括：
在去除所述硅鳍状物或将所述硅鳍状物转换成所述基于硅的电介质材料之前形成沿着所述鳍状物的长度设置的结构支撑。
14.根据权利要求9所述的方法，其中，形成所述栅极堆叠体还包括：
使用原子层沉积工艺将一个或多个栅极电介质层沉积在所述第一Ⅲ-N半导体器件堆叠体和所述第二Ⅲ-N半导体器件堆叠体之上；以及
使用原子层沉积工艺将一个或多个栅极电极层沉积在所述栅极电介质层之上。
15.根据权利要求14所述的方法，其中，沉积所述一个或多个栅极电介质层还包括：将所述栅极电介质层沉积在过渡层的与所述Ⅲ-N半导体沟道层相对的一侧上。
16.一种Ⅲ-N场效应晶体管(FET)，包括：
第一Ⅲ族-N器件层堆叠体和第二Ⅲ族-N器件层堆叠体，二者彼此物理分开并且设置在硅衬底上方，其中，所述Ⅲ族-N器件层堆叠体中的每一个包括沟道半导体层；以及栅极堆叠体，其设置在所述Ⅲ-N器件层堆叠体之上、与所述Ⅲ-N器件层堆叠体中的每一个的侧壁相邻、并且在所述Ⅲ-N器件层堆叠体中的每一个之下，其中，所述栅极堆叠体将所述Ⅲ-N器件层堆叠体锚定到所述硅衬底。
17.根据权利要求16所述的Ⅲ-N FET，其中，所述沟道半导体层包括具有20％或更少的In的InGaN。
18.根据权利要求16所述的Ⅲ-N FET，其中，所述Ⅲ-N器件层堆叠体中的每一个还包括：
设置在过渡层上的GaN的沟道半导体层；以及
设置在所述GaN沟道半导体层上的AlN、AlInN、AlGaN或AlInGaN的极化层。
19.根据权利要求18所述的Ⅲ-N FET，其中，所述过渡层还包括选自由晶体氧化物、AlN、AlInN和AlGaN组成的组中的材料。
20.根据权利要求16所述的Ⅲ-N FET，其中，所述栅极堆叠体完全包围所述Ⅲ-N器件层堆叠体中的每一个。
21.一种制造Ⅲ-N场效应晶体管(FET)的方法，所述方法包括：
在硅衬底上方形成第一Ⅲ族-N器件层堆叠体和第二Ⅲ族-N器件层堆叠体，其中，所述Ⅲ族-N器件层堆叠体彼此物理分开，并且其中，所述Ⅲ族-N器件层堆叠体中的每一个包括沟道半导体层；以及
形成栅极堆叠体，其位于所述Ⅲ-N器件层堆叠体之上、与所述Ⅲ-N器件层堆叠体中的每一个的侧壁相邻、并且在所述Ⅲ-N器件层堆叠体中的每一个之下，其中，形成所述栅极堆叠体将所述Ⅲ-N器件层堆叠体锚定到所述硅衬底。
22.根据权利要求21所述的方法，其中，形成所述Ⅲ-N器件层堆叠体包括形成所述沟道半导体层，所述沟道半导体层包括具有20％或更少的In的InGaN。
23.根据权利要求21所述的方法，其中，形成所述Ⅲ-N器件层堆叠体中的每一个还包括：
形成设置在过渡层上的GaN的沟道半导体层；以及
在所述GaN沟道半导体层上形成AlN、AlInN、AlGaN或AlInGaN的极化层。
24.根据权利要求23所述的方法，其中，形成所述过渡层还包括形成选自由晶体氧化物、AlN、AlInN和AlGaN组成的组中的材料。
25.根据权利要求21所述的方法，其中，形成所述栅极堆叠体包括形成所述栅极堆叠体以完全包围所述Ⅲ-N器件层堆叠体中的每一个。
26.一种半导体器件，包括：
设置在衬底上方的沟道材料堆叠体，所述沟道材料堆叠体包括最上部表面、最下部表面和侧壁表面，并且所述沟道材料堆叠体包括设置在极化层与过渡层之间并与所述极化层和所述过渡层横向相邻的Ⅲ族-N沟道层；
栅极电介质层，其位于所述沟道材料堆叠体的所述最上部表面、所述最下部表面和所述侧壁表面上；
栅极电极层，其位于所述栅极电介质层上并且完全包围所述沟道材料堆叠体；以及位于栅极堆叠体的两侧上并且耦合到所述沟道材料堆叠体的源极区和漏极区。
27.根据权利要求26所述的半导体器件，其中，所述过渡层为Ⅲ族-N材料层。
28.根据权利要求27所述的半导体器件，其中，所述Ⅲ族-N材料层选自由AlN、AlGaN和GaN组成的组。
29.根据权利要求26所述的半导体器件，其中，所述过渡层为晶体氧化物层。
30.根据权利要求26所述的半导体器件，其中，所述过渡层具有比所述Ⅲ族-N沟道层宽的带隙。
31.根据权利要求26所述的半导体器件，其中，所述极化层包括铟。
32.根据权利要求31所述的半导体器件，其中，所述铟以所述极化层的大约17％的量存在。
33.根据权利要求26所述的半导体器件，其中，所述极化层为电荷感应层，以可控地供应电荷片形式的载流子。
34.根据权利要求26所述的半导体器件，其中，所述极化层具有比所述Ⅲ族-N沟道层宽的带隙。
35.根据权利要求26所述的半导体器件，其中，所述Ⅲ族-N沟道层为GaN沟道层。
36.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成沟道材料堆叠体，所述沟道材料堆叠体包括最上部表面、最下部表面和侧壁表面，并且所述沟道材料堆叠体包括形成在极化层与过渡层之间并与所述极化层和所述过渡层横向相邻的Ⅲ族-N沟道层；
在所述沟道材料堆叠体的所述最上部表面、所述最下部表面和所述侧壁表面上形成栅极电介质层；
形成位于所述栅极电介质层上并且完全包围所述沟道材料堆叠体的栅极电极层；以及形成位于栅极堆叠体的两侧上并且耦合到所述沟道材料堆叠体的源极区和漏极区。
37.根据权利要求36所述的方法，其中，所述过渡层为Ⅲ族-N材料层。
38.根据权利要求37所述的方法，其中，所述Ⅲ族-N材料层选自由AlN、AlGaN和GaN组成的组。
39.根据权利要求36所述的方法，其中，所述过渡层为晶体氧化物层。
40.根据权利要求36所述的方法，其中，所述过渡层具有比所述Ⅲ族-N沟道层宽的带隙。
41.根据权利要求36所述的方法，其中，所述极化层包括铟。
42.根据权利要求41所述的方法，其中，所述铟以所述极化层的大约17％的量存在。
43.根据权利要求36所述的方法，其中，所述极化层为电荷感应层，以可控地供应电荷片形式的载流子。
44.根据权利要求36所述的方法，其中，所述极化层具有比所述Ⅲ族-N沟道层宽的带隙。
45.根据权利要求36所述的方法，其中，所述Ⅲ族-N沟道层为GaN沟道层。
46.一种半导体器件，包括：
位于衬底上方的第一沟道材料堆叠体，所述第一沟道材料堆叠体包括最上部表面、最下部表面和侧壁表面，并且所述第一沟道材料堆叠体包括在外侧极化层与内侧过渡层之间并与所述外侧极化层和所述内侧过渡层横向相邻的Ⅲ族-N沟道层；
位于所述衬底上方的第二沟道材料堆叠体，所述第二沟道材料堆叠体包括最上部表面、最下部表面和侧壁表面，并且所述第二沟道材料堆叠体包括在外侧极化层与内侧过渡层之间并与所述外侧极化层和所述内侧过渡层横向相邻的Ⅲ族-N沟道层，其中，所述第二沟道材料堆叠体的内侧过渡层面向所述第一沟道材料堆叠体的内侧过渡层；
栅极电介质层，其位于所述第一沟道材料堆叠体和所述第二沟道材料堆叠体二者的所述最上部表面、所述最下部表面和所述侧壁表面上；
栅极电极层，其位于所述栅极电介质层上并且完全包围所述第一沟道材料堆叠体和所述第二沟道材料堆叠体；以及
位于栅极堆叠体的两侧上并且耦合到所述第一沟道材料堆叠体和所述第二沟道材料堆叠体的源极区和漏极区。
47.根据权利要求46所述的半导体器件，其中，所述第一沟道材料堆叠体的过渡层为Ⅲ族-N材料层，并且所述第二沟道材料堆叠体的过渡层为Ⅲ族-N材料层。
48.根据权利要求47所述的半导体器件，其中，所述第一沟道材料堆叠体的Ⅲ族-N材料层选自由AlN、AlGaN和GaN组成的组，并且所述第二沟道材料堆叠体的Ⅲ族-N材料层选自由AlN、AlGaN和GaN组成的组。
49.根据权利要求46所述的半导体器件，其中，所述第一沟道材料堆叠体的过渡层为晶体氧化物层，并且所述第二沟道材料堆叠体的过渡层为晶体氧化物层。
50.根据权利要求46所述的半导体器件，其中，所述第一沟道材料堆叠体的过渡层具有比所述第一沟道材料堆叠体的Ⅲ族-N沟道层宽的带隙，并且所述第二沟道材料堆叠体的过渡层具有比所述第二沟道材料堆叠体的Ⅲ族-N沟道层宽的带隙。
51.根据权利要求46所述的半导体器件，其中，所述第一沟道材料堆叠体的极化层包括铟，并且所述第二沟道材料堆叠体的极化层包括铟。
52.根据权利要求51所述的半导体器件，其中，所述铟以所述第一沟道材料堆叠体的极化层的大约17％的量以及以所述第二沟道材料堆叠体的极化层的大约17％的量存在。
53.根据权利要求46所述的半导体器件，其中，所述第一沟道材料堆叠体的极化层为电荷感应层，以可控地供应电荷片形式的载流子，并且所述第二沟道材料堆叠体的极化层为电荷感应层，以可控地供应电荷片形式的载流子。
54.根据权利要求46所述的半导体器件，其中，所述第一沟道材料堆叠体的极化层具有比所述第一沟道材料堆叠体的Ⅲ族-N沟道层宽的带隙，并且所述第二沟道材料堆叠体的极化层具有比所述第二沟道材料堆叠体的Ⅲ族-N沟道层宽的带隙。
55.根据权利要求46所述的半导体器件，其中，所述第一沟道材料堆叠体的Ⅲ族-N沟道层为GaN沟道层，并且所述第二沟道材料堆叠体的Ⅲ族-N沟道层为GaN沟道层。
56.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成第一沟道材料堆叠体，所述第一沟道材料堆叠体包括最上部表面、最下部表面和侧壁表面，并且所述第一沟道材料堆叠体包括在外侧极化层与内侧过渡层之间并与所述外侧极化层和所述内侧过渡层横向相邻的Ⅲ族-N沟道层；
在所述衬底上方形成第二沟道材料堆叠体，所述第二沟道材料堆叠体包括最上部表面、最下部表面和侧壁表面，并且所述第二沟道材料堆叠体包括在外侧极化层与内侧过渡层之间并与所述外侧极化层和所述内侧过渡层横向相邻的Ⅲ族-N沟道层，其中，所述第二沟道材料堆叠体的内侧过渡层面向所述第一沟道材料堆叠体的内侧过渡层；
在所述第一沟道材料堆叠体和所述第二沟道材料堆叠体二者的所述最上部表面、所述最下部表面和所述侧壁表面上形成栅极电介质层；
形成位于所述栅极电介质层上并且完全包围所述第一沟道材料堆叠体和所述第二沟道材料堆叠体的栅极电极层；以及
形成位于栅极堆叠体的两侧上并且耦合到所述第一沟道材料堆叠体和所述第二沟道材料堆叠体的源极区和漏极区。
57.根据权利要求56所述的方法，其中，所述第一沟道材料堆叠体的过渡层为Ⅲ族-N材料层，并且所述第二沟道材料堆叠体的过渡层为Ⅲ族-N材料层。
58.根据权利要求57所述的方法，其中，所述第一沟道材料堆叠体的Ⅲ族-N材料层选自由AlN、AlGaN和GaN组成的组，并且所述第二沟道材料堆叠体的Ⅲ族-N材料层选自由AlN、AlGaN和GaN组成的组。
59.根据权利要求56所述的方法，其中，所述第一沟道材料堆叠体的过渡层为晶体氧化物层，并且所述第二沟道材料堆叠体的过渡层为晶体氧化物层。
60.根据权利要求56所述的方法，其中，所述第一沟道材料堆叠体的过渡层具有比所述第一沟道材料堆叠体的Ⅲ族-N沟道层宽的带隙，并且所述第二沟道材料堆叠体的过渡层具有比所述第二沟道材料堆叠体的Ⅲ族-N沟道层宽的带隙。
61.根据权利要求56所述的方法，其中，所述第一沟道材料堆叠体的极化层包括铟，并且所述第二沟道材料堆叠体的极化层包括铟。
62.根据权利要求61所述的方法，其中，所述铟以所述第一沟道材料堆叠体的极化层的大约17％的量以及以所述第二沟道材料堆叠体的极化层的大约17％的量存在。
63.根据权利要求56所述的方法，其中，所述第一沟道材料堆叠体的极化层为电荷感应层，以可控地供应电荷片形式的载流子，并且所述第二沟道材料堆叠体的极化层为电荷感应层，以可控地供应电荷片形式的载流子。
64.根据权利要求56所述的方法，其中，所述第一沟道材料堆叠体的极化层具有比所述第一沟道材料堆叠体的Ⅲ族-N沟道层宽的带隙，并且所述第二沟道材料堆叠体的极化层具有比所述第二沟道材料堆叠体的Ⅲ族-N沟道层宽的带隙。
65.根据权利要求56所述的半导体器件，其中，所述第一沟道材料堆叠体的Ⅲ族-N沟道层为GaN沟道层，并且所述第二沟道材料堆叠体的Ⅲ族-N沟道层为GaN沟道层。

说明书全文

纳米尺度模板结构上的Ⅲ族-N晶体管

[0001] 本申请为分案申请，其原申请是2015年5月18日进入中国国家阶段、国际申请日为2013年6月24日的国际专利申请PCT/US2013/047428，该原申请的中国国家申请号是
201380060176.X，发明名称为“纳米尺度模板结构上的III族-N晶体管”。

技术领域

[0002] 本发明的实施例总体上涉及微电子器件和制造，并且更具体地涉及Ⅲ族-N晶体管架构。

背景技术

[0003] 移动计算(例如，智能电话和平板电脑)市场受益于较小的部件形状因子和较低的功耗。因为用于智能电话和平板电脑的当前平台解决方案依赖于安装到电路板上的多个封装集成电路(IC)，因此限制了进一步缩放到更小且功率效率更高的形状因子。例如，除了单独的逻辑处理器IC之外，智能电话将包括单独的功率管理IC(PMIC)、射频IC(RFIC)和WiFi/蓝牙/GPS IC。片上系统(SoC)架构提供缩放的优点，这是板级部件集成无法比拟的。尽管逻辑处理器IC可能自身被视为集成有存储器和逻辑功能的片上系统(SoC)，但是用于移动计算平台的更广泛的SoC解决方案仍然让人难以理解，因为PMIC和RFIC在高电压、高功率和高频率中的两个或更多下进行操作。

[0004] 这样一来，常规移动计算平台通常利用不兼容的晶体管技术，这是针对由PMIC和RFIC执行的不同功能而定制的。例如，PMIC中通常采用横向扩散硅MOS(LDMOS)技术来管理电压转换和功率分配(包括升压和/或降压转换的电池电压调节等)。RFIC中通常利用诸如GaAs 异质结双极晶体管(HBT)的Ⅲ-Ⅴ族化合物半导体来在GHz载波频率下产生足够的功率放大。实施CMOS技术的常规硅场效应晶体管则需要用于移动计算平台内的逻辑和控制功能的第三种晶体管技术。除了在移动计算平台中的各种IC之间不兼容的基础半导体材料之外，用于PMIC中的DC到DC转换开关的晶体管设计通常与用于RFIC中的高频功率放大器的晶体管设计不兼容。例如，硅的相对低的击穿电压要求DC到DC转换器开关中的源极到漏极的分开比功率放大器晶体管可允许的大得多，功率放大器晶体管根据载波频率而需要超过20GHz、最高可达500GHz的Ft(例如，WPAN为60GHz并且因此晶体管需要比60GHz大很多倍的Ft)。这种不同晶体管级设计要求使得各种晶体管设计的制造工艺各不相同并且难以集成到单一工艺中。

[0005] 因此，尽管用于集成PMIC和RFIC功能的移动计算空间的SoC解决方案对于改善可缩放性、降低成本和提高平台功率效率具有吸引力，但SoC解决方案的一个障碍是缺乏具有足够的速度(即，足够高的增益截止频率Ft)和足够高的击穿电压(BV)的可缩放晶体管技术。

[0006] Ⅲ族-氮化物(Ⅲ-N)器件为PMIC和RFIC功能与CMOS的集成提供了有希望的途径，因为可以获得高BV和Ft。然而，至少出于可能导致器件层中的高缺陷密度和较差器件性能的显著的晶格失配和热膨胀失配的原因，硅衬底上的异质外延Ⅲ-N材料堆叠体提出了技术挑战。因此能够提供器件层中的减小的缺陷密度的技术和外延半导体堆叠体架构是有利的。附图说明

[0007] 通过说明而非限制的方式示出了本发明的实施例，并且在结合附图参考以下具体实施方式时，可以更充分地理解本发明的实施例，在附图中：

[0008] 图1是根据本发明的实施例的示出制造Ⅲ-N场效应晶体管(FET)的方法的流程图；

[0009] 图2A、2B和2C示出了根据实施例的在衬底上执行图1中的方法的操作时的等距视图；

[0010] 图3A、3B和3C示出了根据实施例的在执行图1中的方法的特定操作之后的穿过图2C中所示的平面的截面图；

[0011] 图4A、4B和4C示出了根据实施例的穿过Ⅲ-N FET的沟道区的截面；

[0012] 图5是根据本发明的实施例的移动计算设备的Ⅲ族-N SoC实施方式的功能框图；以及

[0013] 图6示出了根据本发明的一种实施方式的计算设备的功能框图。

具体实施方式

[0014] 在以下描述中，阐述了许多细节，然而，对于本领域技术人员而言显而易见的是，在没有这些具体细节的情况下也可以实践本发明。在一些实例中，公知的方法和设备以框图的形式而不是以细节的形式示出，以避免使本发明难以理解。在整个说明书中，对“实施例”的引用表示结合实施例所描述的特定特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，在整个说明书中的各处出现的短语“在实施例中”不一定指代本发明的同一个实施例。此外，特定特征、结构、功能或特性可以采用任何适合的方式组合在一个或多个实施例中。例如，第一实施例可以与第二实施例组合，只要这两个实施例彼此不互斥。

[0015] 术语“耦合”和“连接”及其衍生词在本文中可以用于描述部件之间的结构关系。应该理解，这些术语并不是要作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多元件彼此直接物理接触或电接触。“耦合”可以用于指示两个或更多元件彼此直接或间接地(其间具有其它中间元件)物理接触或电接触，和/或指示两个或更多元件彼此配合或相互作用(例如，如在因果关系中)。

[0016] 本文中使用的术语“在…之上”、“在…之下”、“在….之间”和“在…上”指代一个材料层相对于其它层的相对位置。像这样，例如，设置在一个层之上或之下的另一个层可以与该层直接接触，或可以具有一个或多个中间层。此外，设置在两个层之间的一个层可以与这两个层直接接触，或可以具有一个或多个中间层。相比之下，第二层“上”的第一层与该第二层直接接触。

[0017] 本文中描述的是形成在诸如硅鳍状物侧壁之类的模板锚上的Ⅲ-N MOSFET的实施例，以实现Ⅲ-N器件层中的减小的缺陷密度。在实施例中，Ⅲ-N过渡层形成在兼容晶体硅鳍状物的侧壁的(111)或(110)表面上。Ⅲ-N半导体沟道还形成在过渡层上。在某些实施例中，半导体沟道包括铟(In)，以增大半导体沟道的导带与模板锚材料的导带的偏离。在其它实施例中，兼容晶体硅鳍状物是牺牲性的并且在Ⅲ-N外延之后的晶体管制造期间被移除或氧化，或者以其它方式转换成电介质锚。在采用牺牲性的兼容外延模板或心轴的特定实施例中，Ⅲ-N半导体沟道大体上是纯GaN。在去除晶体硅外延心轴时，可以由Ⅲ-N晶体管来维持较高击穿电压。

[0018] 在实施例中，本文中描述的高电子迁移率FET用于将RFIC与PMIC集成以实现高电压和/或高功率电路的SoC解决方案中。利用本文中描述的晶体管结构，SoC解决方案可以为产品提供移动计算平台所需的特定电流和功率要求。快速开关高电压晶体管能够应对高输入电压摆动并且在RF频率下提供高功率附加效率。在实施例中，本文中描述的Ⅲ-N晶体管架构与诸如平面和非平面硅CMOS晶体管技术之类的Ⅳ族晶体管架构单片集成。在特定实施例中，本文中描述的Ⅲ-N晶体管用于将高功率无线数据传输和/或高电压功率管理功能与低功率COMS逻辑数据处理集成的SoC架构中。适合于宽带无线数据传输应用的高频率操作是可能的，而使用大带隙Ⅲ-N材料还提供了高BV，从而能够为无线数据传输应用产生足够的RF输出功率。高Ft/Fmax和高电压能力的这种组合还使本文中描述的Ⅲ-N FET架构能够用于利用减小尺寸的电感元件的DC到DC转换器中的高速开关应用。由于功率放大和DC到DC开关应用都是智能电话、平板电脑和其它移动平台中的关键功能块，所以本文中描述的结构可以用在用于这种设备的SoC解决方案中。

[0019] 图1是根据本发明的实施例的示出制造Ⅲ-N场效应晶体管(FET)的方法101的流程图。图2A、2B和2C示出了根据实施例的在衬底上执行图1中的方法的操作时的等距视图。通常，方法101需要在结构化的纳米尺度模板锚上外延生长Ⅲ-N半导体晶体，然后在器件制造期间对模板锚进行处理以提供具有适当性能并且可以与CMOS制造集成的Ⅲ-N FET器件。在尺度足够小时，结构化外延生长可以将Ⅲ-N器件层中的缺陷从硅上Ⅲ-N均厚生长的典型的～1e9/cm2减小。利用在模板锚的纳米尺度表面上进行的生长，可以操控缺陷以便将其传播到锚结构中，由此减小本来会传播到Ⅲ-N器件膜中的缺陷数量。纳米尺度结构的一个优点是它们具有大的表面体积比，其提供了大的自由表面面积，用于释放由于热膨胀系数和高生长温度的失配而形成的应力。

[0020] 参考图1，方法101开始于操作110，在衬底上形成模板结构，其能够引晶(seed)并锚定Ⅲ-N外延膜，例如以鳍状物的形状。在示例性实施例中，模板锚结构是单晶硅，并且如图2A中进一步所示，在衬底203中形成具有第一和第二相对侧壁210A、210B的鳍状物210。在示例性实施例中，衬底203大体上是单晶并且是(100)硅(即，具有(100)顶表面)或(110)硅(即，具有(110)顶表面)。对于(110)硅实施例，垂直侧壁210A、210B是(111)表面。(111)晶体平面对于Ⅲ-N外延生长是有利的，因为晶格失配仅为大约16％。对于(100)硅实施例，在侧壁的取向沿(100)平面上的<110>方向时，(110)平面存在于鳍状物侧壁210A、210B上。(110)晶体平面对于Ⅲ-N外延生长也是有利的，因为(110)硅平面具有处于(111)Si的失配与(100)Si的失配之间的与Ⅲ-N的失配(大约42％)。(100)和(110)衬底晶体取向对于硅晶体管的形成(例如，在未被Ⅲ-N外延层覆盖的其它区域中)也是有利的并且因此对于要将形成在鳍状物210上的Ⅲ族-N晶体管与硅CMOS晶体管技术单片集成的实施例是理想的。注意，具有相似失配晶格常数的其它衬底也可以受益于本文中描述的模板锚，所述其它衬底例如但不限于包括锗(Ge)的衬底，其可以与硅形成合金、或是纯净形式。

[0021] 在实施例中，外延模板锚具有纳米尺度的表面。表面面积:体积比是影响外延质量的结构化模板锚的重要特性，并且较高的自由表面面积提高了外延晶体质量。在图2A所示的示例性实施例中，鳍状物210具有小于50nm并且有利地小于20nm的鳍状物宽度WF临界尺寸(CD)，同时具有小于100nm并且有利地在25nm与100nm之间的鳍状物高度HF，其中WF小于20nm。如本文进一步所述，侧壁210A、210B上生长的Ⅲ-N外延层最终将明显厚于示例性实施例中的WF。窄的鳍状物宽度WF将改善鳍状物210相对于尺度更大的硅块体的兼容性，从而可以使鳍状物210发生应变(例如，压缩)以减小Ⅲ-N外延层中的应力(例如，张力)，如果鳍状物210具有较大宽度以及较低的兼容性，则会诱发这种应力。Ⅲ-N外延的晶种层中的该兼容性能够允许薄得多的Ⅲ-N层实现用于适当的Ⅲ-N晶体管特性的足够的缺陷密度。

[0022] 在鳍状物的两侧上同时生长相同的Ⅲ-N外延堆叠体的实施例中，应力(应变)是关于鳍状物210的纵向中心线对称的，从而有利地平衡了鳍状物的侧面之间的应力。鳍状物高度HF小于100nm的优点是处于大约Ⅲ-N晶粒聚合的尺寸内。因此，鳍状物210用作沿至少2个轴(图2中的z和x轴)具有低于100nm的尺寸的模板结构。在本文中与鳍状物的长度相关联的第三个尺寸可以比临界尺寸(例如，1μm或更大)的轴大一个数量级或更多。利用这种尺寸，可以预期缺陷密度相对于非兼容晶种层(例如，体衬底或尺寸明显大于Ⅲ-N外延层厚度的大模板结构)上的Ⅲ-N外延膜生长会减小至少三个数量级。

[0023] 如图2A中进一步所示，鳍状物210被诸如通过化学汽相沉积(CVD)或其它常规技术沉积的二氧化硅或其它电介质之类的硬掩模243封盖。硬掩模243与鳍状物210一起被图案化并且可能会阻挡鳍状物210的顶表面上的随后的外延生长。在鳍状物侧壁210A、210B的任一侧上与鳍状物210相邻的是覆盖衬底203的顶表面的隔离电介质241。隔离电介质241可以是任何常规电介质，例如通常用于沟槽隔离的那些电介质等(例如，二氧化硅)。隔离电介质241的存在提供了形成在鳍状物侧壁210A、210B上的外延Ⅲ-N层之间的隔离并且在利用选择性外延工艺(例如，MOCVD)的情况下，隔离电介质241也可以是减小进行外延生长的半导体表面面积、减小微加载效应等的有利手段。尽管可以通过多种方式进行鳍状物的图案化，但示例性技术需要对硬掩模243进行图案化、对硬掩模243周围的衬底203进行凹陷蚀刻(例如，利用沟槽蚀刻)、利用硬掩模243沉积并平面化隔离电介质241的水平面、以及使隔离电介质241凹陷以暴露鳍状物侧壁210A、210B的期望高度。

[0024] 返回图1，在操作115处，在鳍状物的晶体表面上进行外延生长。鳍状物要用作用于生长的模板/晶种以及用于衬底的物理锚。参考图2B，最终生长在鳍状物上的任何Ⅲ-N半导体层将具有垂直于鳍状物侧壁210A、210B或大体上平行于衬底203的顶表面的c轴。

[0025] 在所示实施例中，作为第一层，晶体缓冲或过渡层外延形成在模板锚的(111)侧壁表面上。该过渡层要适应从模板表面(例如，硅)到随后生长的Ⅲ-N半导体沟道层的晶格常数变化。过渡层可以是一个或多个Ⅲ-N材料或晶体氧化物。在某些实施例中，由于载流子约束并且因此由于进入鳍状物210的减小的晶体管电流泄漏，过渡层有利地具有带隙比随后生长在Ⅲ-N缓冲层之上的沟道层宽的材料。对于这种实施例，示例性Ⅲ-N材料包括AlN、AlGaN和GaN。更具体地，对于一个AlxIn1-xN层，Al的摩尔百分比大约为83(例如，Al0.83In0.17N)，尽管准确的浓度可以在过渡层的整个厚度上变化。尽管AlxIn1-xN过渡层呈现了许多优点，但要特别注意，AlxIn1-xN的外延生长温度较低。无论是通过MBE或MOCVD、MOVPE等进行生长，AlxIn1-xN的生长都比很多替代的Ⅲ-N材料低大约300℃。对于一个AlGaN实施例，Al的摩尔百分比不大于30％(例如，Al<0.3Ga>0.7N)，尽管准确的浓度可能在过渡层的整个厚度上变化。

[0026] 可以用作过渡层的示例性晶体电介质包括诸如TiN、SiN、AlN的纤锌矿晶体氮化物和诸如Al2O3、Gd2O3、Sc2O3、Ta2O5和TiO2的纤锌矿晶体氧化物。这种材料层通常被沉积为多晶层并且然后在受到Ⅲ-N半导体的高生长温度作用时，容易形成适合于Ⅲ-N生长的纤锌矿结晶度。如图2B中进一步所示，过渡层215A和215B分别同时形成在鳍状物侧壁210A、210B上。在有利的实施例中，通过MOCVD或MOVPE将Ⅲ-N过渡层215A生长为小于100nm厚(具有沿图2B中的x轴的厚度)，而通过原子层沉积将纤锌矿晶体氮化物和氧化物沉积为5-10nm的厚度。

[0027] 返回图1，方法101然后进行到操作117或118，用于生长Ⅲ-N沟道半导体层。通常，沟道半导体层大体上是单晶并且尽管在本文中被称为“单晶”，但是本领域普通技术人员将领会，仍然可能存在低水平的晶体缺陷作为不完美外延生长工艺的工件。通常，沟道层中的Ⅲ-N半导体应该具有相对高的载流子迁移率并且因此在实施例中，沟道层大体上是未掺杂的Ⅲ族-氮化物材料(即，最小化的杂质浓度)，以实现最小杂质散射。

[0028] 图2B还示出了设置在过渡层217A、217B上的Ⅲ-N沟道半导体层217A和217B。在一个实施例中，在操作117(图1)处，包括铟(In)的Ⅲ-N沟道外延生长在过渡层之上。通过在Ⅲ-N沟道中包括铟(即，InGaN沟道)，可以明显增大沟道半导体与硅鳍状物210的导带偏离，以约束沟道半导体层(例如，层217A，217B)内的载流子(电子)。在没有足够的电荷约束的情况下，模板结构内的电荷可能会累积并(例如，通过泄漏和/或寄生沟道的形成)劣化器件性能。因此，尽管GaN沟道提供相对于硅的非常小的导带偏离并且因此过渡层必须还用作需要生长在过渡层之上的背势垒或附加背势垒，可以使InGaN沟道半导体层具有足够的导带偏离，以使生长在外延模板结构上的Ⅲ-N层的总厚度有利地减小(最小化)和/或使缓冲材料的选择可能具有更大的灵活性。在示例性实施例中，InGaN沟道半导体层包括10-20％的铟并且在某些这种实施例中，通过MOCVD或MOVPE将InGaN沟道半导体层生长为不超过50nm的厚度(图2B中的x轴)。

[0029] 在替代的实施例中，方法101继续进行到操作118，其中GaN沟道层生长在过渡层之上。相对于宽带隙和相关联的高击穿电压，GaN是有利的。对于这种实施例，再次有利地通过MOCVD或MOVPE将GaN沟道半导体层生长为不超过50nm的厚度。然而，如参考操作117所述，GaN沟道半导体层内的载流子约束在没有较宽带隙的过渡层用作硅模板与沟道之间的势垒的情况下存在问题。尽管在一些实施例中，过渡层对于载流子约束可能是足够的，但在其它实施例中，例如在过渡层也是GaN的情况下，硅模板锚(例如，鳍状物210)的存在可能为载流子约束带来问题。对于这种实施例，方法101还需要在将外延模板锚用于生长晶种功能之后将其去除或对其进行材料转换。然后可以将硅鳍状物(或类似的模板锚)视为牺牲特征或“外延心轴”。

[0030] 在操作117或118之后，在操作120或121处分别形成Ⅲ-N极化层。在操作120或121处，Ⅲ-N盖层或极化层外延生长在沟道半导体层之上(例如，通过MOCVD或MOVPE)并且在功能上用作电荷感应层，以可控地供应电荷片形式的载流子，电荷片通常被称为2D电子气(在图4A中被示出为219A和219B的2DEG)。图2B示出了示例性极化层220A、220B，其厚度可以在1nm与20nm之间的范围内，但是该厚度有利地小于10nm。

[0031] 极化层还可以用作载流子约束的手段，其中带隙足够宽。对于示例性实施例，极化层是片电荷的源并且用作顶部势垒，以实现外延Ⅲ-N材料的减小的、最小化的总厚度。然而，在其它实施例中，可以连同不同成分的薄顶部势垒层一起使用成分不同的电荷感应层，以允许晶体管阈值电压调整，同时确保薄的(例如，>0.5nm)宽带隙材料位于沟道半导体层的表面，以实现减小的合金散射和高载流子迁移率。

[0032] 作为在Ⅲ-N沟道半导体层和极化层(或中间电荷感应层)中利用材料的不同极化的结果，可以提供能够通过选择功函数金属作为随后形成的栅极电极和/或沿栅极长度(例如，对于示例性横向晶体管为图2B中的y维度并且对于纵向晶体管为图2B中的z维度)控制半导体厚度而被调制的电荷密度。这样一来，晶体管的性能特性将取决于为极化层、沟道半导体层和栅极电极选择的材料。

[0033] 在方法101的实施例中，在操作120(其中沟道层为InGaN)或在操作121(其中沟道层为GaN)处，包括AlInGaN、AlGaN、AlInN或AlN的至少其中之一的极化层220A、220B生长在沟道半导体层上。在一个示例性实施例中，极化层220A、220B具有大约17％的In。在实施例中，极化层220A、220B仅具有本征杂质掺杂水平(例如，i-AlwIn1-wN)。在其它实施例中，在操作120或121处，可以生长Ⅲ族-氮化物的多层堆叠体(例如，AlInN/AlN堆叠体，并且堆叠体的AlN层与沟道半导体层217A、217B相邻)。

[0034] 如图2B进一步所示，在鳍状物侧壁210A、210B上外延生长Ⅲ-N器件层堆叠体之后，去除电介质硬掩模243以暴露硅鳍状物210和/或执行外延层的极化。

[0035] 在操作121之后(图1)，方法101继续进行操作130或操作135，在操作130处将模板锚(例如，硅鳍状物210)相对于外延层有选择性(例如，相对于过渡层215A、215B等有选择性)地去除，在操作135处将模板锚(例如，硅鳍状物210)转换成电介质锚。对于这些实施例中的任一个，硅鳍状物210停止作为晶体半导体而存在，这在要在高电压下操作Ⅲ-N晶体管的情况下是特别有利的，高电压会在硅鳍状物210中感生电场，导致硅的击穿。因此，在GaN沟道层设置在GaN过渡层上的对高击穿电压操作有利的一个实施例中，去除硅模板用来约束载流子并提高Ⅲ-N晶体管的击穿电压。

[0036] 根据本发明的实施例的Ⅲ-N FET的沟道区在图3A、3B和3C中示出，图3A、3B和3C是在栅极堆叠体(栅极电介质和栅极电极)形成在Ⅲ-N外延层上的操作160(图1)之前的点处的对应于图2C中所示的A-A'平面的截面图。图3A对应于操作120之后的点并且图3B和3C分别对应于操作130和135之后的点。

[0037] 对于图3A所示的实施例，在操作120之后存在Ⅲ-N外延层以及硅鳍状物210。因此，对于沟道半导体层已经被设计用于偏离硅的导带(例如，具有InGaN沟道)、或者过渡层具有足够宽的带隙的实施例，硅鳍状物210不必是牺牲性的(在方法101然后继续进行到操作160的情况下)。然而，即使在存在导带偏离的情况下，去除硅鳍状物210仍然可以改善载流子约束和/或改善器件在其它能力(例如，实现较高击穿电压)上的性能。

[0038] 对于图3B所示的实施例，在操作130处(图1)将硅鳍状物210从暴露的顶表面蚀刻掉以形成Ⅲ-N外延层之间的间隙或沟槽330(图3B)。在操作130处可以利用现有技术中已知的将蚀刻硅但不蚀刻Ⅲ-N外延层的很多化学物质中的任一种。因此，对于沟道半导体层未被设计用于偏离硅的导带(例如，具有GaN沟道)的实施例，在继续进行操作160之前有利地去除硅鳍状物210。在某些这种实施例中，在沿模板鳍状物的长度形成结构支撑之后，执行牺牲外延的去除。通常，甚至还可以任选地在随后去除(或转换)硅鳍状物210的情况下形成这种支撑，以方便制造诸如栅极堆叠体、栅极堆叠体间隔体、源极/漏极等的其它晶体管结构。图2C示出了牺牲结构形式的支撑224，其随后被去除以在与牺牲支撑244相同的位置处形成晶体管源极/漏极区或栅极堆叠体。替代地，支撑224可以是永久结构，其中去除硅鳍状物制造它们不会产生显著问题。

[0039] 如图2C所示，支撑224要沿着鳍状物210的长度(y轴)的仅一部分延伸，以便沿长度226暴露鳍状物的顶表面，以在随后形成栅极堆叠体和/或源极/漏极区之前进一步处理。在一个示例性实施例中，三个牺牲支撑224由牺牲电介质和/或多晶硅构成，它们可以例如是均厚沉积的并且利用现有技术常规的等离子体蚀刻工艺进行图案化。在图案化以形成牺牲支撑224之后，电介质间隔体(未示出)可以形成在牺牲支撑224的侧壁上。

[0040] 对于图3C中所示的实施例，例如通过在操作135(图1)处对暴露鳍状物顶表面以进行化学处理来将硅鳍状物210转换为基于硅的电介质锚，例如二氧化硅、氮化硅或氮氧化硅(SiOxNy)，这在Ⅲ-N外延层之间形成电介质锚335(图3C)。对于这种实施例，可以在锚的转换之前或之后形成支撑224(图2C)或者可以全部省去。由鳍状物的纳米尺度产生的小的硅体积便于将鳍状物转换成电介质锚。例如，在高度小于100nm的情况下，可以在操作135(图1)处利用适度的热和/或等离子体氧化和/或氮化处理条件来氧化鳍状物的整个高度。此外，在鳍状物宽度(WF)为20nm或更小的情况下，减小了与硅的氧化或氮化相关联的体积变化，从而可以通过Ⅲ-N外延层的应变来调整与硅转换相关联的膨胀的大小。实际上，电介质转换期间的硅鳍状物210的非晶化可以允许进一步减小Ⅲ-N外延层的应力(应变)和/或相对于其“生长时”状态而进一步减小缺陷密度。

[0041] 在完成结构化外延生长并任选地处理或去除硅模板以改善载流子约束的情况下，方法101在操作160处完成共形栅极堆叠体的形成。然后还可以在栅极堆叠体的相对侧上执行源极/漏极区的掺杂或外延生长，尽管图1中未示出。可以在图2C所示的器件结构上形成栅极堆叠体和/或源极/漏极区，栅极堆叠体沉积在长度226内或在去除的支撑224上。图4A、4B和4C分别示出了Ⅲ-N FET 401、402、403的截面，它们沿着穿过FET的沟道部分的平面，以使Ⅲ-N层的C轴与图4A-4C中的x轴重合。如图4A所示，在宽度WF有利地小于20nm的硅鳍状物
210的每个侧壁上的是外延堆叠体，其厚度Tepi有利地小于200nm，并且过渡层215A、215B的厚度TB有利地小于100nm。沟道半导体层217A、217B均具有2DEG 219A和219B，分别具有Ⅲ-N FET 401的沿y轴(离开图4A的页面)的电流。

[0042] 设置于极化层220A、220B之上的是共形栅极电介质240，例如但不限于一层或多层氮化硅(SixNy)、二氧化硅(SiO2)、氧化铝(Al2O3)、Gd2O3、HfO2、诸如HfOSiO、TaSiO、AlSiO的高k硅酸盐、以及诸如HfON、SiON、AlON、ZrSiON、HfSiON或Ⅲ族-ON的高k氮氧化物。在实施例中，栅极电介质240包括电介质层，以钝化栅极电极250与Ⅲ-N外延堆叠体的c平面表面({0001}平面)之间的界面，以保持高沟道迁移率并减小栅极泄漏电流。在一个实施例中，通过ALD沉积栅极电介质240，用于进行充分的侧壁表面覆盖。

[0043] 设置于栅极电介质240之上的是包括功函数金属的栅极电极层250，功函数金属被选择为利用包括以下材料的示例性导电栅极材料获得期望的晶体管阈值电压(Vt)(例如，大于0V等)：钨(W)、铝(Al)、钛(Ti)、钽(Ta)、镍(Ni)、钼(Mo)、锗(Ge)、铂(Pt)、金(Au)、钌(Ru)、钯(Pd)、铱(Ir)、它们的合金、硅化物、碳化物、氮化物和磷化物。在实施例中，通过ALD沉积栅极电极层250，用于进行充分的侧壁表面覆盖。

[0044] 对于图4A、4B和4C中所示的示例性实施例，Ⅲ-N晶体管采用两个相同的沟道区(例如，2DEG 219A、219B)，它们具有由栅极电极层250上的电势并行控制的导电性质。因此，Ⅲ-N MOS晶体管的2DEG的有效电流承载宽度大致等于生长Ⅲ-N外延堆叠体的硅鳍状物210的高度(HF)的两倍。因此，即使Ⅲ-N MOS晶体管具有极性性质，也由每个硅鳍状物形成多个晶体管沟道。

[0045] 如图4A进一步所示，晶体管401在最终晶体管结构中保留硅鳍状物210。然而对于图4B中所示的晶体管402，其中已经在形成栅极堆叠体之前去除了硅鳍状物210，栅极电介质层240直接接触过渡层215A、215B。栅极电极层250还设置在过渡层215A、215B之间并由共形栅极电介质层240与外延层隔离。在示例性实施例中，在形成栅极堆叠体之前(例如，在去除硅鳍状物之前或之后)使隔离电介质241凹陷，这允许栅极电介质240和栅极金属完全包围两个Ⅲ-N外延层堆叠体。图4C示出了晶体管403的沟道区，其包括设置在过渡层215A和215B之间的基于硅的电介质鳍状物335。对于这种实施例，根据隔离电介质241是否在形成栅极堆叠体之前凹陷以及是否在凹陷蚀刻期间对电介质鳍状物335进行底切，栅极电介质
240可以或可以不完全包围Ⅲ-N外延层堆叠体对。

[0046] 图5是根据本发明的实施例的移动计算平台的SoC实施方式的功能框图。移动计算平台500可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台500可以是平板电脑、智能电话、膝上型计算机等中的任一种并且包括允许接收用户输入的显示屏505(其在示例性实施例中为触摸屏(例如，电容性、电感性、电阻性等))、SoC 510和电池513。如图所示，SoC 510的集成水平越高，移动计算平台500内的由电池513占用以获得充电之间的最长操作寿命、或由诸如固态驱动器之类的存储器(未示出)占用以获得最大功能性的形状因子越大。

[0047] 取决于其应用，移动计算平台500可以包括其它部件，所述其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。

[0048] 扩展视图520中进一步示出了SoC 510。取决于实施例，SoC 510包括衬底102(即，芯片)的一部分，在该部分上制造了功率管理集成电路(PMIC)515、包括RF发送器和/或接收器的RF集成电路(RFIC)525、其控制器511以及一个或多个中央处理器内核530、531中的两个或更多。RFIC 525可以实施多种无线标准或协议中的任一种，包括但不限于Wi-Fi(IEEE802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。RFIC 525可以包括多个通信芯片。例如，第一通信芯片可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

[0049] 本领域的技术人员将领会，在这些功能不同的电路模块中，通常唯一地采用CMOS晶体管，除了在PMIC 515和RFIC 525中。在本发明的实施例中，PMIC 515和RFIC 525采用本文中描述的Ⅲ族-氮化物晶体管(例如，Ⅲ族-氮化物晶体管401)中的一个或多个，其利用本文中描述的水平c轴Ⅲ-N外延堆叠体的实施例。在其它实施例中，将采用本文中描述的Ⅲ族-氮化物晶体管的PMIC 515和RFIC 525与硅CMOS技术中提供的控制器511和处理器内核530、531中的一个或多个集成，硅CMOS技术与PMIC 515和/或RFIC 525单片集成到(硅)衬底
102上。将领会，在PMIC 515和/或RFIC 525内，不必排除CMOS来利用本文中描述的高电压、高频率能力的Ⅲ族-氮化物晶体管，而是还可以在PMIC 515和RFIC 525中的每一个中包括硅CMOS。

[0050] 在存在高电压摆动的情况下(例如，PMIC 515内的7-10V电池功率调节、DC到DC转换等)，可以特别地利用本文中描述的Ⅲ族-氮化物晶体管。如图所示，在示例性实施例中，PMIC 515具有耦合到电池513的输入并具有向SoC 510中的所有其它功能模块提供电源的输出。在其它实施例中，在附加IC设置在移动计算平台500内、但不设置在SoC 510内的情况下，PMIC 515的输出还向SoC 510之外的所有这些附加IC提供电流源。

[0051] 如进一步示出的，在示例性实施例中，PMIC 515具有耦合到天线的输出并且还可以具有耦合到SoC 510上的诸如RF模拟和数字基带模块(未示出)之类的通信模块的输入。替代地，这种通信模块可以设置在SoC 510的片外IC上并且耦合到SoC 510中，用于进行传输。取决于所利用的Ⅲ族-氮化物材料，本文中描述的Ⅲ族-氮化物晶体管(例如，Ⅲ-N晶体管401)还可以提供具有载波频率(例如，在针对3G或GSM蜂窝通信设计的RFIC525中为
1.9GHz)的至少十倍的Ft的功率放大晶体管所需的大的功率附加效率(PAE)。

[0052] 图6示出了根据本发明的一种实施方式的计算设备600。计算设备600容纳板602。板602可以包括很多部件，包括但不限于处理器604和至少一个通信芯片606。处理器604物理和电耦合到板602。在一些实施方式中，至少一个通信芯片606也物理和电耦合到板602。
在其它实施方式中，通信芯片606是处理器604的部分。

[0053] 取决于其应用，计算设备600可以包括可以或可以不与板602物理和电耦合的其它部件。这些其它部件包括但不限于：易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、加密处理器、芯片集、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。

[0054] 通信芯片606可以实现用于来往于计算设备600的数据传输的无线通信。术语“无线”及其衍生词可以用于描述电路、设备、系统、方法、技术、通信信道等等，其可以通过使用调制的电磁辐射而经由非固态介质传送数据。术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中相关联的设备可能不包含任何线路。通信芯片606可以实施多种无线标准或协议中的任何一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、及其衍生物、以及被指定为3G，4G，5G和更高代的任何其它无线协议。计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短范围的无线通信，例如，Wi-Fi和蓝牙，并且第二通信芯片606可以专用于较长范围的无线通信，例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。

[0055] 计算设备600的处理器604包括封装在处理器604内的集成电路管芯。在本发明的一些实施例中，处理器的集成电路管芯包括一个或多个器件，例如根据本文中其它位置所描述的实施例构建的MOS-FET。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将这些电子数据转换成可以存储在寄存器和/或存储器中的其它电子数据的任何设备或设备的一部分。

[0056] 通信芯片606还包括封装在通信芯片606内的集成电路管芯。根据本发明的另一个实施例，通信芯片的集成电路管芯包括一个或多个器件，例如具有根据本文中其它位置所描述的实施例的特征和/或根据其制造的MOS-FET。

[0057] 在其它实施方式中，计算设备600内容纳的另一个部件可以包含集成电路管芯，其包括一个或多个器件，例如具有根据本文中其它位置所描述的实施例的特征和/或根据其制造的MOS-FET。

[0058] 在实施例中，计算设备600可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器或数字视频记录器。

[0059] 要理解，以上描述旨在进行说明，而非进行限制。例如，尽管附图中的流程图示出由本发明的特定实施例执行的操作的特定顺序，但是应该理解，并不要求这种顺序(例如，替代的实施例可以按照不同的顺序执行操作、组合某些操作、重叠某些操作等)。此外，本领域中的技术人员在阅读并理解以上描述后，许多其它实施例将是显而易见的。尽管已经参考具体示例性实施例对本发明进行了描述，但是应该认识到，本发明不限于所描述的实施例，而是可以在所附权利要求的精神和范围内利用实施例的修改和改变来实践本发明。因此，应该参考所附权利要求、以及为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。

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纳米尺度模板结构上的Ⅲ族-N晶体管

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