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衬底处理方法及通过所述衬底处理方法制造的 半导体器件

阅读：1023发布：2020-06-05

专利汇可以提供衬底处理方法及通过所述衬底处理方法制造的半导体器件专利检索，专利查询，专利分析的服务。并且本发明提供一种衬底处理方法及通过所述衬底处理方法制造的半导体器件，所述衬底处理方法可防止在具有台阶式结构的垂直与非器件中选择性地沉积接地焊盘的工艺中沉积在每一台阶上的接地焊盘的厚度不均匀，其包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；及对所述堆叠结构进行蚀刻以形成台阶式结构，所述台阶式结构具有上表面、下表面及连接所述上表面与下表面的侧表面。所述方法亦包括在所述台阶式结构上形成阻挡层；在所述阻挡层上形成掩模层；通过利用第一蚀刻溶液对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；及利用第二蚀刻溶液对被暴露出的所述阻挡层进行蚀刻；所述方法还包括利用第三蚀刻溶液对所述掩模层进行蚀刻。，下面是衬底处理方法及通过所述衬底处理方法制造的半导体器件专利的具体信息内容。

权利要求

1.一种衬底处理方法，其特征在于，包括：
将包括绝缘层与牺牲层的堆叠结构堆叠多次；
对所述堆叠结构进行蚀刻，以形成结构，所述结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；
在所述结构上形成阻挡层，以覆盖所述结构；
在所述阻挡层上形成掩模层，以覆盖所述阻挡层；
通过对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；
对被暴露出的所述阻挡层进行蚀刻；以及
对所述掩模层进行蚀刻。
2.根据权利要求1所述的衬底处理方法，其特征在于，在将被暴露的所述阻挡层以及所述掩模层进行暴露以及蚀刻的期间，位于所述结构的所述上表面与所述下表面上的所述阻挡层的厚度是均匀的。
3.根据权利要求1所述的衬底处理方法，其特征在于，对被暴露出的所述阻挡层进行蚀刻包括对所述阻挡层进行各向同性蚀刻，以形成具有比位于所述结构的所述上表面及所述下表面上的所述掩模层的宽度小的宽度的所述阻挡层。
4.根据权利要求1所述的衬底处理方法，其特征在于，暴露出所述阻挡层的所述至少一部分包括对位于所述结构的所述侧表面上的所述掩模层进行蚀刻。
5.根据权利要求1所述的衬底处理方法，其特征在于，还包括在形成所述掩模层之前，对位于所述结构的所述上表面及所述下表面上的所述阻挡层进行选择性致密化。
6.根据权利要求1所述的衬底处理方法，其特征在于，在对被暴露出的所述阻挡层进行蚀刻的期间，位于所述结构的所述上表面及所述下表面上的所述阻挡层的蚀刻速率低于位于所述结构的所述侧表面上的所述阻挡层的蚀刻速率。
7.根据权利要求1所述的衬底处理方法，其特征在于，还包括：在暴露出所述阻挡层的所述至少一部分之前，对位于所述结构的所述上表面及所述下表面上的所述掩模层进行选择性致密化。
8.根据权利要求1所述的衬底处理方法，其特征在于，还包括：
在由所述牺牲层及所述阻挡层形成的牺牲字线结构上形成层间绝缘层；
移除所述牺牲字线结构；以及
形成与经移除所述牺牲字线结构的空间对应的导电字线结构，
所述导电字线结构包括：
第一导电层，朝沟道延伸；以及
第二导电层，位于所述第一导电层上，其中所述第二导电层具有第一侧壁以及与所述第一侧壁相对的第二侧壁，且
所述第一侧壁以及所述第二侧壁中的每一者具有朝向各自对应的侧壁的凹陷的部分。
9.根据权利要求1所述的衬底处理方法，其特征在于，所述结构具有台阶式的形状。
10.一种衬底处理方法，其特征在于，包括：
在第一方向上交替地堆叠n个第一氧化硅层与n个第一氮化硅层，其中n是大于或等于2的自然数；
对经堆叠的所述第一氧化硅层与所述第一氮化硅层进行蚀刻，以形成n层台阶式结构，所述n层台阶式结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；
在所述n层台阶式结构的所述上表面、所述下表面及所述侧表面上形成第二氮化硅层；
对所述上表面及所述下表面上的所述第二氮化硅层进行选择性致密化；
在所述第二氮化硅层上形成第二氧化硅层；
对所述上表面及所述下表面上的所述第二氧化硅层进行选择性致密化；
移除所述第二氧化硅层的未致密化部分；
移除所述第二氮化硅层的未致密化部分；以及
移除所述第二氧化硅层的致密化部分。
11.根据权利要求10所述的衬底处理方法，其特征在于，在移除所述第二氧化硅层与所述第二氮化硅层的所述未致密化部分以及移除所述第二氧化硅层的所述致密化部分的期间，在对所述第二氮化硅层进行选择性致密化的期间经致密化的所述第二氮化硅层的厚度不发生改变。
12.根据权利要求10所述的衬底处理方法，其特征在于，
利用第一蚀刻溶液以移除所述第二氧化硅层的所述未致密化部分，且
利用第二蚀刻溶液以移除所述第二氧化硅层的所述致密化部分。
13.根据权利要求12所述的衬底处理方法，其特征在于，
所述第一蚀刻溶液与所述第二蚀刻溶液是相同的溶液，且
移除所述第二氧化硅层的所述致密化部分的蚀刻时间长于移除所述第二氧化硅层的所述未致密化部分的蚀刻时间。
14.根据权利要求10所述的衬底处理方法，其特征在于，
所述n层台阶式结构的每一台阶包括：
形成在所述台阶的下部部分处的所述第一氧化硅层；以及
形成在所述第一氧化硅层上的所述第一氮化硅层，
形成在形成所述n层台阶式结构的第k个台阶的所述第一氮化硅层上的所述第二氮化硅层在移除所述第二氮化硅层的所述未致密化部分之后，其中所述第二氮化硅层包括：
第一侧壁，面对形成所述n层台阶式结构的第k+1个台阶的所述第一氧化硅层的一侧；
以及
第二侧壁，面对所述第一侧壁，
在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述n层台阶式结构的每一台阶上的所述第二氮化硅层的所述第一侧壁及所述第二侧壁中的每一者具有在各自的侧向方向上凹陷的部分，
凹陷的所述部分在第二方向上延伸，且
所述第二方向垂直于所述第一方向，
其中k为大于或等于2且小于或等于n的自然数。
15.根据权利要求14所述的衬底处理方法，其特征在于，
在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述n层台阶式结构的每一台阶上的所述第二氮化硅层被形成为在第三方向上与彼此间隔开，且所述第三方向垂直于所述第一方向及所述第二方向。
16.根据权利要求10所述的衬底处理方法，其特征在于，在对所述第二氮化硅层进行选择性致密化之后，形成在所述n层台阶式结构的每一台阶上的所述第二氮化硅层具有不同的密度。
17.根据权利要求10所述的衬底处理方法，其特征在于，在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述n层台阶式结构的每一台阶上的所述第二氮化硅层在所述第一方向上具有相同的厚度。
18.一种半导体器件，其特征在于，包括：
衬底；
至少一个存储单元串，延伸以在所述衬底上突出；
第一字线，连接到所述至少一个存储单元串的第一存储单元；以及
第二字线，连接到所述至少一个存储单元串的第二存储单元，
其中所述第一字线及所述第二字线中的每一者包括：
第一导电层，朝沟道延伸；以及
第二导电层，位于所述第一导电层上，且
所述第一字线的所述第二导电层及所述第二字线的所述第二导电层具有在各自的侧向方向上从各自的两个侧壁中的每一者凹陷的部分，且所述第二导电层的中心部分的侧向方向宽度小于所述第二导电层的上表面及下表面的侧向方向宽度。
19.根据权利要求18所述的半导体器件，其特征在于，所述第一字线的所述第二导电层的厚度等于所述第二字线的所述第二导电层的厚度。
20.根据权利要求18所述的半导体器件，其特征在于，凹陷的所述部分具有圆形形状或者带有预定曲率的形状。
21.根据权利要求18所述的半导体器件，其特征在于，所述第一字线的所述第二导电层及所述第二字线的所述第二导电层在与所述第一字线的所述第二导电层的所述上表面垂直的方向上不相互交叠。

说明书全文

衬底处理方法及通过所述衬底处理方法制造的半导体器件

[0001] 相关申请的交叉参考

[0002] 本申请主张在2017年4月13日在美国专利与商标局提出申请的美国临时专利申请第62/485,302号以及在2018年4月12日在美国专利与商标局提出申请的美国专利申请第15/951,626号的权利，所述美国临时专利申请的公开内容全文并入本申请供参考。

技术领域

[0003] 一个或多个实施例涉及利用薄膜沉积技术的衬底处理方法以及通过所述衬底处理方法制成的半导体器件，且更具体来说，涉及用于向三维垂直与非(three-dimensional Vertical NAND，3D VNAND)器件的台阶式结构应用接地焊盘(landing pad)的膜蚀刻方法。

背景技术

[0004] 一般来说，可将氧化硅/氮化硅堆叠结构堆叠多次来形成垂直与非器件的栅极堆叠。接着，可对栅极堆叠进行蚀刻以暴露出氮化硅层来形成台阶式结构。暴露出的氮化硅层被导电层(例如钨)置换，且导电层可用作字线且可连接到接触塞。

[0005] 然而，当通过干法蚀刻形成接触通孔(via contact hole)时，接触通孔可能会因过量蚀刻而通过栅极堆叠连接到两个或更多个导电层。这可能会在驱动半导体器件时造成电短路的风险。发明内容

[0006] 一个或多个实施例包括即使在不执行单独的光刻工艺的条件下也在由台阶式结构形成的区上选择性地沉积接地焊盘。

[0007] 一个或多个实施例包括当在具有台阶式结构的垂直与非(VNAND)器件中选择性地形成接地焊盘时在每一台阶上选择性地沉积具有相同厚度的接地焊盘。

[0008] 一个或多个实施例包括当即使由与非器件形成的堆叠结构的数目增多时也通过更简单的工艺在每一个台阶上沉积具有相同厚度的接地焊盘。

[0009] 一个或多个实施例包括能够减少或避免当接触通孔通过接地焊盘连接到另一个接地焊盘的电短路的风险的三维(3D)半导体器件。

[0010] 其他方面将在以下说明中予以部分阐述，且这些方面将通过所述说明而部分地变得显而易见，抑或可通过实践所提供的实施例而得知。

[0011] 根据一个或多个实施例，一种衬底处理方法包括：将包括绝缘层与牺牲层的堆叠结构堆叠多次；对所述堆叠结构进行蚀刻，以形成结构，所述结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；在所述结构上形成阻挡层，以覆盖所述结构；在所述阻挡层上形成掩模层，以覆盖所述阻挡层；通过对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分；对被暴露出的所述阻挡层进行蚀刻；以及对所述掩模层进行蚀刻。

[0012] 根据一个实施例，在将所述阻挡层的所述至少一部分暴露到对所述掩模层进行的蚀刻期间，位于所述结构的所述上表面与所述下表面上的所述阻挡层的厚度可为均匀的。

[0013] 根据另一个实施例，对被暴露出的所述阻挡层进行蚀刻可包括对所述阻挡层进行各向同性蚀刻，以形成具有比位于所述结构的所述上表面及所述下表面上的所述掩模层的宽度窄的宽度的阻挡层。

[0014] 根据另一个实施例，暴露出所述阻挡层的所述至少一部分可包括对位于所述结构的所述侧表面上的所述掩模层进行蚀刻。

[0015] 根据另一个实施例，所述衬底处理方法还可包括在所述阻挡层上形成所述掩模层之前，对所述阻挡层中的位于所述结构的所述上表面及所述下表面上的阻挡层进行选择性致密化。

[0016] 根据另一个实施例，在对被暴露出的所述阻挡层进行蚀刻期间，位于所述结构的所述上表面及所述下表面上的阻挡层的蚀刻速率可低于位于所述结构的所述侧表面上的阻挡层的蚀刻速率。

[0017] 根据另一个实施例，所述衬底处理方法还可包括在暴露出所述阻挡层的所述至少一部分之前，对所述掩模层中的位于所述结构的所述上表面及所述下表面上的掩模层进行选择性致密化。

[0018] 根据另一个实施例，牺牲字线结构可包括所述牺牲层及所述阻挡层，所述衬底处理方法还可包括：在所述牺牲字线结构上形成层间绝缘层；移除所述牺牲字线结构；以及形成与经移除所述牺牲字线结构的空间对应的导电字线结构，所述导电字线结构可包括：第一导电层，朝沟道延伸；以及第二导电层，位于所述第一导电层上，且所述第二导电层的两个侧壁中的每一者可具有从所述第二导电层的所述侧壁朝所述第二导电层的另一侧壁凹陷的部分。

[0019] 根据一个或多个实施例，一种衬底处理方法可包括：在第一方向上交替地堆叠n个第一氧化硅层与n个第一氮化硅层，其中所述n是大于或等于2的自然数；对经堆叠的所述第一氧化硅层与所述第一氮化硅层进行蚀刻，以形成n层台阶式结构，所述n层台阶式结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面；在所述台阶式结构的所述上表面、所述下表面及所述侧表面上形成第二氮化硅层；对所述上表面及所述下表面上的所述第二氮化硅层进行选择性致密化；在所述第二氮化硅层上形成第二氧化硅层；对所述上表面及所述下表面上的所述第二氧化硅层进行选择性致密化；移除所述第二氧化硅层的未致密化部分；移除所述第二氮化硅层的未致密化部分；以及移除所述第二氧化硅层的致密化部分。

[0020] 根据另一个实施例，在移除所述第二氧化硅层的所述未致密化部分到移除所述第二氧化硅层的所述致密化部分期间，在对所述第二氮化硅层进行选择性致密化期间经致密化的所述第二氮化硅层的厚度可不发生改变。

[0021] 根据另一个实施例，移除所述第二氧化硅层的所述未致密化部分可包括利用第一蚀刻溶液移除所述第二氧化硅层的未致密化部分，且移除所述第二氧化硅层的所述致密化部分可包括利用第二蚀刻溶液移除所述第二氮化硅层的致密化部分。在附加实施例中，所述第一蚀刻溶液与所述第二蚀刻溶液可为相同的溶液，且移除所述第二氧化硅层的所述致密化部分的蚀刻时间可长于移除所述第二氧化硅层的所述未致密化部分的蚀刻时间。

[0022] 根据另一个实施例，所述台阶式结构的每一台阶可包括：形成在所述台阶的下部部分处的所述第一氧化硅层；以及形成在所述第一氧化硅层上的所述第一氮化硅层，形成在形成所述台阶式结构的第k个台阶(k：大于或等于2且小于或等于n的自然数)的第一氮化硅层上的第二氮化硅层在移除所述第二氮化硅层的所述未致密化部分之后可包括：第一侧壁，面对形成所述台阶式结构的第k+1个台阶的第一氧化硅层的一个侧；以及第二侧壁，面对所述第一侧壁，在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述台阶式结构的每一台阶上的第二氮化硅层的第一侧壁及第二侧壁中的每一者可具有在各自的侧向方向上凹陷的部分，所述凹陷部分可在第二方向上延伸，且所述第二方向可垂直于所述第一方向。在附加实施例中，在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述台阶式结构的每一台阶上的第二氮化硅层可被形成为在第三方向上与彼此间隔开，且所述第三方向可垂直于所述第一方向及所述第二方向。

[0023] 根据另一个实施例，在对所述第二氮化硅层进行选择性致密化之后，形成在所述台阶式结构的每一台阶上的第二氮化硅层可具有不同的密度。

[0024] 根据另一个实施例，在移除所述第二氮化硅层的所述未致密化部分之后，形成在所述台阶式结构的每一台阶上的第二氮化硅层在所述第一方向上可具有相同的厚度。

[0025] 根据一个或多个实施例，一种半导体器件可包括：衬底；至少一个存储单元串，延伸以在所述衬底上突出；第一字线，连接到所述至少一个存储单元串的第一存储单元；以及第二字线，连接到所述至少一个存储单元串的第二存储单元，其中所述第一字线及所述第二字线中的每一者可包括：第一导电层，朝沟道延伸；以及第二导电层，位于所述第一导电层上，且所述第一字线的所述第二导电层及所述第二字线的所述第二导电层可具有在各自的侧向方向上从各自的两个侧壁中的每一者凹陷的部分，且所述第二导电层的中心部分的侧向方向宽度可小于所述第二导电层的上表面及下表面的侧向方向宽度。

[0026] 根据另一个实施例，所述第一字线的所述第二导电层的厚度可等于所述第二字线的所述第二导电层的厚度。

[0027] 根据另一个实施例，所述凹陷部分可具有圆形形状或者带有预定曲率的形状。

[0028] 根据另一个实施例，所述第一字线的所述第二导电层及所述第二字线的所述第二导电层在与所述第一字线的所述第二导电层的所述上表面垂直的方向上可不相互交叠。附图说明

[0029] 结合附图阅读以下对实施例的说明，这些方面和/或其他方面将变得显而易见且更易于理解，在附图中：

[0030] 图1A、图1B及图1C示意性地示出于台阶式结构中形成接点而造成电短路的半导体制造工艺。

[0031] 图2A至图2C示意性地示出在三维(3D)半导体器件的台阶式结构上沉积并选择性地蚀刻阻挡层的工艺。

[0032] 图3A及图3B示意性地示出沉积在台阶式结构上的阻挡层因等离子体不均匀而可具有不同厚度。

[0033] 图4是示意性地示出根据本公开实施例的衬底处理方法的流程图。

[0034] 图5示意性地示出根据本公开实施例的衬底处理方法。

[0035] 图6A、图6B、图6C、图6D、图6E、图6F、图6G及图6H示出对台阶式结构的图案应用根据本公开实施例的衬底处理方法的结果。

[0036] 图6I示出沉积阻挡层以用作接地焊盘的方法。

[0037] 图6J示出接触通孔在形成以后因过量蚀刻而可通过位于第k个台阶上的阻挡层连接到位于第k-1个台阶上的阻挡层。

[0038] 图7A示出在未对阻挡层执行不对称的等离子体工艺(asymmetric plasmaprocess)时应用根据本公开实施例的衬底处理方法的结果。

[0039] 图7B示出在对阻挡层执行不对称的等离子体工艺时应用根据本公开实施例的衬底处理方法的结果。

[0040] 图8、图9、图10、图11、图12、图13、图14、图15、图16、图17及图18示意性地示出根据本公开实施例的衬底处理方法。

[0041] 图19示出由根据本公开实施例的衬底处理方法形成的半导体器件。

具体实施方式

[0042] 现将详细参照实施例，所述实施例的实例被示出于附图中，其中相同的参考编号自始至终指代相同的元件。就此来说，本发明各实施例可具有不同的形式且不应被视为仅限于本文所述说明。因此，以下通过参照各图来阐述实施例仅是为了阐释本说明的各方面。本文所用用语″和/或″包括相关列出项中的一个或多个项的任意及所有组合。当例如″...中的至少一者″等表达位于一系列元件之后时，所述表达修饰整个系列的元件而不是修饰所述系列中的个别元件。

[0043] 在下文中，将参照附图阐述本公开的实施例。

[0044] 提供本公开的实施例是为了向所属领域中的一般技术人员更充分地阐述本公开，以下实施例可被修改成各种其他形式，且本公开的范围并非仅限于以下实施例。确切来说，提供这些实施例是为了使本公开将更透彻及完整，并将向所属领域中的一般技术人员充分传达本公开的概念。

[0045] 本文所用术语仅是出于阐述具体实施例的目的而非旨在限制本公开。除非上下文中另外清楚地指明，否则本文所用单数形式″一(a/an)″及″所述(the)″可包括复数形式。另外，当在本说明书中使用用语″包括(include(comprise))″和/或″包括(including(comprising))″时，是指明所陈述形状、数目、步骤、操作、构件、元件、和/或其群组的存在，而不排除一或多个其他形状、数目、操作、构件、元件、和/或其群组的存在或添加。本文所用用语″和/或″可包括相关列出项中的一个或多个项的任意及所有组合。

[0046] 尽管本文中使用例如″第一″及″第二″等用语来阐述各个构件、区、和/或部分，然而这些构件、组件、区、层、和/或部分并不受这些用语限制。这些用语并非旨在意指特定次序、优先权、或优先性，而是仅用于区分各个构件、区、或部分。因此，在不背离本公开的教示内容的条件下，以下将阐述的第一构件、区、或部分也可被称为第二构件、区或部分。

[0047] 在本说明书中，x轴、y轴及z轴并非仅限于直角坐标系的三个轴，而是可被解释为具有更广泛的意义。举例来说，x轴、y轴及z轴可相互垂直，或者可表示不相互垂直的不同方向。

[0048] 在本公开中，″气体″可包括蒸发的固体和/或液体且可包括单一气体或气体的混合物。在本公开中，通过喷淋头向反应室中引入的工艺气体可包括前驱体气体及添加气体。前驱体气体及添加气体可通常被作为混合气体引入或者可被单独地引入到反应空间中。前驱体气体可与例如惰性气体等载气一同被引入。添加气体可包括稀释气体，例如反应物气体及惰性气体。反应物气体与稀释气体可混合地或单独地被引入到反应空间中。前驱体可包括两种或更多种前驱体，且反应物气体可包括两种或更多种反应物气体。前驱体可为被化学吸附到衬底上的气体，且通常含有构成介电膜基质的主要结构的类金属或金属元素，且用于沉积的反应物气体可为当被激发时会与化学吸附到衬底上的前驱体发生反应以在衬底上固着原子层或单层的气体。用语″化学吸附(ehemisorption)″可指化学饱和吸附。可使用除了工艺气体之外的气体(即，不通过喷淋头引入的气体)来对反应空间进行密封，且所述气体可包括例如惰性气体等密封气体。在一些实施例中，用语″膜″可指实质上不具有针孔而在与厚度方向垂直的方向上连续地延伸以覆盖整个目标或相关表面的层，或者可指简单地覆盖目标或相关表面的层。在一些实施例中，用语″层″可指由膜形成的结构或膜的同义词、或者在表面上形成的具有任意厚度的非膜结构。膜或层可包括具有一些特性的分立的单个膜或层或者多个膜或层，且相邻的膜或层之间的边界可为清楚的或不清楚的，且可基于物理特性、化学特性、和/或一些其他特性、形成工艺或形成顺序、及或相邻的膜或层的功能或用途来进行设定。

[0049] 在本公开中，表达″含有Si-N键″可被称为″具有实质上由Si-N键或多个Si-N键构成的主要骨架″、″具有实质上由Si-N键或多个Si-N键构成的取代基″、或″由Si-N键或多个Si-N键来表征″。氮化硅层可为含有Si-N键的介电层且可包括氮化硅层(SiN)及氮氧化硅层(SiON)。

[0050] 在本公开中，表达″相同的材料″应被解释为意指主要成分是相同的。举例来说，当第一层与第二层均为氮化硅层且由相同的材料形成时，第一层可选自由Si2N、SiN、Si3N4及Si2N3组成的群组且第二层也可选自以上群组，但第二层的具体的膜品质可不同于第一层的膜品质。

[0051] 另外，在本公开中，如果可操作范围可基于常规作业来确定，则任意两个变量便可构成变量的可操作范围，且任意所表示范围可包括或不包括端点。另外，任意所表示变量的值可指确切值或近似值(不论所述值是否由″大约″表示)，可包括等效值，且可指平均值、中值、代表值、多数值(majority value)等。

[0052] 在本公开中当未规定条件和/或结构时，所属领域中的一般技术人员可根据本公开来容易地提供这些条件和/或结构作为常规实验的要素。在所有所阐述的实施例中，在实施例中使用的任意组件均可被所述实施例的任意等效组件取代，包括在本文中出于预期目的而明确地、必要地或本质地阐述的那些组件，且另外，本公开可被相似地应用于器件及方法。

[0053] 在下文中，将参照附图阐述本公开的实施例。在附图中，可预期由于例如制造技术和/或容差而从所示出的形状发生变化。由此，本公开的实施例不应被视为仅限于本文所示区的特定形状，而是可包括由例如制造工艺而引起的形状的偏差。

[0054] 图1A、图1B及图1C示意性地示出于台阶式结构中形成接点的半导体制造工艺(未必是现有技术)。如图1A所示，将绝缘层2a、2b、2c、2d(在下文中被称为″绝缘层2″)与牺牲层3a、3b、3c、3d(在下文中被称为″牺牲层3″)交替地堆叠来形成堆叠结构1。举例来说，绝缘层
2可为氧化硅(SiO2)层，且牺牲层3可为氮化硅(SiN)层。绝缘层2在各个栅极电极(图中未示出)之间绝缘。牺牲层3a、3b、3c中的一者可连接到栅极电极且在后续工艺中可被金属或其他导电层(例如钨(W)或铝)置换。

[0055] 如图1B所示，由绝缘层2与牺牲层3形成的堆叠结构包括台阶式结构以使得金属线可连接到每一台阶。当形成接触通孔时，接触通孔还可能会因过量蚀刻而通过牺牲层3b连接到另一个牺牲层3a。如图1C所示，当牺牲层3a、3b、3c被金属取代且接触通孔12被金属填充时，在牺牲层3a与牺牲层3b之间可发生电短路，从而无法实现正常器件操作。

[0056] 图2A、图2B及图2C示意性地示出在三维(3D)半导体器件的台阶式结构上沉积并选择性地蚀刻阻挡层的工艺。

[0057] 为减小由图1A、图1B及图1C中的工艺产生的电短路的风险，可引入附加氮化硅层来用作接触通孔的接地焊盘，如图2A、图2B及图2C所示。

[0058] 如图2A所示，在台阶式结构1上沉积阻挡层6。可利用等离子体增强原子层沉积(plasma-enhanced atomic layerdeposition，PEALD)工艺在每一台阶的侧表面S、上表面U及下表面L上沉积阻挡层6。等离子体工艺是在衬底上产生的原位等离子体或直接等离子体工艺。所述等离子体工艺是不对称的等离子体工艺或各向异性的等离子体工艺。根据自由基及活性物质的线性度，沉积在例如上表面U及下表面L的水平表面上的阻挡层会由于离子轰击效果而比沉积在例如侧表面S的垂直表面上的阻挡层更致密。也就是说，沉积在上表面U及下表面L上的阻挡层具有比沉积在侧表面S上的阻挡层高的耐化学性(chemical resistance)。换言之，阻挡层在垂直表面或侧表面S上的部分对于随后的各向同性的蚀刻比阻挡层在水平表面或上表面U及下表面L上的部分更易受影响。可在改变例如等离子体电力、频率或工艺气体流动速率等工艺条件的同时通过多级工艺来形成阻挡层6以改善选择性蚀刻并提高耐化学性。

[0059] 如图2B所示，接着通过蚀刻溶液(例如经稀释的氢氟酸(HF))来对阻挡层进行蚀刻。由于在图2A所示沉积阻挡层期间离子的线性特性及各向异性特性，在湿法蚀刻工艺中，台阶式结构的侧表面S的阻挡层被移除且台阶式结构的上表面U及下表面L的至少一部分阻挡层被留下(选择性蚀刻)。因此，尽管使用了各向同性的蚀刻(例如湿法蚀刻)，在侧表面S上的阻挡层相对于在上表面U及下表面L上的阻挡层选择性地被蚀刻。

[0060] 之后，在台阶式结构1中形成接触通孔。每一个接触通孔均连接到与其对应的牺牲层3上的阻挡层6。所沉积的阻挡层6可防止接触通孔穿过牺牲层3。

[0061] 在后续工艺中，如图2C所示，利用金属来填充接触通孔以形成金属线12。之后，利用金属(例如钨(W)或铝)或导体(例如经掺杂的绝缘体或多晶硅(polycrystalline silicon))来置换牺牲层3及阻挡层6以形成字线。因此，栅极电极可通过导电层13连接到金属线12。

[0062] 然而，在阻挡层沉积操作期间使用的等离子体工艺的等离子体特性取决于台阶式结构的从顶部到底部的深度，且由此，沉积在台阶式结构的上表面及下表面上的阻挡层的耐湿法蚀刻性(wet etching resistance)会随着台阶式结构的深度变化。因此，在湿法蚀刻操作之后从台阶式结构的顶部到底部留下的阻挡层的厚度会随着台阶式结构的深度而变化。这种厚度差异将随着湿法蚀刻时间增加而增大。另外，当由绝缘层与牺牲层形成的堆叠结构的数目(堆叠高度或深度)增大时，因不均匀的等离子体特性而引起的阻挡层的耐湿法蚀刻性差异将变得更严重，且由此阻挡层的厚度差异将变得更严重。这可能会造成器件故障。

[0063] 图3A及图3B示意性地示出沉积在台阶式结构上的阻挡层6因等离子体在不同高度的水平表面上不均匀而可具有不同厚度的问题。

[0064] 图3A示出在台阶式结构上沉积阻挡层6(例如氮化硅层)的操作。在此操作中，等离子体性质(例如等离子体密度)根据台阶式结构的深度而有所不同。举例来说，在电容耦合等离子体(capacitive coupled plasma，CCP)等离子体工艺中，区A、区B及区C中的等离子体性质彼此不同。具体来说，在最靠近在等离子体工艺中使用的电极的区A中等离子体密度最大，且在距离所述电极最远的区C中等离子体密度最小。因此，沉积在区A中的阻挡层变得比沉积在区C中的阻挡层更致密，且沉积在区A中的阻挡层的耐湿法蚀刻性变得比沉积在区C中的阻挡层的耐湿法蚀刻性大。

[0065] 由于阻挡层的耐湿法蚀刻性的差异，因此在湿法蚀刻操作之后，留在每一台阶上的阻挡层的厚度t1、t2、t3、t4彼此不同，如图3B所示。具体来说，在耐湿法蚀刻性相对大的区A中沉积的阻挡层在湿法蚀刻操作期间被相对小的蚀刻，且因此，留在区A中的阻挡层的厚度比留在耐湿法蚀刻性相对小的区B及区C中的阻挡层的厚度大(∴t1＞t2＞t3＞t4)。在这种情形中，由于器件在未来会发生故障，因而需要一种方法来减小或避免阻挡层的厚度变化。

[0066] 本公开在用作接地焊盘的阻挡层上引入掩模层来处理前述议题。在下文中，将参照图4至图19阐述根据本公开实施例的衬底处理方法以及通过所述衬底处理方法制造的器件。

[0067] 图4是示意性地示出根据本公开实施例的衬底处理方法的流程图。

[0068] 参照图4，首先，形成台阶式结构(操作S1)。举例来说，首先，交替地堆叠绝缘层与牺牲层。接着，对经堆叠的绝缘层与牺牲层进行蚀刻以形成台阶式结构，所述台阶式结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面。

[0069] 之后，在台阶式结构上形成阻挡层(操作S2)。可在台阶式结构的上表面、下表面及侧表面上形成阻挡层。可在台阶式结构上形成阻挡层以覆盖台阶式结构。阻挡层可利用原子层沉积(atomic layer deposition，ALD)工艺形成，且具体来说，利用等离子体增强原子层沉积工艺形成。在替代实施例中，阻挡层可通过依序等离子体增强化学气相沉积或与其对应的其他方法形成。阻挡层可为绝缘层。举例来说，阻挡层可为氮化硅层。在一实施例中，阻挡层可被形成为单个层。在替代实施例中，阻挡层可包括双层或复合层，所述双层或复合层可具有在不同的工艺条件下形成的不同的耐化学性。形成台阶式结构及阻挡层的工艺可在同一反应器中在原位执行或可在不同的反应器中在非原位执行。

[0070] 在替代实施例中，可在操作S2之后执行等离子体后处理操作。等离子体后处理操作可在反应器中利用电容耦合等离子体(CCP)来执行，所述电容耦合等离子体是通过向其之间具有衬底的上电极与下电极两者中的至少一者施加射频(radio frequency，RF)电力来激发的。在替代实施例中，等离子体后处理操作可与台阶式结构及阻挡层的形成一起在同一反应器中在原位执行，或者可在不同的反应器中在非原位执行。

[0071] 等离子体后处理操作可利用不对称的等离子体工艺执行，且可通过不对称的等离子体工艺来对阻挡层进行选择性致密化。不对称的等离子体工艺可为包括施加等离子体以向等离子体提供方向性的工艺的概念，且可因等离子体的方向性而实现沉积在台阶式结构上的薄层的选择性致密化。

[0072] 举例来说，对于具有上表面、下表面及连接上表面与下表面的侧表面的台阶式结构来说，可在与侧表面平行的方向上施加等离子体。在这种情形中，由于等离子体活性物质的方向性，可对在位于与等离子体活性物质的传播方向垂直的方向上的台阶式结构的例如上表面及下表面的水平表面上形成的阻挡层进行选择性致密化。因此，台阶式结构的上表面及下表面上的阻挡层的耐湿法蚀刻性可比台阶式结构的侧表面上的阻挡层的耐湿法蚀刻性增强更多。

[0073] 如以下将描述的操作S3，由于形成在上表面及下表面上的掩模层和/或由于因不对称地施加等离子体而形成的层的膜品质的逐位差异(position-by-position)，在随后利用第二蚀刻溶液进行的各向同性蚀刻工艺(操作S5)期间，可对形成在侧表面上的阻挡层进行蚀刻，同时实质上可不对形成在上表面上的阻挡层及形成在下表面上的阻挡层进行蚀刻(参见图7B)。

[0074] 另一方面，当不对阻挡层执行不对称的等离子体工艺时，由于形成在上表面及下表面上的阻挡层未被致密化，因此在随后对阻挡层进行的蚀刻工艺(对应于图4所示操作S5)中，形成在上表面及下表面上的阻挡层可能被过量地蚀刻(参见图7A)。

[0075] 图7A示出在未对阻挡层执行不对称的等离子体工艺时应用根据本公开实施例的衬底处理方法的结果，且图7B示出在对阻挡层执行不对称的等离子体工艺时应用根据本公开实施例的衬底处理方法的结果。参照图7A及图7B，形成在图7A所示台阶式结构10的上表面及下表面上的阻挡层60可被蚀刻剂过量地蚀刻，而形成在图7B所示台阶式结构10的上表面及下表面上的阻挡层60可几乎不被蚀刻。具体来说，图7A所示阻挡层60的中心部分的侧向方向宽度b1小于图7B所示阻挡层60的中心部分的侧向方向宽度b2(b1＜b2)。

[0076] 由于形成在上表面及下表面上的阻挡层被蚀刻地更多，阻挡层在未来可能无法用作接地焊盘。因此，可对阻挡层执行不对称的等离子体工艺以使得位于台阶式结构的侧表面上的阻挡层可被第二蚀刻溶液蚀刻，而位于台阶式结构的上表面及下表面上的阻挡层可几乎不被蚀刻且不被移除。另外，位于台阶式结构的上表面及下表面上的阻挡层的蚀刻速率可等于或低于相对于第二蚀刻溶液的预定蚀刻速率以使得位于台阶式结构的上表面及下表面上的阻挡层可几乎不被第二蚀刻溶液蚀刻且不被移除。

[0077] 请往回参照图4，在操作S2之后，在阻挡层上形成掩模层(操作S3)。可在阻挡层上形成掩模层以覆盖阻挡层。掩模层可利用以下中的至少一者形成：原子层沉积(ALD)工艺、等离子体增强原子层沉积工艺、依序的等离子体增强化学气相沉积(PECVD)工艺及脉冲式化学气相沉积工艺。掩模层可为绝缘层。举例来说，掩模层可为氧化硅层。在这种情形中，可使用例如O2、O3、N2O、或NO2等含氧气体作为反应剂。形成台阶式结构及掩模层的工艺可在同一反应器中在原位执行或者可在不同的反应器中在非原位执行。

[0078] 在替代实施例中，可在操作S3之后执行等离子体后处理操作。等离子体后处理操作可在反应器中利用电容耦合等离子体(CCP)来执行，所述电容耦合等离子体是通过向其之间具有衬底的两个电极中的至少一者施加射频电力来激发的。在替代实施例中，等离子体后处理操作可与台阶式结构、阻挡层及掩模层的形成一起在同一反应器中在原位执行，或者可在不同的反应器中在非原位执行。

[0079] 等离子体后处理操作可利用不对称的等离子体工艺或各向异性的等离子体工艺执行，且可通过不对称的等离子体工艺来对掩模层进行选择性致密化。不对称的等离子体工艺可为包括施加等离子体以使等离子体具有方向性的工艺的概念，且可因等离子体的方向性而实现沉积在台阶式结构上的掩模层的选择性致密化。

[0080] 举例来说，对于具有上表面、下表面及连接上表面与下表面的侧表面的台阶式结构来说，可在与侧表面平行的方向上施加等离子体。在这种情形中，由于等离子体活性物质的方向性，可对在位于与等离子体活性物质的传播方向垂直的方向上的台阶式结构的例如上表面及下表面的水平表面上形成的掩模层进行选择性致密化。因此，台阶式结构的例如上表面及下表面的水平表面上的掩模层的耐湿法蚀刻性可相对于台阶式结构的例如侧表面的垂直表面上的掩模层的耐湿法蚀刻性增强。

[0081] 掩模层的耐湿法蚀刻性可通过改变不对称的等离子体的工艺条件(例如等离子体电力、频率或工艺气体流动速率)来改变。

[0082] 由于由不对称的等离子体施加形成的层的膜品质的逐位差异，形成在上表面上的掩模层与形成在下表面上的掩模层在随后的各向同性蚀刻工艺(操作S4)期间可分离。

[0083] 之后，可对掩模层执行湿法蚀刻操作(操作S4)。掩模层可通过这种操作被移除，且所述移除可利用蚀刻溶液在掩模层的选择性区中局部地执行(选择性蚀刻)。举例来说，通过执行湿法蚀刻操作，形成在侧表面上的掩模层可被移除，而形成在上表面及下表面上的掩模层可被留下。由此，根据本公开实施例的衬底处理方法可在台阶式结构的区上选择性地形成掩模层，而无需进行单独的附加光刻工艺。因此，这种选择性掩模层沉积操作也可被称为拓扑选择性(topological selective，TS)掩模层沉积操作。当通过湿法蚀刻来对掩模层的至少一部分进行蚀刻时，阻挡层的至少一部分可在与所述一部分对应的位置处暴露到蚀刻溶液。因此，毯式沉积(blanket deposition)及各向同性的蚀刻可导致水平表面上的掩模层选择性的形成。

[0084] 在对掩模层进行的湿法蚀刻操作(操作S4)之后，可执行蚀刻操作来移除被暴露出的阻挡层(操作S5)。在这种情形中，为了仅对被暴露出的阻挡层进行蚀刻而不对留在上表面及下表面上的掩模层进行蚀刻，对于在操作S5中使用的蚀刻溶液而言，掩模层的耐蚀刻性可比阻挡层的耐蚀刻性大。因此，通过执行湿法蚀刻操作，形成在侧表面上的阻挡层可被移除，而形成在上表面及下表面上的掩模层及阻挡层可被留下。由于阻挡层的水平部分经致密化，相对于阻挡层的垂直部分，尽管阻挡层的垂直部分经移除，在掩模层下的阻挡层的水平部分可抵抗侧向凹陷(如图7B所示)。

[0085] 以下表1示出氧化硅层与氮化硅层相对于磷酸(H3P04)的湿法蚀刻速率(wet etch rate，WET)。根据表1，对于磷酸溶液而言，氮化硅具有比氧化硅大约12.4倍的湿法蚀刻速率。因此，当阻挡层是氮化硅层且掩模层是氧化硅层时，如果操作S5是利用磷酸溶液作为蚀刻溶液执行的，则在台阶式结构的侧表面上暴露出的阻挡层可被容易地移除，而形成在上表面及下表面上的掩模层可实质上不被蚀刻且不被移除。

[0086] [表1]

[0087]

[0088] 由此利用膜对于特定化学品的耐蚀刻性，可在台阶式结构的区上选择性地形成阻挡层而无需进行单独的附加光刻工艺。这种选择性阻挡层形成操作也可被称为拓扑选择性(TS)阻挡层沉积操作。

[0089] 之后，为了使用阻挡层作为接地焊盘，执行对留在上表面及下表面上的掩模层进行蚀刻的操作(操作S6)。在这种情形中，为了仅对留在上表面及下表面上的掩模层进行蚀刻而不对留在上表面及下表面上的阻挡层进行蚀刻，对于在操作S6中使用的蚀刻溶液而言，掩模层的耐蚀刻性可比阻挡层的耐蚀刻性大。因此，通过执行操作S6，所留下的掩模层可被选择性移除，同时形成在上表面及下表面上的阻挡层可被留下。

[0090] 在替代实施例中，在操作S4中使用的蚀刻溶液与在操作S6中使用的蚀刻溶液可为相同材料的溶液(例如经稀释的氢氟酸溶液)。在这种情形中，在操作S4中使用的蚀刻溶液与在操作S6中使用的蚀刻溶液可具有不同的浓度，或者操作S4的蚀刻时间与操作S6的蚀刻时间可彼此不同。当对掩模层执行不对称的等离子体后处理时，由于形成在上表面及下表面上的掩模层被进一步致密化，因此在操作S6中使用的蚀刻溶液的浓度可高于在操作S4中使用的蚀刻溶液的浓度。在其他情况下，即，当在操作S6中使用的蚀刻溶液的浓度等于在操作S4中使用的蚀刻溶液的浓度时，操作S6的蚀刻时间可长于操作S4的蚀刻时间。

[0091] 同时，在执行操作S6之后，留在台阶式结构的每一台阶上的阻挡层的厚度将彼此相等。当对阻挡层执行不对称的等离子体工艺时，尽管留在台阶式结构的每一台阶上的阻挡层因深度与不对称的等离子体工艺的相关性而具有不同的密度，然而留在台阶式结构的每一台阶上的阻挡层的厚度仍将彼此相等。这是因为通过在阻挡层上形成掩模层且执行选择性沉积/蚀刻工艺，在上表面及下表面上形成的阻挡层在操作S3到操作S6期间未暴露到蚀刻溶液且由此未被蚀刻。因此，不同于图3A及图3B阐述的工艺，图4阐述的工艺减小或避免台阶式结构的每一台阶上的阻挡层的厚度变化。

[0092] 图5示意性地示出根据本公开实施例的衬底处理方法。

[0093] 参照图5，阐述在台阶式结构上维持阻挡层的厚度的方法。根据本实施例，在将被用作接地焊盘的阻挡层上进一步沉积掩模层。

[0094] 根据本实施例，所述方法可包括第一操作、第二操作、第三操作、第四操作及第五操作。第一操作是等离子体预处理操作，第二操作是阻挡层沉积操作，第三操作是等离子体后处理操作，第四操作是掩模层沉积操作，且第五操作是等离子体后处理操作。在替代实施例中，可跳过第一操作、第三操作及第五操作和/或将第一操作、第三操作及第五操作并入沉积操作。

[0095] 具体来说，在第一操作中，将衬底(台阶式结构)装载到反应器中且接着对衬底(台阶式结构)执行等离子体预处理。等离子体预处理通过仅供应反应气体而不供应源气体来通过等离子体活化反应气体。在第一操作的一个循环期间，可供应反应气体(t0到t2)且接着可与所供应的反应气体一起施加等离子体(t1到t2)。经活化的反应气体的离子轰击效果会增大目标膜的耐湿法蚀刻性。在这种情形中，台阶式结构的上部部分及下部部分的耐湿法蚀刻性可增大。由此通过在阻挡层沉积操作之前对台阶式结构执行等离子体预处理，可避免台阶式结构的上部部分及下部部分在随后的蚀刻操作(例如图4所示操作S5)期间被过蚀刻(over-etched)的问题。如图5所示，可将反应气体供应(t0到t2)/等离子体施加(t1到t2)/吹洗(t2到t3)这一循环重复多次(例如，m次)来对台阶式结构的密度进行调整。

[0096] 第二操作是在衬底上(即，在台阶式结构上)沉积阻挡层的操作。第二操作是等离子体增强原子层沉积薄膜沉积操作。如图5所示，可将源气体供应(t3到t4)/吹洗(t4到t5)/反应物气体供应(t5到t7)/射频等离子体(t6到t7)/吹洗(t7到t8)这一基本等离子体增强原子层沉积循环重复若干次(例如n次)以形成具有期望厚度的阻挡层。

[0097] 在本实施例中，源气体可为包含Si的前驱体，且更具体来说，包含氨基硅烷基(aminosilane group)的前驱体。可使用包含氮的气体作为反应物的实例。举例来说，反应+气体可为N2、NH3或NH4。然而，本文中所用的源气体及反应物并非仅限于此。可使用三甲硅烷基胺(TSA)，(SiH3)3N；二硅氧烷(DSO)，(SiH3)2；二甲硅烷基甲胺(DSMA)，(SiH3)2NMe；二甲硅烷基乙胺(DSEA)，(SiH3)2NEt；二甲硅烷基异丙胺(DSIPA)，(SiH3)2N(iPr)；二甲硅烷基叔丁胺(DSTBA)，(SiH3)2N(tBu)；二乙氨基硅烷(DEAS)，SiH3NEt2；二异丙氨基硅烷(DIPAS)，SiH3N(iPr)2；二叔丁氨基硅烷(DTBAS)，SiH3N(tBu)2；双(二乙基氨基)硅烷(BDEAS)，SiH2(NEt2)2；双(二甲氨基)硅烷(BDMAS)，SiH2(NMe2)2；双(叔丁氨基)硅烷(BTBAS)，SiH2(NHtBu)2；双(三甲基甲硅烷基氨基)硅烷(BITS)，SiHH2(NHSiMe3)2；原硅酸四乙酯(TEOS)，Si(OEt)4；SiCl4；六氯乙硅烷(HCD)，Si2Cl6；三(二甲氨基)硅烷(3DMAS)，SiH(N(Me)2)3；双(乙基甲基氨基)硅烷(BEMAS)，SiH2[N(Et)(Me)]2；AHEAD，Si2(NHEt)6；TEAS，Si(NHEt)4；
Si3H8等作为Si源，或者可使用其组合来供应Si源。在本公开中，反应物可为含氢氮气，且除上述氨(MN3)之外还可使用NH4+等。可使用Ar作为吹洗气体。

[0098] 在将第二操作重复若干次来沉积具有期望厚度的阻挡层之后，可在第三操作期间执行使用Ar气体进行的等离子体后处理。在第三操作的一个循环期间，可供应Ar气体(t8到t10)且接着可与所供应的Ar气体一起施加等离子体(t9到t10)。可执行这一循环多次(例如a次)。在第三操作期间，可实现由等离子体中的Ar离子造成的离子轰击效果。

[0099] 在替代实施例中，可利用不对称的等离子体工艺或各向异性的等离子体工艺执行等离子体后处理操作。举例来说，对于具有上表面、下表面及连接上表面与下表面的侧表面的台阶式结构来说，可在与侧表面平行的方向上施加等离子体。在这种情形中，由于Ar离子具有方向性(线性)，因此形成在台阶结构(例如台阶式结构)的上表面及下表面上的阻挡层的离子轰击效果很大而形成在侧表面上的离子轰击效果很小。因此，通过等离子体后处理沉积在侧壁上的阻挡层不如形成在台阶式结构的上部部分及下部部分上的阻挡层致密，且沉积在侧壁上的阻挡层的湿法蚀刻速率变得相对高。

[0100] 第四操作是在阻挡层上沉积掩模层的操作。第四操作是等离子体增强原子层沉积薄膜沉积操作。如图5所示，可将源气体供应(t10到t11)/吹洗(t11到t12)/反应物气体供应(t12到t14)/射频等离子体(t13到t14)/吹洗(t14到t15)这一基本等离子体增强原子层沉积循环重复若干次(例如b次)以形成具有期望厚度的掩模层。

[0101] 在本实施例中，源气体可为包含硅的前驱体，且更具体来说，包含氨基硅烷基的前驱体。可使用包含氧的气体作为反应物的实例。举例来说，反应气体可为O2、O3、N2O或NO2。然而，本文中所用的源气体及反应物并非仅限于此。

[0102] 在将第四操作重复若干次来沉积具有期望厚度的掩模层之后，可在第五操作期间执行使用Ar气体进行的等离子体后处理。在第五操作的一个循环期间，可供应Ar气体(t15到t17)且接着可与所供应的Ar气体一起施加等离子体(t16到t17)。可执行这一循环多次(例如，c次)。在第五操作期间，可实现由等离子体中的Ar离子造成的离子轰击效果。

[0103] 在替代实施例中，掩模层上的不对称的等离子体的工艺条件(例如，等离子体电力、频率或工艺气体流动速率)可不同于阻挡层上的不对称的等离子体的工艺条件。

[0104] 由此，根据本公开的实施例，可执行掩模层沉积操作以使得形成在上表面及下表面上的阻挡层的一部分在后续蚀刻工艺中可经保护且形成在上表面及下表面上的所述阻挡层的厚度可维持不变。因此，可减小或避免因形成在台阶式结构的每一台阶上的阻挡层的密度差异而导致在后续蚀刻工艺中台阶式结构的每一台阶上的阻挡层的厚度变化。

[0105] 图6A、图6B、图6C、图6D、图6E、图6F、图6G及图6H示出对台阶式结构的图案应用根据本公开实施例的衬底处理方法的结果。

[0106] 如图6A所示，台阶式结构可为其中在第一方向(例如，z轴方向)上交替地堆叠有绝缘层20a、20b及20c(在下文中被统称为″20″)与牺牲层30a、30b及30c(在下文中被统称为″30″)的台阶式结构10。台阶式结构10可通过将n个(n：大于或等于2的自然数)绝缘层20与n个牺牲层30交替地堆叠多次且接着对经堆叠的绝缘层20与牺牲层30进行阶梯蚀刻(staircase-etching)来形成(对应于图4所示操作S1)。在这种情形中，台阶式结构可为n层台阶式结构。台阶式结构的每一台阶可包括形成在台阶的下部部分处的绝缘层20以及形成在绝缘层20上的牺牲层30。台阶式结构10具有上表面U、下表面L及连接上表面U与下表面L的侧表面S。

[0107] 在替代实施例中，绝缘层20可为氧化硅层(SiO2)，且牺牲层30可为氮化硅层(SiN)。

[0108] 参照图6B，在台阶式结构10上沉积阻挡层60(对应于图4所示操作S2)。阻挡层60可利用原子层沉积(ALD)工艺形成，且具体来说，利用等离子体增强原子层沉积工艺形成。

[0109] 阻挡层60可为与牺牲层30具有相同材料的层。举例来说，当牺牲层30是氮化硅层时，阻挡层60也可为氮化硅层。

[0110] 之后，如图6C所示，可对阻挡层60执行等离子体后处理操作。等离子体后处理操作可在反应器中利用电容耦合等离子体(CCP)来执行，所述电容耦合等离子体是通过向其之间具有衬底的两个电极中的至少一者施加射频电力来激发的。在一实施例中，等离子体后处理操作可与绝缘层20及牺牲层30的形成一起在同一反应器中在原位执行，或者可在不同的反应器中在非原位执行。

[0111] 在一实施例中，等离子体后处理操作可包括对阻挡层的位于上表面及下表面上的至少一部分进行选择性致密化。具体来说，如以上参照图7A及图7B所述，由于掩模层被选择性地蚀刻且接着阻挡层被暴露到蚀刻溶液，因此可对位于上表面及下表面上的阻挡层进行选择性致密化并防止所述阻挡层被蚀刻。

[0112] 在另一实施例中，在不对称的等离子体工艺期间可使用包含阻挡层的成分的气体。举例来说，当阻挡层是氮化硅层时，在不对称的等离子体工艺期间可将包含阻挡层的成分的气体(例如氮气)活化来产生活性物质。由于氮等离子体的方向性，因此可向在台阶式结构的上表面及下表面上形成的阻挡层(氮化硅层)施加氮等离子体。因此，作为阻挡层的成分的氮组分可增大且因此可形成富含氮的氮化硅层。

[0113] 在所示的实施例中，可在与侧表面S平行的方向上向台阶式结构10施加等离子体。在这种情形中，由于Ar离子的方向性(线性)，形成在例如上表面U及下表面L的水平表面上的阻挡层60的膜品质可不同于形成在例如侧表面S的垂直表面上的阻挡层60的膜品质。也就是说，由于离子轰击效果集中在上表面U及下表面L上且离子轰击效果在形成在侧表面S上的阻挡层上相对小，因此逐位膜品质可彼此不同。因此，形成在上表面U及下表面L上的阻挡层60的耐湿法蚀刻性可增大且在后续湿法蚀刻操作期间可首先对位于侧表面S上的阻挡层60进行蚀刻。

[0114] 在这种情形中，如上所述，由于等离子体特性取决于台阶式结构的深度，因此形成在台阶式结构的上表面U及下表面L上的阻挡层60的膜品质可随着台阶式结构的深度而变化。举例来说，形成在台阶式结构10的第一层上的阻挡层60接收到比形成在台阶式结构10的第n个台阶上的阻挡层60小的离子轰击效果，形成在台阶式结构10的第一台阶上的阻挡层60的密度将低于形成在台阶式结构10的第n层上的阻挡层60的密度。由此，在对阻挡层60进行的等离子体后处理操作之后，形成在台阶式结构10的每一台阶上的阻挡层60可具有不同的密度。

[0115] 接下来，参照图6D，在阻挡层60上形成掩模层70(对应于图4所示操作S3)。掩模层70可利用原子层沉积工艺形成，且具体来说，利用等离子体增强原子层沉积工艺形成。掩模层70可为与绝缘层20具有相同材料的层。举例来说，当绝缘层20是氧化硅层时，掩模层70也可为氧化硅层。形成阻挡层60的工艺与掩模层70的工艺可在同一反应器中在原位执行或可在不同的反应器中在非原位执行。

[0116] 之后，如图6E所示，可对阻挡层60及掩模层70执行等离子体后处理操作。在本实施例中，可在与侧表面S平行的方向上向台阶式结构10施加等离子体。在这种情形中，由于Ar离子的方向性(线性)，形成在例如上表面U及下表面L的水平表面上的掩模层70的膜品质可不同于形成在例如侧表面S的垂直表面上的掩模层70的膜品质。也就是说，由于离子轰击效果集中在上表面U及下表面L上且离子轰击效果在形成在侧表面S上的掩模层70上相对小，因此逐位膜品质可彼此不同。因此，形成在上表面U及下表面L上的掩模层70的耐湿法蚀刻性可增大且在后续湿法蚀刻操作期间可首先对位于侧表面S上的掩模层70进行蚀刻。

[0117] 接着，利用第一蚀刻溶液，对掩模层70的至少一部分进行蚀刻以暴露出阻挡层60的至少一部分(对应于图4所示操作S4)。更具体来说，如图6F所示，可对掩模层70的在不对称的等离子体后处理操作期间未被致密化的一部分(即，形成在侧表面S上的掩模层70)进行蚀刻，且由此可暴露出位于侧表面S上的阻挡层60。在这种情形中，位于上表面U及下表面L上的掩模层70将被留下。

[0118] 在替代实施例中，当掩模层70是氧化硅层时，第一蚀刻溶液可为经稀释的氢氟酸(dHF)溶液。经稀释的氢氟酸溶液的浓度可为例如HF：DIW＝1：100。

[0119] 之后，利用第二蚀刻溶液对暴露出的阻挡层进行蚀刻(对应于图4所示操作S5)。更具体来说，如图6G所示，可利用掩模层70作为蚀刻掩模来对阻挡层60的暴露出的一部分(即，形成在侧表面S上的阻挡层60)进行蚀刻。在这种情形中，由于位于上表面U及下表面L上的阻挡层60因掩模层70而未被暴露到第二蚀刻溶液，因此位于上表面U及下表面L上的所述阻挡层60将被留下。

[0120] 在替代实施例中，当阻挡层60是氮化硅层时，第二蚀刻溶液可为H3PO4溶液。

[0121] 同时，由于对阻挡层60进行蚀刻的工艺是利用掩模层70作为蚀刻掩模的各向同性蚀刻工艺，因此与以上侧壁(参见图6G所示80)相比，位于上表面U及下表面L上的阻挡层60的侧壁可在与掩模层70的下表面平行的水平方向上凹陷。因此，留在上表面及下表面上的阻挡层60将具有比留在上表面及下表面上的掩模层70的宽度Wm小的宽度。以下将参照图6H阐述其更多细节。

[0122] 在一实施例中，如以上参照图5所阐述，当在沉积阻挡层60之前对台阶式结构10执行等离子体预处理时，可对台阶式结构的上表面U及下表面L进行致密化。因此，台阶式结构10的牺牲层30在阻挡层60的蚀刻期间可不会被过蚀刻。

[0123] 接着，利用第三蚀刻溶液对掩模层的剩余部分进行蚀刻(对应于图4所示操作S6)。具体来说，利用第三蚀刻溶液对经致密化的掩模层(即，位于上表面U及下表面L上的掩模层
70)进行蚀刻。

[0124] 在一实施例中，当掩模层70是氧化硅层时，第三蚀刻溶液可为经稀释的氢氟酸(dHF)溶液。在附加实施例中，由于位于上表面U及下表面L上的掩模层70具有比位于侧表面S上的掩模层70高的耐湿法蚀刻性，因此第三蚀刻溶液可为具有比第一蚀刻溶液高的浓度的经稀释的氢氟酸溶液。举例来说，当第一蚀刻溶液是具有为例如HF：DIW＝1∶100的浓度的经稀释的氢氟酸溶液时，第三蚀刻溶液可为具有为HF：DIW＞1∶100的浓度的经稀释的氢氟酸溶液。在另一个附加实施例中，第一蚀刻溶液与第三蚀刻溶液可为具有相同浓度的蚀刻溶液，且在这种情形中，利用第三蚀刻溶液进行的蚀刻工艺(即，图4所示操作S6)的蚀刻时间可长于利用第一蚀刻溶液进行的蚀刻工艺(即，图4所示操作S4)的蚀刻时间。

[0125] 当执行利用第三蚀刻溶液对掩模层的剩余部分进行蚀刻的操作(对应于图4所示操作S6)时，台阶式结构仅具有留在上表面及下表面上的阻挡层60，如图6H所示。

[0126] 如上所述，由于对阻挡层60进行蚀刻的操作(对应于图4所示操作S5)是各向同性蚀刻工艺，因此位于上表面U及下表面L上的阻挡层60的侧壁可因掩模层70而凹陷。

[0127] 具体来说，在执行图4所示操作S5之后，在形成台阶式结构的第k个台阶(k：大于或等于2且小于或等于n的自然数)的牺牲层30b上形成的阻挡层60k可包括面对形成台阶式结构的第k+1个台阶的牺牲层30c的一个侧的第一侧壁w1及面对第一侧壁w1的第二侧壁w2。由于上述各向同性工艺，阻挡层60k的第一侧壁w1及第二侧壁w2中的每一者可具有在与阻挡层60k的上表面平行的侧向方向(例如，y轴方向)上凹陷的一部分。所述凹陷部分可具有圆形形状或者带有预定曲率的形状。另外，阻挡层60k的中心部分的侧向方向(例如，y轴方向)宽度″b″可小于阻挡层60k的上表面的侧向方向宽度″a″及阻挡层60k的下表面的侧向方向宽度″c″。第一侧壁w1的凹陷部分及第二侧壁w2的凹陷部分可在第二方向上延伸(例如，x轴方向)。

[0128] 因此，当对应于已被移除牺牲层30及阻挡层60的空间形成导电字线结构时，导电字线结构的第二导电层(对应于阻挡层60)的两个侧壁中的每一者、以及第二导电层的中心部分的侧向方向宽度可小于第二导电层的上表面及下表面的侧向方向宽度。

[0129] 另外，如上所述，由于形成在上表面及下表面上的阻挡层在图4所示操作S3到操作S6期间未暴露到蚀刻溶液，因此位于台阶式结构的上表面及下表面上的阻挡层的厚度可为均匀的。因此，形成在台阶式结构的每一台阶上的阻挡层在第一方向(例如，z轴方向)上可具有相同的厚度。举例来说，在图6H中，形成在第k-1个台阶到第k+1个台阶上的阻挡层可具有相同的厚度(即，tk-1＝tk＝tk+1)。即使当由绝缘层与牺牲层形成的堆叠结构的数目增大时(即，即使当″n″增大时)，根据本公开的实施例形成在每一台阶上的阻挡层也可具有相同的厚度。

[0130] 然而，根据替代实施例，当对阻挡层执行不对称的等离子体工艺(对应于图5所示第三操作)时，形成在台阶式结构的每一台阶上的阻挡层可因深度与不对称的等离子体工艺的相关性而具有不同的密度。举例来说，形成在第k+1个台阶上的阻挡层60k+1与形成在第k-1个台阶上的阻挡层60k-1可具有不同的密度。

[0131] 另外，形成在台阶式结构的各个台阶上的阻挡层可在第三方向(例如，y轴方向)上彼此间隔开。举例来说，参照图6H，形成在第k+1个台阶上的阻挡层60k+1与形成在第k个台阶上的阻挡层60k可在y轴方向上彼此间隔开且阻挡层60k+1与阻挡层60k之间的距离可为d1。另外，形成在第k个台阶上的阻挡层60k与形成在第k-1个台阶上的阻挡层60k-1可在y轴方向上彼此间隔开且阻挡层60k与阻挡层60k-1之间的距离可为d2。距离d1与距离d2可彼此相等。

[0132] 在沉积阻挡层以用作接地焊盘的现有技术技法(未必是现有技术)中，如图6I所示，由于位于上表面U与侧表面S之间的界面上的阻挡层的密度及位于下表面L与侧表面S之间的界面上的阻挡层的密度介于沉积在上表面U上的阻挡层的密度与沉积在侧表面上的阻挡层的密度之间，因此在对阻挡层执行湿法蚀刻之后，会留下局部留下的倾斜突出部(悬垂部分)9(参见韩国专利申请第10-2017-0084986号)。因此，留在各个台阶上的阻挡层不在y轴方向上彼此间隔开。也就是说，留在各个台阶上的阻挡层可在z轴方向上彼此交叠地排列。因此，如图6J所示，在形成接触通孔以后，接触通孔可能会因过量蚀刻而通过位于第k个台阶上的阻挡层连接到位于第k-1个台阶上的阻挡层。

[0133] 然而，根据本公开的实施例，由于形成在各个台阶上的阻挡层可彼此间隔开，因此当此后形成接触通孔时，可防止接触通孔因过量蚀刻而通过一阻挡层(例如60k)连接到另一个阻挡层(例如60k-1)。

[0134] 图8、图9、图10、图11、图12、图13、图14、图15、图16、图17及图18示意性地示出根据本公开实施例的衬底处理方法。

[0135] 参照图8，在衬底200上将包括第一绝缘层210a、210b、210c及210d(在下文中被统称为″210″)与第一牺牲层220a、220b、220c及220d(在下文中被统称为″220″)的堆叠结构交替地堆叠多次。举例来说，第一绝缘层210可为第一氧化硅层，且第一牺牲层220可为第一氮化硅层。然而，本公开并非仅限于此，且第一绝缘层210与第一牺牲层220可由具有不同的蚀刻选择性的任意材料形成。

[0136] 之后，对第一绝缘层210及第一牺牲层220进行蚀刻以形成沟道孔，并执行向沟道孔中形成存储单元串(图19所示MCS)的至少一些组件的工艺。存储单元串可包括例如沟道、栅极导电层及栅极绝缘层等组件。

[0137] 用于形成存储单元串的组件的工艺可通过直接形成沟道、栅极导电层、及栅极绝缘层中的至少一些来执行，可通过向沟道孔中形成牺牲层以使得可在后续工艺中形成沟道、栅极导电层及栅极绝缘层来执行，或者可通过其组合来执行。

[0138] 接着，对所述堆叠结构进行蚀刻，以形成台阶式结构，所述台阶式结构具有上表面、下表面及连接所述上表面与所述下表面的侧表面。举例来说，如图9所示，对包括第一绝缘层210与第一牺牲层220的堆叠结构的一端进行蚀刻以形成台阶式结构。台阶式结构可通过例如反应离子蚀刻及抗蚀剂细化(resist slimming)来形成。

[0139] 由于台阶式结构被形成为台阶形状，因此台阶式结构具有上表面、下表面及连接上表面与下表面的侧表面。举例来说，台阶式结构可包括至少一个台阶ST，且一个台阶ST可包括位于第一牺牲层220b上的上表面U、位于第一牺牲层220a上的下表面L及连接上表面U及下表面L的侧表面S。

[0140] 参照图10，在台阶式结构上形成至少一个层。所述至少一个层可为绝缘层，且绝缘层可根据以上实施例通过等离子体增强原子层沉积工艺形成。在这种情形中，可在台阶式结构上形成第二牺牲层230。

[0141] 在实施例中，第一牺牲层220与第二牺牲层230可为由相同材料形成的层。举例来说，当第一牺牲层220是氮化硅层时，第二牺牲层230也可为氮化硅层(即，第二氮化硅层)。

[0142] 之后，可执行对第二牺牲层230进行致密化的工艺(即，等离子体后处理操作)。等离子体后处理操作可利用例如氩气等惰性气体和/或包含第二牺牲层的成分的气体(例如，当第二牺牲层230是氮化硅层时为氮气)来执行。

[0143] 等离子体后处理操作可利用不对称的等离子体工艺来执行。由于不对称的等离子体工艺的等离子体离子的方向性，可仅对第二牺牲层230的形成在台阶的上表面U及下表面L上的部分进行致密化。

[0144] 接下来，参照图11，在第二牺牲层230上形成另一个层。所述另一个层可为绝缘层，且可根据以上实施例通过等离子体增强原子层沉积工艺形成。在这种情形中，可在第二牺牲层230上形成第二绝缘层240。

[0145] 在实施例中，第一绝缘层210与第二绝缘层240可为由相同材料形成的层。举例来说，当第一绝缘层210是第一氧化硅层时，第二绝缘层240可为第二氧化硅层。

[0146] 之后，可执行对第二绝缘层240进行致密化的工艺(即，等离子体后处理操作)。等离子体后处理操作可利用例如氩气等惰性气体和/或包含第二绝缘层的成分的气体来执行。

[0147] 等离子体后处理操作可利用不对称的等离子体工艺来执行。由于不对称的等离子体工艺的等离子体离子的方向性，可仅对第二绝缘层240的形成在台阶式结构的上表面U及下表面L上的部分进行致密化。

[0148] 参照图12，执行对第二绝缘层240的至少一部分进行蚀刻的操作。所述蚀刻可为各向同性蚀刻。更具体来说，蚀刻操作可利用湿法蚀刻工艺来执行且可利用例如磷酸或氢氟酸来执行。

[0149] 由于不对称的等离子体后处理工艺，在蚀刻操作期间，对位于一个台阶的侧表面S上的第二绝缘层240的蚀刻速率高于对位于所述台阶的上表面U及下表面L上的第二绝缘层240的蚀刻速率。因此，可仅移除位于侧表面S上的第二绝缘层240，且位于上表面U及下表面L上的第二绝缘层240可被留下。由此，可仅将第二绝缘层240的在不对称的等离子体后处理工艺期间未被致密化的部分移除。

[0150] 参照图13，执行对第二牺牲层230的至少一部分进行蚀刻的操作。所述蚀刻可为各向同性蚀刻。更具体来说，蚀刻操作可利用湿法蚀刻工艺来执行且可利用例如磷酸或氢氟酸来执行。由于第二绝缘层240留在台阶式结构的上表面U及下表面L上，因此可仅移除位于侧表面S上的第二牺牲层230，且位于上表面U及下表面L上的第二牺牲层230可被留下。另外，在各向同性蚀刻期间，由于第二绝缘层240留在台阶式结构的上表面U及下表面L上，因此可形成宽度比留在台阶式结构的上表面U及下表面L上的第二绝缘层240的宽度小的第二牺牲层230。

[0151] 参照图14，执行对留在台阶式结构的上表面U及下表面L上的第二绝缘层240进行蚀刻的操作。由此，可仅将第二绝缘层240的在不对称的等离子体后处理工艺期间被致密化的部分移除。

[0152] 在图11至图14所示操作期间，第二牺牲层230的经致密化的部分(即，形成在上表面U及下表面L上的第二牺牲层230)可不被蚀刻且由此其厚度可维持不变。举例来说，当在图10所示工艺中沉积的第二牺牲层230的厚度是″h″时，留在台阶式结构的每一台阶上的第二牺牲层230的厚度也可为″h″。也就是说，在图14所示情形中，可满足h11＝h22＝h33＝h44＝h55＝h。这会具有以下技术意义：可减小或避免位于台阶式结构的各个台阶上的第二牺牲层的厚度变化。

[0153] 参照图15，在包括第一牺牲层(图15所示220)及第二牺牲层(图15所示230)的牺牲字线结构上形成层间绝缘层250。层间绝缘层250可由与台阶式结构的第一绝缘层210相同的材料形成。举例来说，台阶式结构的第一牺牲层220可为氮化硅层，台阶式结构的第一绝缘层210可为氧化硅层，且层间绝缘层250可为氧化硅层。

[0154] 参照图16，在层间绝缘层250的上表面上，通过图案化来形成连接到第二牺牲层230的至少一部分的通孔接触件260。在替代实施例中，可在对第一牺牲层220及第二牺牲层
230进行蚀刻之后形成通孔接触件260以形成导电字线结构。

[0155] 参照图17，对第一牺牲层220及第二牺牲层230进行蚀刻以暴露出沟道(图中未示出)、第一绝缘层210、层间绝缘层250及通孔接触件260。因此，可移除牺牲字线结构。在替代实施例中，在牺牲层蚀刻操作期间，也可同时移除形成在衬底200上的第二牺牲层(图16所示230′)，且因此可暴露出衬底200的上表面的一部分。

[0156] 参照图18，穿过暴露出的空间形成导电字线结构WL。导电字线结构WL可被形成为与被移除牺牲字线结构的空间对应。导电字线结构WL可为钨且可包含各种导电材料(例如铜及多晶硅)中的至少一者或所述各种导电材料的组合。

[0157] 由此形成的导电字线结构WL可包括以下配置。

[0158] -第一导电层C1(对应于朝沟道延伸的第一牺牲层(图16所示220))

[0159] -第二导电层C2(对应于位于第一导电层的一端上的第二牺牲层(图16所示230))[0160] 换句话说，导电字线结构WL中包括的第一导电层C1及第二导电层C2是由通过不同的工艺形成的层(即，牺牲层)造成的。

[0161] 如以上参照图6H及图14所述，根据本公开的实施例，由于额外地沉积了第二绝缘层，因此在蚀刻工艺期间位于台阶式结构的上表面及下表面上的第二牺牲层可不被蚀刻。因此，留在台阶式结构的各个台阶上的第二牺牲层的厚度可彼此相等。因此，如图18所示，导电字线结构WL的第二导电层C2可具有相同的厚度(即，h11′＝h22′＝h33′＝h44′＝h55′)。另外，如上所述，由于利用第二绝缘层作为蚀刻掩模对台阶式结构的侧表面上的第二牺牲层进行了各向同性蚀刻，因此可在存在于台阶式结构的上表面及下表面上的第二牺牲层中形成凹陷区。因此，导电字线结构WL的第二导电层C2也可具有从第二导电层C2的两个侧壁在侧向方向上凹陷的部分。也就是说，第二导电层C2的两个侧壁中的每一者可具有从一个侧壁朝另一个侧壁凹陷的一部分。凹陷部分可具有圆形形状或者带有预定曲率的形状。因此，第二导电层C2的中心部分的侧向方向(y轴方向)宽度可比第二导电层C2的上表面及下表面的侧向方向宽度小。

[0162] 另外，如以上参照图6H及图14所述，形成在台阶式结构的各个台阶上的第二牺牲层可在第三方向(例如，y轴方向)上彼此间隔开。因此，如图18所示，导电字线结构WL的各个第二导电层C2也可彼此间隔开地形成。具体来说，第二导电层C2可在包括第三方向(y轴方向)在内的所有方向上彼此间隔开地形成。因此，第二导电层C2可不位于从另一个第二导电层C2的上表面延伸的垂直延伸线上。如以上参照图6I及图6J所述，这具有以下技术意义：可减小或避免接触通孔会因过量蚀刻而通过第二导电层连接到另一个第二导电层的电短路的风险。

[0163] 图19是根据本公开实施例的半导体器件的电路图。所述半导体器件可通过根据以上实施例的衬底处理方法形成。在下文中，为简明起见，将省略各个实施例之间重复的说明。

[0164] 参照图19，半导体存储器器件可包括衬底200、存储单元串MCS、第一字线WL1、第二字线WL2、第三字线WL3及第四字线WL4。

[0165] 存储单元串MCS可具有在衬底200上突出及延伸的结构。存储单元串MCS可包括多个存储单元。尽管在图19中仅示出四个存储单元，然而一个存储单元串MCS根据需要可包括更少或更多的存储单元。

[0166] 第一字线WL1可连接到第一存储单元MC1。举例来说，第一字线WL1可被形成为朝第一存储单元MC1的沟道延伸。同样地，第二字线WL2到第四字线WL4可分别连接到第二存储单元MC2到第四存储单元MC4，且第二字线WL2到第四字线WL4可分别被形成为朝第二存储单元MC2到第四存储单元MC4的沟道延伸。

[0167] 第一字线WL1到第四字线WL4中的至少两者可包括通过图18所示操作形成的字线结构。举例来说，第一字线WL1及第二字线WL2可包括通过图18所示操作形成的字线结构。在这种情形中，第一字线WL1可包括朝沟道延伸的第一导电层C11及位于第一导电层C11上的第二导电层C21。第二字线WL2可包括朝沟道延伸的第一导电层C12及位于第一导电层C12上的第二导电层C22。第一字线WL1的第二导电层C21的厚度t11可等于第二字线WL2的第二导电层C22的厚度t12。另外，如图19所示，第一字线WL1的第二导电层C21及第二字线WL2的第二导电层C22中的每一者可具有从各自的两个侧壁中的一者在侧向方向上凹陷的一部分，以使得第二导电层C21及第二导电层C22各自的中心部分的侧向方向宽度可小于第二导电层C21及第二导电层C22各自的上表面及下表面的侧向方向宽度。凹陷部分可具有圆形形状或者带有预定曲率的形状。如上所述，这是因为利用第二绝缘层作为蚀刻掩模对位于台阶式结构的侧表面S上的第二牺牲层进行了各向同性蚀刻。另外，第一字线WL1的第二导电层C21及第二字线WL2的第二导电层C22在与第一字线WL1的第二导电层C21的上表面垂直的方向(z轴方向)上可不相互交叠。

[0168] 根据本公开实施例的衬底处理方法可通过在阻挡层上额外地沉积绝缘层来使阻挡层最少地暴露到蚀刻溶液，且可维持从台阶式结构的顶部到底部沉积的阻挡层的厚度。由此，根据本公开实施例的衬底处理方法可防止在台阶式结构上选择性地沉积接地焊盘的工艺中沉积在每一台阶上的接地焊盘的厚度变得不均匀。因此，可减少在利用金属层置换台阶式结构的牺牲层时发生电短路的风险。

[0169] 应理解，附图中的每一部分的形状均是例示性的以用于清楚地理解本公开。应注意，本公开可被修改成除所示形状之外的各种形状。附图中相同的参考编号可指代相同的元件。

[0170] 对所属领域中的一般技术人员而言将显而易见的是，本公开并非仅限于以上实施例及附图，且在不背离本公开的精神及范围的条件下可在本文中作出各种替代、修改及更改。

[0171] 应理解，本文中所述的实施例应被视为仅具有说明性意义，而并非用于限制目的。对每一实施例中的特征或方面的说明通常应被视为可用于其它实施例中的其他类似特征或方面。

[0172] 尽管已参照各个图阐述了一个或多个实施例，然而所属领域中的一般技术人员应理解，在不背离由以上权利要求所界定的本公开的精神及范围的条件下，在本文中可作出形式及细节上的各种改变。

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