[0002] 本申请要求2018年3月5日提交的题为“混合半/四分之一速率DFE架构”的第62/638,739号美国临时申请的优先权和权益，该申请全部内容通过引用合并于此。
技术领域
[0003] 根据本
发明的
实施例的一个或多个方面涉及串行
数据接收器，并且更具体地涉及用于串行数据接收器的判决反馈均衡器。
背景技术
[0004] 在集成
电路中，串行数据接收器可以被配置为以高速进行操作，以实现与其他集成电路的高
数据速率数据传输。在一些实施例中，数据速率和相应的时钟速率可能足够高，使得也在集成电路内的互补金属
氧化物
半导体(CMOS)电路可能无法以相同的时钟速率进行操作，或者如果CMOS电路以这样的时钟速率进行操作，则将会表现出不可接受的高功耗。
[0005] 在这种情况下，可以采用半速率或四分之一速率判决反馈均衡器来将接收到的串行数据流转换为两个或四个并行数据流，每个并行数据流分别在接收到的数据的一半或四分之一处。这种半速率或四分之一速率判决反馈均衡器可以在
电流模式逻辑中实现，然而，电流模式逻辑可能会表现出相对高的功耗。
[0006] 因此，需要一种用于降低串行数据的数据速率的低功率电路。
发明内容
[0007] 根据本公开的实施例，提供了一种用于在模拟输入处以第一数据速率接收串行数据的两级判决反馈均衡器，该两级判决反馈均衡器包括：第一级，包括半速率预测判决反馈均衡器，该半速率预测判决反馈均衡器具有连接到两级判决反馈均衡器的模拟输入的模拟输入、第一数字输出以及第二数字输出；和第二级，包括：第一触发器，具有连接到第一数字输出的数据输入；第二触发器，具有连接到第一数字输出的数据输入；第三触发器，具有连接到第二数字输出的数据输入；以及第四触发器，具有连接到第二数字输出的数据输入，第一级处于第一时钟域，被配置为利用具有等于第一数据速率的一半的
频率的第一时钟进行操作，并且第二级处于第二时钟域，被配置为利用具有等于第一数据速率的四分之一的频率的第二时钟进行操作。
[0008] 在一些实施例中，第一级由电流模式
逻辑电路构成。
[0009] 在一些实施例中，第二级由
互补金属氧化物半导体电路构成。
[0010] 在一些实施例中，第一级包括：第一路径，具有连接到两级判决反馈均衡器的模拟输入的输入；以及第二路径，具有连接到两级判决反馈均衡器的模拟输入的输入，第一路径被配置为在第一时钟为低的一部分时间间隔期间，在第一数字输出处利用第一时钟的每个周期来产生数字数据值，并且第二路径被配置为在第一时钟为高的一部分时间间隔期间，在第二数字输出处利用第一时钟的每个周期来产生数字数据值。
[0011] 在一些实施例中，两级判决反馈均衡器进一步包括：时钟同步电路，被配置为使第二时钟的第一
相位的跃变与第一时钟的第一相位的跃变对齐。
[0012] 在一些实施例中，时钟同步电路包括第五触发器，该第五触发器具有：数据输入，连接到第一时钟的第一相位；时钟输入，连接到第二时钟的第一相位；以及输出。
[0013] 在一些实施例中，时钟同步电路进一步包括相位内插器，该相位内插器被配置为接收：第一时钟的两个相位，该两个相位相差大于0度且小于180度，以及控制
信号；并且形成：具有与
控制信号相对应的相位的信号作为输出。
[0014] 在一些实施例中，两级判决反馈均衡器进一步包括控制逻辑电路，该控制逻辑电路具有：输入，连接到第五触发器的输出；以及输出，连接到相位内插器，该控制逻辑电路被配置为产生针对相位内插器的控制信号。
[0015] 在一些实施例中，控制逻辑电路包括递增-递减计数器，该递增-递减计数器被配置为：当第五触发器的输出为高时增加计数值，并且当第五触发器的输出为低时减少计数值。
[0016] 在一些实施例中，第一触发器具有：时钟输入，被配置为接收第二时钟的第一相位，第二时钟的第一相位具有与第一时钟的每隔一个下降沿对齐的上升沿。
[0017] 在一些实施例中，第二触发器具有：时钟输入，被配置为接收第二时钟的第二相位，第二时钟的第二相位具有与第二时钟的第一相位的每个下降沿对齐的上升沿。
[0018] 在一些实施例中，第三触发器具有：时钟输入，被配置为接收第二时钟的第三相位，第二时钟的第三相位具有比第二时钟的第一相位的每个上升沿靠后第二时钟的四分之一周期的上升沿。
[0019] 在一些实施例中，第四触发器具有：时钟输入，被配置为接收第二时钟的第四相位，第二时钟的第四相位具有与第二时钟的第三相位的每个下降沿对齐的上升沿。根据本公开的实施例，提供了一种用于在模拟输入处以第一数据速率接收串行数据的两级判决反馈均衡器，该两级判决反馈均衡器包括：第一级，连接到模拟输入，该第一级包括由电流模式逻辑电路构成的半速率预测判决反馈均衡器；以及第二级，连接到第一级，该第二级由互补金属氧化物半导体电路构成。
[0020] 在一些实施例中，第一级的半速率预测判决反馈均衡器具有：模拟输入，连接到两级判决反馈均衡器的模拟输入；第一数字输出；及第二数字输出；并且第二级包括：第一触发器，具有连接到第一数字输出的数据输入；第二触发器，具有连接到第一数字输出的数据输入；第三触发器，具有连接到第二数字输出的数据输入；及第四触发器，具有连接到第二数字输出的数据输入，第一级处于第一时钟域，被配置为利用具有等于第一数据速率的一半的频率的第一时钟进行操作，并且第二级处于第二时钟域，被配置为利用具有等于第一数据速率的四分之一的频率的第二时钟进行操作。
[0021] 在一些实施例中，第一级包括：第一路径，具有连接到两级判决反馈均衡器的模拟输入的输入；以及第二路径，具有连接到两级判决反馈均衡器的模拟输入的输入，第一路径被配置为在第一时钟为低的一部分时间间隔期间，在第一数字输出处利用第一时钟的每个周期来产生数字数据值，并且第二路径被配置为在第一时钟为高的一部分时间间隔期间，在第二数字输出处利用第一时钟的每个周期来产生数字数据值。
[0022] 在一些实施例中，两级判决反馈均衡器进一步包括：时钟同步电路，被配置为使第二时钟的第一相位的跃变与第一时钟的第一相位的跃变对齐。
[0023] 在一些实施例中，时钟同步电路包括第五触发器，该第五触发器具有：数据输入，连接到第一时钟的第一相位；时钟输入，连接到第二时钟的第一相位；以及输出。
[0024] 在一些实施例中，时钟同步电路进一步包括相位内插器，该相位内插器被配置为接收：第一时钟的两个相位，该两个相位相差大于0度且小于180度，以及控制信号；并且形成：具有与该控制信号相对应的相位的信号作为输出。
[0025] 根据本公开的实施例，提供了一种显示器，包括：时序
控制器，具有串行数据输出；以及
驱动器集成电路，具有用于以第一数据速率接收串行数据的模拟输入，该驱动器集成电路包括用于接收串行数据的两级判决反馈均衡器，该两级判决反馈均衡器具有连接到驱动器集成电路的模拟输入的模拟输入，该两级判决反馈均衡器包括：第一级，连接到驱动器集成电路的模拟输入，该第一级包括由电流模式逻辑电路构成的半速率预测判决反馈均衡器；以及第二级，连接到第一级，该第二级由互补金属氧化物半导体电路构成。
附图说明
[0026] 参考
说明书、
权利要求和附图将会领会并理解本发明的这些以及其他的特征和优点，其中：
[0027] 图1是根据本发明的实施例的两级判决反馈均衡器的示意图；
[0028] 图2是根据本发明的实施例的两级判决反馈均衡器的示意图；
[0029] 图3是根据本发明的实施例的两级判决反馈均衡器的时序图；并且
[0030] 图4是根据本发明的实施例的显示器的
框图。
具体实施方式
[0031] 以下结合附图所阐述的详细描述旨在作为根据本发明提供的混合半/四分之一速率DFE的示例性实施例的描述，并且不旨在表示可以构造或利用本发明的唯一形式。该描述结合所示实施例阐述本发明的特征。然而，应当理解，相同或等同的功能和结构可以通过不同的实施例来实现，这些不同的实施例也旨在被包含在本发明的范围内。如本文其他地方所示，相同的元件标记旨在指示相同的元件或特征。
[0032] 参考图1，在一些实施例中，混合半/四分之一速率判决反馈均衡器(DFE)，即两级DFE，包括由电流模式逻辑(CML)电路组成的第一级105(即半速率预测判决反馈均衡器)以及由互补金属氧化物半导体(CMOS)电路组成的第二级110。混合半/四分之一速率DFE具有用于接收高速串行数据信号的模拟输入115以及四个数字输出120，在四个数字输出120处串行数据被生成且以因子4被并行化(并且在四个数字输出120中的每个数字输出120处以接收到的串行数据的速率的四分之一被传输)。CML电路可以在具有第一半速率时钟(即，针对接收到的串行数据信号的每两个比特具有一个周期的时钟)的第一时钟域中进行操作，并且CMOS电路可以在具有第二四分之一速率时钟(即，频率是第一时钟的频率的一半的时钟)的第二时钟域中进行操作。第一时钟可以通过时钟恢复电路从接收到的串行数据信号产生。每个CML电路可以利用差分
数字信号来进行操作，该差分数字信号在任何时候都呈现为两个离散差分
电压值中的一个。承载差分CML信号的导体中的每个导体可以具有例如0.4V(其可以显著地小于Vdd与地之间的差)的电压摆动(在两个状态之间变化)；因此，差分摆动可以是0.8V。每个CMOS电路可以类似地利用差分数字信号来进行操作，该差分数字信号在任何时候都呈现为两个离散电压值中的一个，这两个值分别接近地和接近Vdd。
[0033] 第一级105包括：作为(例如，被连接到)两级判决反馈均衡器的模拟输入115的模拟输入、第一数字输出125、以及第二数字输出130。第一级105包括：(i)第一路径，包括第一加法器140、第一对时钟比较器(或“
采样器”或“切片器”)145、以及第一多路复用器135，其中第一级105的来自前一时钟周期的第一数字输出125被馈送为至第一多路复用器135的输入以在当前时钟周期中进行选择；以及(ii)第二路径，包括第二加法器141、第二对时钟比较器146、以及第二多路复用器136，其中第一级105的来自前一时钟周期的第二数字输出130被馈送为至第二多路复用器136的输入以在当前时钟周期中进行选择。多路复用器135、
136中的每一个可以是
锁存多路复用器(或“MUX锁存器”)。
[0034] 来自接收到的串行数据流的串行数据比特在第一数字输出125处和在第二数字输出130处被交替产生；每个输出由电路中的用于馈送另一个输出的多路复用器135、136使用，以在两个预测性校正的数据值之间进行选择，每个预测性校正的数据值都基于之前刚接收到的数据比特的两个可能值中的相应一个来进行校正。
[0035] 第二级110包括四个触发器(例如，强臂触发器，“SAFF”)131、132、133、134，每个触发器具有作为(例如，被连接到)四个数字输出120中的相应一个的输出、数据输入、以及时钟输入。前两个触发器131、132的数据输入都连接到第一数字输出125，并且第三触发器133和第四触发器134的数据输入都连接到第二数字输出130。馈送到前两个触发器131、132的时钟输入的
时钟信号具有被定时为使得前两个触发器131、132如以下进一步详细讨论的那样捕获来自第一数字输出125的交替比特的触发沿(例如，上升沿)，并且馈送到第三触发器133和第四触发器134的时钟输入的时钟信号具有被定时为使得第三触发器133和第四触发器134捕获来自第二数字输出130的交替比特的触发沿。每个SAFF 131、132、133、134还可以用作数据的CML至CMOS转换器。
[0036] 在一些实施例中，可以采用时钟同步电路150来使第二时钟(四分之一速率时钟)与第一时钟(半速率时钟)同步。时钟同步电路150包括CML
分频器155、相位内插器160、控制逻辑电路165(由165指代的“逻辑”
块)、复制触发器170(其可以是强臂触发器131、132、133、134的副本，所有这些强臂触发器可以名义上相同)、以及CML至CMOS转换电路175(由175指代的“CML2CMOS”块)。CML至CMOS转换电路175的输出180包括第二时钟的四个相位，该第二时钟的四个相位可以例如在两对导体(即，四个导体)上传输，两对导体中的每对导体可以携带
差分信号(即，信号及其补码)。在这四个导体中，第一对导体可以承载第二时钟的第一相位及其补码，并且第二对导体可以承载第二时钟的第三相位及其补码。可以通过反转第一相位(即，通过互换导体)来形成第二时钟的第二相位，并且可以通过反转第三相位(即，通过互换导体)来形成第二时钟的第四相位。第一相位、第二相位、第三相位和第四相位可以被分别馈送到第一触发器131、第二触发器132、第三触发器133和第四触发器134的时钟输入。
[0037] CML分频器155产生两个信号，同相信号和
正交相位信号，每个信号处于第一时钟的频率的一半。复制触发器170在其数据输入处接收第一时钟，并在其时钟输入处接收第二时钟的第一相位。控制逻辑电路165基于复制触发器170的输出主要由0还是1构成来对相位插值器160的相位进行调整，使得第一时钟的边沿与第二时钟的上升沿对齐(例如，使得第一时钟的下降沿与第二时钟的第一相位的上升沿对齐(参见图3))。控制逻辑电路165可以例如包括计数器，该计数器在接收到1时递增计数并在接收到0时递减计数，并且计数值可被周期性地发送到相位内插器160，以作为相位命令。
[0038] 图2示出了混合半/四分之一速率DFE的第一级和第二级、以及附加电路，该附加电路被用于生成可由时钟恢复电路使用的交叉时钟和交叉数据(x<0>，x<1>，x<2>，x<3>)，并被用于对切片器处的第一时钟的相位进行控制，并且跨越第一级的切片器。用于生成交叉数据的各电路中的每个电路可以包括：第一级内的一部分(例如，直至并包括多路复用器(标记为“MuxL”))(并且这些部分可以由CML电路构成)、以及第二级内的一部分(从用于接收来自多路复用器的信号的强臂触发器开始)(并且这些部分可以由CMOS电路构成)。
[0039] 图2中还示出了通道晶体管逻辑(PTL)锁存器210，其被用于使四个数字输出(d<0>，d<1>，d<2>，d<3>)的相位对齐。图3示出了图1和图2的电路的部分时序图。第一数字输出125的时序
波形被示为图3的第四波形，标记为“MuxL-out”。包含数据比特“A”、“B”、“C”等的输入数据流是所示出的第一波形；第六波形和第七波形分别示出了在第一触发器131的输出处传输的第一比特和第五比特(“A”和“E”)以及在第二触发器132的输出处传输的第一比特和第七比特(“C”和“G”)。第二时钟(四分之一速率时钟)的第一相位是第五波形(“dclk_
0p”)(并且第二相位是其补码)。
[0040] 参考图4，在一个实施例中，显示器405包含时序控制器410，该时序控制器410被配置为通过串行数据链路420将高速数字数据发送到驱动器集成电路(驱动器IC)415。驱动器集成电路415包括根据本发明的实施例而构造的、位于串行数据链路420的接收端处的串行数据接收器。
[0041] 如本文所使用的，时钟信号的“相位”是相对于该时钟信号的第一相位具有一些相位偏移的时钟信号的一种形式。因此，差分时钟信号在本文中被称为两相时钟，如果在一些电路中该时钟被连接以对第一边沿(例如，时钟信号的上升沿)产生影响并且在一些电路中该时钟被连接以对第二边沿(例如，互补时钟信号的上升沿)产生影响的话。
[0042] 应当理解，尽管本文可以使用术语“第一”、“第二”、“第三”等来描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分区分开来。因此，在不脱离本发明构思的精神和范围的情况下，本文所讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分。
[0043] 出于易于解释的目的，在本文中可以使用诸如“之下”、“下方”、“下”、“下面”、“上方”、“上面”等空间相对术语来描述如图所示的一个元件或特征相对于另一(些)元件或特征的关系。应当理解，除了图中所描绘的方位之外，这种空间相对术语旨在涵盖设备在使用或操作中的不同方位。例如，如果图中的设备被翻转，则被描述为在其它元件或特征“下方”或“之下”或“下面”的元件将被定向为在其它元件或特征“上方”。因此，示例术语“下方”和“下面”可以涵盖上方和下方这两种方位。设备可被以另外的方式
定位(例如，旋转90度或者在以其它定位)，并且本文所使用的空间相对描述词应被相应地解释。此外，还将理解，当层被称为在两层“之间”时，该层可以是两层之间的唯一层，或者也可以存在一个或多个
中间层。
[0044] 本文所使用的术语仅用于描述特定的实施例的目的，并且不旨在限制本发明构思。如本文所使用的，术语“大致”、“约”以及类似术语被用作近似的术语，而不是作为程度的术语，并且旨在对本领域普通技术人员将会认识到的测量值或计算值中的固有偏差加以考虑。
[0045] 如本文所用，单数形式“一”旨在也包括复数形式，除非上下文另有明确说明。还应当理解，当在本说明书中使用时，术语“包括”和“包含”表明存在所陈述的特征、整体、步骤、操作、元件和/或部件，但并不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组合。如本文所使用的，术语“和/或”包括相关联的所列项目中的一个或多个的任意和所有的组合。当位于元素列表之后时，诸如“...中的至少一个”等的表述修饰整个元素列表，并且不修饰列表的各个元素。此外，在描述本发明构思的实施例时使用“可以”是指“本发明的一个或多个实施例”。另外，术语“示例性”意指示例或例示。如本文所用，术语“使用”和“被使用”可以被认为分别与术语“利用”和“被利用”同义。
[0046] 应当理解，当元件或层被称为在另一元件或层“上”、“连接到”、“耦接到”或“相邻于”另一元件或层时，该元件或层可以直接在另一元件或层上、直接连接到、直接耦接到或直接相邻于另一元件或层，或者可以存在一个或多个中间元件或层。相反，当元件或层被称为“直接”在另一元件或层“上”、“直接连接到”、“直接耦接到”或“紧邻于”另一元件或层时，不存在中间元件或层。
[0047] 本文引用的任何数值范围旨在包括所述范围内包含的相同数值
精度的所有子范围。例如，“1.0至10.0”的范围旨在包括所述最小值1.0与所述最大值10.0之间(并且包括1.0和10.0)的所有子范围，即，具有等于或大于1.0的最小值以及等于或小于10.0的最大值，诸如，例如2.4至7.6。本文引用的任何最大数值限制旨在包括其中包含的所有较低数值限制，并且本说明书中引用的任何最小数值限制旨在包括其中包含的所有较高数值限制。
[0048] 尽管本文已具体描述并示出了混合半/四分之一速率DFE的示例性实施例，但是许多
修改以及变化对于本领域技术人员而言将是显而易见的。因此，应当理解，根据本发明的原理而构造的混合半/四分之一速率DFE可以以不同于本文具体描述的方式来实现。本发明还被限定在所附权利要求及其等同物中。
