[0001] 本
申请要求于2013年10月31日提交的名称为“BODY-BIASED SLICER DESIGN FOR PREDICTIVE DECISION FEEDBACK EQUALIZERS(用于预测
判决反馈均衡器的本体偏置的限制器设计)”的第61/898,421号美国临时申请和于2014年7月24日提交的第14/340,463号美国
专利申请的优先权和权益，所述申请的全部内容通过引用包含于此。
技术领域
[0002] 下面的描述涉及在非理想(例如，有损)信道上的数字数据的发送，更具体地讲，涉及一种用于减轻由通过非理想信道发送而导致的码间干扰的预测判决反馈均衡器。
背景技术
[0003] 高速数字数据链路会受到码间干扰的影响，尤其在损耗、反射或其他
缺陷存在于发送信道的情况下。码间干扰可具有这样的影响：在给定时钟周期期间接收的
信号是在发送机处在相应时钟周期期间发送的位以及在多个在前时钟周期期间发送的位的线性组合。可使用被称为判决反馈均衡(DFE)的技术来减轻码间干扰的影响，判决反馈均衡涉及校正在每个时钟周期期间在
采样点接收的具有在多个在前时钟周期期间接收的位的线性组合的信号。
[0004] 可使用被称为预测判决反馈均衡(预测DFE，还可被称为推测DFE或循环展开DFE)的技术来产生来自被称为第一抽头的直接在前接收位的贡献，其中计算两个校正项，一个校正项与在直接在前接收位中接收的1对应，另一个校正项与在直接在前接收位中接收的0对应；一旦在直接在前时钟周期上接收的位的二进制值可用，就接着使用复用器(MUX)来选择这两个校正项中的合适的一个。
[0005] 具体地，
电流数模转换器(DAC)可被用于在用于对接收的信号进行采样的钟控比较器内将电流加到可被实施为差分对的比较器的输出电流。加到输出的电流有效地实现具有适当的比例因子的在前位。这个方法具有诸多缺点。DAC消耗
电能，且因为DAC表现出电容性负载，所以DAC限制
电路的速度。
[0006] 因此，存在对以可接受的功耗获得提高的速度的预测反馈均衡系统的需求。
发明内容
[0007] 在预测判决反馈均衡器中，一个或更多个
场效应晶体管(FET)的本体偏置被用于提供用于预测抽头的补偿。在一个
实施例中，预测判决反馈均衡器的预测抽头包括由按照
差分放大器结构的两个FET构成的
差分放大器，且控制一个或两个场效应晶体管(FET)的本体偏置以在差分放大器中提供补偿。在一个实施例中，驱动DAC
电阻器的电流DAC被用于提供本体偏置
电压，包括形成最大可能DAC
输出电压的复制电路的反馈电路被用于控制电流DAC的电流源的偏置。
[0008] 根据本发明的实施例，提供了一种具有预测判决反馈均衡的接收机，所述接收机包括：第一差分放大器，包括第一场效应晶体管(FET)和第二FET，第一FET和第二FET以差分对的结构连接；以及电压模式
数模转换器(DAC)，包括第一DAC输出，第一DAC输出连接到第一FET的体
端子；以及DAC电压限制电路，连接到DAC。
[0009] 在一个实施例中，DAC包括DAC
电阻器、多个支路和偏置控制输入；DAC电压限制电路包括连接到第一差分放大器的公共
节点的参考电压输入以及具有复制电压输出的复制电路，复制电路包括DAC的所述多个支路中的支路的成比例复制。
[0010] 在一个实施例中，DAC的所述多个支路中的每个包括支路电流源。
[0011] 在一个实施例中，DAC的第一支路的支路电流源包括具有第一栅极宽度的FET，所述FET的栅极连接到DAC的偏置控制输入，DAC的所述多个支路中的剩余支路的支路电流源包括栅极宽度为第一栅极宽度的2的递增次幂倍的FET。
[0012] 在一个实施例中，复制电路包括
串联连接的电流源复制FET、
开关晶体管复制FET和复制电阻器。
[0013] 在一个实施例中，DAC的所述多个支路的支路电流源中的每个包括FET，每个FET具有栅极宽度；复制电阻器的电阻是DAC电阻器的电阻的k倍，其中k是复制比例因子；电流源复制FET的栅极宽度是DAC的所述多个支路的支路电流源的栅极宽度之和。
[0014] 在一个实施例中，复制电路包括具有第一输入和第二输入的反馈放大器，第一输入连接到复制电压输出，第二输入连接到参考电压输入。
[0015] 在一个实施例中，反馈放大器被构造成维持第一输入处的电压，其中，第一输入处的电压与第二输入处的电压基本相同。
[0016] 在一个实施例中，反馈放大器包括输出，所述输出连接到第一偏置控制FET的栅极，第一偏置控制FET与第二偏置控制FET串联连接，第二偏置控制FET按照
二极管方式被连接。
[0017] 在一个实施例中，第二偏置控制FET被构造成用作
电流镜中的参考器件，电流源复制FET和DAC的支路电流源的FET是电流镜中的镜像器件。
[0018] 在一个实施例中，第一差分放大器的第一FET和第二FET是n
沟道FET；第一FET的源极连接到第一差分放大器的公共节点；第二FET的源极连接到第一差分放大器的公共节点。
[0019] 在一个实施例中，DAC包括第一DAC输出和第二DAC输出，第二DAC输出连接到第二FET的体端子。
[0020] 在一个实施例中，DAC的所述多个支路中的每个包括支路电流源。
[0021] 在一个实施例中，DAC的第一支路的支路电流源包括具有第一栅极宽度的FET，所述FET的栅极连接到DAC的偏置控制输入，且DAC的所述多个支路中的剩余支路的支路电流源包括栅极宽度为第一栅极宽度的2的递增次幂倍的FET。
[0022] 在一个实施例中，复制电路包括串联连接的电流源复制FET、开关晶体管复制FET和复制电阻器。
[0023] 在一个实施例中，DAC的所述多个支路的支路电流源中的每个包括FET，每个FET具有栅极宽度；复制电阻器的电阻是DAC电阻器的电阻的k倍，其中k是复制比例因子；电流源复制FET的栅极宽度是DAC的所述多个支路的支路电流源的栅极宽度之和。
[0024] 在一个实施例中，复制电路包括具有第一输入和第二输入的反馈放大器，第一输入连接到复制电压输出，第二输入连接到参考电压输入。
[0025] 在一个实施例中，反馈放大器包括放大器输出，且放大器输出连接到第一偏置控制FET的栅极，第一偏置控制FET与第二偏置控制FET串联连接，第二偏置控制FET按照二极管方式被连接。
[0026] 在一个实施例中，接收机包括第二差分放大器，第二差分放大器也包括第一FET和第二FET，第二差分放大器的第一FET和第二FET以差分对的结构连接。
[0027] 在一个实施例中，第一DAC输出连接到第二差分放大器的第二FET的体端子，第二DAC输出连接到第二差分放大器的第一FET的体端子。
[0028] 在一个实施例中，一种显示器包括：时序
控制器，包括数字输出；以及
驱动器集成电路(IC)，驱动器IC包括：IC输入；以及接收机的连接到IC输入的接收机输入，时序控制器的数字输出连接到驱动器IC的IC输入。
附图说明
[0029] 将通过参照
说明书、
权利要求和附图来领会和理解本发明的这些和其他的特点和优点，在附图中：
[0030] 图1A是呈现码间干扰的影响的进入非理想(例如，有损)信道的
输入信号和离开非理想信道的
输出信号的图解；
[0031] 图1B是示出根据本发明的实施例的呈现码间干扰的影响的信号和已经通过反馈均衡减轻码间干扰影响的信号的图；
[0032] 图2是用于直接判决反馈均衡的系统的示意图；
[0033] 图3是根据本发明的实施例的用于预测判决反馈均衡的系统的示意图；
[0034] 图4是在限制器的输出使用电流数模转换器(DAC)的用于预测判决反馈均衡的系统的示意图；
[0035] 图5是根据本发明的实施例的具有本体偏置的限制器的示意图；
[0036] 图6是根据本发明的实施例的用于提供本体偏置的电压模式DAC的示意图；
[0037] 图7是根据本发明的实施例的用于调节DAC偏置的电路的示意图；以及[0038] 图8是根据本发明的实施例的采用了使用本体偏置的预测判决反馈均衡的显示器的
框图。
具体实施方式
[0039] 下面结合附图阐明的详细描述是意图作为根据本发明提供的用于预测判决反馈均衡器的本体偏置的限制器设计的示例性实施例的描述，而不是意图代表可构造或利用本发明的唯一形式。所述描述结合示出的实施例阐明本发明的特征。然而，将要理解的是，可通过也意图被包含在发明的精神和范围内的不同的实施例来实现相同或等效的功能和结构。如在这里的别处所指示，同样的元件标号意图指示同样的元件或特征。
[0040] 参照图1A，在一个实施例中，当通过发送机发送的信号是单个矩形脉冲110时，单个矩形脉冲110在通过非理想(例如，有损)信道115发送之后变成具有与发送信号不同形状的接收信号120。接收信号120在主采样时间(即，在与在接收机中对数据进行采样的时间对应的采样时间)具有值C0，并且因为非理想信道的不完美特性，所以发送脉冲110的影响持续若干个采样间隔，得到被称为残数C1、C2等的残余信号值。因为在与随后发送的数据脉冲对应的信号相同的时间接收残余信号且在与随后发送的数据脉冲对应的信号上
叠加残余信号，所以残余信号造成码间干扰。
[0041] 参照图1B，可在接收机做出关于发送脉冲是0还是1的判决之后使用判决反馈均衡。一旦已经做出这个判决，就推测发送脉冲的形状，计算在不同采样时间延迟的残数，并且从随后接收的信号120减去计算的残数，以减少在校正的信号125中的码间干扰的影响。
[0042] 参照图2，在
现有技术的实施例中，通过用钟控比较器210接着用移位寄存器220处理接收的信号，来完成直接DFE。包括钟控比较器的输出和移位寄存器的抽头的每个接连的抽头230包含在先前的采样时间接收的位。将每个抽头230乘以与残数对应的常数，并将其反馈和添加到接收的信号，以从先前接收的位删除残数。因为在直接DFE电路的运行中沿从第一抽头开始的路径的时序(timing)出现最大的挑战，所以从第一抽头开始的路径被称为关键性的路径，在这个路径中，在前位被分解并被乘以它的抽头值(C1)以及从在一个单位间隔(UI)中的电流输入中被减去。
[0043] 参照图3，在根据本发明的实施例的预测DFE中，通过将不同的补偿加到电路的两个支路中的输入信号，并在两个钟控比较器305、310中的每个中将每个结果转换成数字值，来预计算分别与已经接收的0或1对应的两个可能的结果。一旦在接收机中做出关于在前接收位是0还是1的判决，就在复用器315中选择校正结果。预测DFE可具有一个或更多个预测抽头。参照图4，可使用包括均由场效应晶体管(FET)构造的差分放大器410、
锁存器415和电流DAC 420的电路来完成预计算。通过时钟的互补
相位来对差分放大器和锁存器进行时钟控制，以形成钟控比较器或“限制器”(slicer)，电流DAC将补偿电流加到差分放大器的输出。在这个方法中使用的电流DAC消耗额外的电能，且因为第一抽头可为系统中的最大抽头，所以通过将电流DAC连接到限制器而强加的寄生电容以及在电路速度方面的相应劣化会显著。
[0044] 参照图5，在一个实施例中，预测DFE电路使用这样的启示，即，在预测DFE电路中，预测抽头(例如，第一抽头)不主动地切换，所以不需要对高速节点添加校正。在这个实施例中，限制器包括差分放大器510和锁存器515。通过在第一时钟输入516和第二时钟输入517提供的时钟的互补相位来对差分放大器510和锁存器515进行时钟控制。在限制器的差分放大器510中的一个或两个晶体管的第四端子或“体”端子(bulk terminal)被用于在没有直接位于数据路径中的第一抽头的情况下实现第一抽头补偿。差分放大器510包括按照差分对结构连接的两个FET 535、545，每个FET的一个端子连接到公共节点或“尾部”520。通过提供补偿电压作为施加到一个或更多个FET的第四端子的偏置，来实现差分放大器补偿。在第四端子上的这个偏置或“本体偏置”(body bias)可按照应用于差分放大器510的FET中的一个的单端方式被施加，或者它可按照差分方式被施加，以确保第一偏置施加到差分放大器510的第一FET 535的第四端子530和互补的第二偏置施加到差分放大器510的第二FET 545的第四端子540的电路对称性。
[0045] 在一个实施例中，通过图6的差分DAC来产生差分偏置。在这个DAC中，一组n个电流源610中的每个提供电流，其中n是DAC的位数。每个电流源610包括FET或由FET组成；这些电流源FET的栅极连接到可在DAC的偏置控制输入外部地提供的DAC电流源偏置电压。每个电流源FET的栅极宽度等于在所述组中的在前电流源FET的栅极宽度的两倍，使得通过每个电流源610提供的电流等于在所述组中的在前电流源610的电流的两倍。电流源FET中的最小的一个具有被称为单位电流源栅极宽度的栅极宽度，并提供被称为单位支路电流的支路电流。每个电流源供给DAC的两个支路，所述两个支路包含分别连接到第一DAC输出625和第二DAC输出630的第一DAC开关晶体管(例如开关FET 615)和第二DAC开关晶体管(例如开关FET 620)。可通过各自的
控制信号来使得每个支路中的开关FET接通或断开；这些控制信号控制DAC的输出。在其他实施例中，在串联的接连电流源中的电流比率可与2不同，或通过电流源提供的电流可不形成几何级数。第一DAC支路全部连接到第一电阻器635，第二DAC支路全部连接到第二电阻器640，使得在第一电阻器635和第二电阻器640的每个中流动的总电流在两个互补的DAC输出625、630产生各自的输出电压。在使用单端DAC的实施例中，每个DAC电流源610仅供给DAC的一个支路，每个支路包含一个开关FET，且支路连接到DAC电阻器，使得在DAC的支路中流动的总电流在DAC输出处产生电压。在一个实施例中，差分DAC用于在预测DFE电路的一个支路中提供补偿电压，通过在第二支路中反转两个DAC输出与在差分放大器中的FET的第四端子的连接，来将相同的差分DAC用于在预测DFE电路的另一支路中提供相反的补偿。在一个实施例中，通过补偿电压源的另一来源或“补偿电压源”(可为固定电压源)来提供作为本体偏置而提供的补偿电压，而不是由DAC提供。
[0046] 在一个实施例中，需要避免
正向偏置FET器件的体。这可通过使用用于限制最大DAC输出电压的电路或“DAC电压限制电路”，来确保最大DAC输出电压小于在限制器的尾部的电压，或者至少确保最大DAC输出电压以小于二极管压降来超过限制器尾部电压，从而实现所述避免，使得由所述体的少量的正向偏置导致的任何
漏电流是小的。最大DAC输出电压与全部第一开关FET 615被导通或全部第二开关FET 620被导通对应，全部第一开关FET615被导通或全部第二开关FET 620被导通导致最大DAC电流(通过电流源610提供的总电流)通过DAC电阻器635、640的一个被驱动。图7示出根据一个实施例的DAC电压限制电路。在这个电路中，电流通过包括串联连接的电流源复制FET 710、开关晶体管复制FET 715和复制电阻器720的复制电路705或由串联连接的电流源复制FET 710、开关晶体管复制FET 715和复制电阻器720组成的复制电路705流向地。电流源复制FET 710的栅极连接到DAC中的电流源FET的栅极(即，连接到DAC的偏置控制输出)。电流源复制FET 710的栅极宽度是单位电流源栅极宽度的(2n-1)/k倍，且开关晶体管复制FET 715例如通过栅极的接地而导通，如所示出的。这个结构导致等于最大DAC电流的1/k倍的电流流过电流源复制FET 710、开关晶体管复制FET 715，并通过复制电阻器720，其中，k是复制比例因子。复制电阻器720具有等于DAC电阻器635、640两者之一的电阻的k倍的电阻，从而使得在复制电压输出722处的电压(即，横跨复制电阻器720的电压降)与DAC的最大输出电压相等。电阻器连接到
运算放大器(op-amp)725的反相输入，运算放大器(op-amp)725被构造为用于控制DAC电流源控制电压的
负反馈环的反馈放大器。反馈放大器725的非反相输入727作为参考电压输入而运行，并连接到限制器尾部520(图5)。反馈放大器725驱动电流控制FET 728的栅极，电流控制FET 728的栅极控制流过以二极管形式连接的参考FET 730的电流。参考FET 730是电流镜的参考器件，电流镜包括电流源复制FET 710和DAC中的电流源FET作为镜像器件。
[0047] 如果存在于复制电路中作为在反馈放大器725的反相输入处的电压的最大DAC输出电压开始超过限制器尾部电压，则反馈放大器的输出将减小，减少流过电流控制FET 728的电流。这导致流过参考FET 730的电流的减少，且因此导致流过DAC电流源FET和电流源复制FET 710的电流的减少；按照这种方式，通过反馈放大器725的反馈校正最大DAC输出电压超过限制器尾部电压的任何增大。
[0048] 在运行中，系统控制器可将DAC输出设定为在基于非理想(例如，有损)信道的行为的测量或仿真的运行之前确定的值，或者系统控制器可在运行期间凭经验来设定DAC信道，调节设定(以及在DFE中的其他DAC的设定)，直到DFE的性能可接受或优化。如果在发送的数据上使用检错码，则可例如基于位错率测量DFE的性能。可使用梯度下降处理(gradient descent process)以找到最小位错率或可接受的位错率。
[0049] 由于在限制器尾部520处的电压通过由时钟或输入差分对的切换而控制的晶体管来接地，因此在限制器尾部520处的电压可
波动。这些波动可充分地超过通过反馈放大器725实现的控制环路的带宽以具有很少的影响，或可通过用电容器(选择该电容器以消除出现在限制器尾部电压的高频波动)将互补
时钟信号耦合至限制器尾部而抑制这些波动。
[0050] 通过包括反馈放大器725的增益和带宽以及复制电阻器的值的若干因素来影响由反馈放大器725实现的控制环路的增益和带宽。在一个实施例中，将这个环路的单位增益
频率选为在100kHz与10MHz之间，该频率足够高以提供快速启动，但高得还不足以使环路
稳定性妥协。
[0051] 参照图8，在一个实施例中，显示器805包含时序控制器810，时序控制器810被构造成在非理想(例如，有损)信道820上将高速数字数据发送至驱动器集成电路(驱动器IC)815。驱动器IC接收受码间干扰影响的信号，并包括根据本发明的实施例构建的接收机以减轻码间干扰的影响。
[0052] 尽管这里已经具体描述和示出了用于预测判决反馈均衡器的本体偏置的限制器设计的示例性实施例，但是许多
修改和改变对于本领域的技术人员将是明显的。例如，尽管在描述和示出的电路中，n沟道FET被用在限制器中，p沟道FET被用在电压模式DAC中，但是可利用在限制器中使用p沟道FET或在电压模式DAC中使用n沟道FET的互补电路。因此，将理解的是，可按照除了这里详细描述的方式之外的方式来实施根据本发明的原理构造的用于预测判决反馈均衡器的本体偏置的限制器设计。本发明还被限定在权利要求及其等同物中。
