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3D全局 像素单元及其制备方法

阅读：327发布：2020-05-17

专利汇可以提供3D全局像素单元及其制备方法专利检索，专利查询，专利分析的服务。并且本发明提供了一种3D全局像素单元及其制备方法，包括在第一硅衬底层上制作的感光二极管和在第二硅衬底层上制作信号存储与读出电路；感光二极管与信号存储与读出电路竖直方向上排布；通过通孔的连接来实现感光二极管与信号存储与读出电路的互连；本发明通过采用背照工艺和3D结构，在不同层面制作立体单元结构，可以实现信号存储与读出电路与感光二极管的垂直互连；从而不仅提高了外界与感光二极管的光通路，改善了信号存储电容的光隔离度，而且减小了像素单元所占用的芯片面积。，下面是3D全局像素单元及其制备方法专利的具体信息内容。

权利要求

1.一种3D全局像素单元，至少包括感光区域和信号存储与读出电路区域，所述信号存储与读出电路区域具有信号存储与读出电路(14)；其特征在于，所述感光区域与所述信号存储与读出电路区域在竖直方向上排布；
所述感光区域设置于第一硅衬底层(02)上，其包括：
所述第一硅衬底层(02)背面从上往下依次设置的感光二极管(01)、抗反射涂层(04)、色彩过滤层(05)和微透镜(06)，在所述感光二极管(01)两侧设置有填充有电介质的隔离沟槽(03)；
所述信号存储与读出电路区域设置于第二硅衬底层(10)上，其包括：
所述第二硅衬底层(10)背面从上向下依次设置的：第二电介质层(09)、光遮挡层(08)、以及第一电介质层(07)；
所述第二硅衬底层(10)的正面从下向上依次为：信号存储与读出电路(14)、位于所述信号存储与读出电路(14)上方的第三电介质层(15)以及位于第三电介质层(15)上方的金属层(M)；其中，
所述感光二极管(01)与所述信号存储与读出电路(14)之间通过通孔(12)相连，所述通孔(12)的一端连接所述感光二极管(01)，所述通孔(12)穿过所述第一电介质层(07)、所述光遮挡层(08)、所述第二电介质层(09)和所述第二硅衬底层(10)，使得所述通孔(12)的另一端连接所述信号存储与读出电路(14)，并且，所述通孔(12)的侧壁具有第四电介质层(13)；
所述第三电介质层(15)用于所述信号存储与读出电路(14)与所述金属层(M)之间的隔离；所述第三电介质层(15)中具有接触孔(CT)；所述信号存储与读出电路(14)通过接触孔(CT)与所述金属层(M)实现互连；
其中，所述信号存储与读出电路(14)包括：复位开关，第一采样电容，第二采样电容，传输管，第一源跟随器，预充电管，第一开关管，第二开关管，第三开关管，第四开关管，第二源跟随器，行选择器；所述复位开关的漏极接复位电压，所述复位开关的栅极接像素输入端，所述复位开关的源极接传输管的源极，所述传输管的漏极与钉扎光电二极管的阴极相连，所述传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，所述第一源跟随器的源极与充电器的漏极相连，所述充电器的源极接地，所述充电器的栅极接像素输入端；所述第一源跟随器的源极以及所述预充电管的漏极与所述第一开关管的漏极、所述第二开关管的漏极相连，所述第一开关管的源极与所述第一采样电容的漏极、所述第三开关管的漏极相连，所述第二开关管的源极与所述第一采样电容和所述第四开关管相连，所述第四开关管的源极与所述第三开关管的源极以及所述第二源跟随器的栅极相连，所述第二源跟随器的源极与所述行选择器的漏极相连；所述预充电管的栅极为像素单元输入端，所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管的栅极分别与像素单元输入端相连，所述第一采样电容的另一端以及所述第二采样电容的另一端接地；所述第二源跟随器的漏极与VDD相连，所述行选择器的栅极为像素单元输入端，所述行选择器的源极作为整个像素单元的输出端。
2.根据权利要求1所述的3D全局像素单元，其特征在于，所述第一电介质层和所述第二电介质层的材料均为绝缘材料。
3.根据权利要求2所述的3D全局像素单元，其特征在于，所述第一电介质层和所述第二电介质层的材料为氧化硅。
4.根据权利要求1所述的3D全局像素单元，其特征在于，所述硅衬底的材料为单晶硅。
5.一种权利要求1所述的3D全局像素单元的制备方法，其特征在于，包括：
步骤01：在所述第一硅衬底层正面依次沉积所述第一电介质层、所述光遮挡层、所述第二电介质层和所述第二硅衬底层；
步骤02：在所述第二硅衬底层、所述第二电介质层、所述光遮挡层、所述第一电介质层和第一硅衬底层中形成所述通孔，所述通孔的底部插入所述第一硅衬底层中；
步骤03：在所述通孔侧壁形成所述第四电介质层，并且在所述通孔内填充金属；
步骤04：在所述第二硅衬底层正面制备所述信号存储与读出电路；
步骤05：在完成所述步骤04的所述第二硅衬底层正面形成所述第三电介质层；
步骤06：在所述第三电介质层中制备出所述接触孔，并且在所述接触孔表面和所述第三电介质层表面形成所述金属层；
步骤07：减薄所述第一硅衬底层背面；
步骤08：在所述第一硅衬底层背面中形成所述感光二极管，使所述感光二极管与所述通孔相连接，以及形成位于所述感光二极管周围的隔离沟槽，并且在所述隔离沟槽内填充电介质；
步骤09：在所述隔离沟槽表面和所述感光二极管表面依次形成抗反射层、所述色彩过滤层和所述微透镜。
6.根据权利要求5所述的制备方法，其特征在于，所述步骤04中，所制备的所述信号存储与读出电路包括：复位开关，第一采样电容，第二采样电容，传输管，第一源跟随器，预充电管，第一开关管，第二开关管，第三开关管，第四开关管，第二源跟随器，行选择器；所述复位开关的漏极接复位电压，所述复位开关的栅极接像素输入端，所述复位开关的源极接传输管的源极，所述传输管的漏极与钉扎光电二极管的阴极相连，所述传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，所述第一源跟随器的源极与充电器的漏极相连，所述充电器的源极接地，所述充电器的栅极接像素输入端；所述第一源跟随器的源极以及所述预充电管的漏极与所述第一开关管的漏极、所述第二开关管的漏极相连，所述第一开关管的源极与所述第一采样电容的漏极、所述第三开关管的漏极相连，所述第二开关管的源极与所述第一采样电容和所述第四开关管相连，所述第四开关管的源极与所述第三开关管的源极以及所述第二源跟随器的栅极相连，所述第二源跟随器的源极与所述行选择器的漏极相连；所述预充电管的栅极为像素单元输入端，所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管的栅极分别与像素单元输入端相连，所述第一采样电容的另一端以及所述第二采样电容的另一端接地；所述第二源跟随器的漏极与VDD相连，所述行选择器的栅极为像素单元输入端，所述行选择器的源极作为整个像素单元的输出端。
7.根据权利要求5所述的制备方法，其特征在于，所述步骤01中，所述第一电介质层和所述第二电介质层的制备均采用热氧化工艺。
8.根据权利要求5所述的制备方法，其特征在于，所述步骤01中，所述光遮挡层的制备采用大马士革工艺。
9.根据权利要求5所述的制备方法，其特征在于，所述步骤03具体包括：
步骤031：在所述通孔底部和侧壁、以及所述第二硅衬底层表面沉积所述第四电介质层；
步骤032：采用光刻和刻蚀工艺，刻蚀去除所述通孔底部和所述第二硅衬底层表面的所述第四电介质层，保留所述通孔侧壁的所述第四电介质层；
步骤033：在所述通孔内依次电镀种子层和填充金属。

说明书全文

3D全局像素单元及其制备方法

技术领域

[0001] 本发明涉及半导体图像感测技术领域，具体涉及一种3D 10T全局像素单元及其制备方法。

背景技术

[0002] 传统的全局快门像素技术主要用于CCD图像传感器。由于CMOS图像传感器的不断普及，且由于机器视觉、电影制作、工业、汽车和扫描应用要求必须以高图像品质捕捉快速移动的物体，各大图像传感器厂商已经致力于克服在CMOS图像传感器上使用全局快门像素技术的相关传统障碍。在这种努力下，所提供的全局快门像素技术具有更小的像素尺寸、更大的填充系数、更低的暗电流和更低的噪声，使得CMOS图像传感器在更多应用中成为CCD传感器的可行替代方案。

[0003] 常规的CMOS图像传感器的全局像素单元中，感光二极管和信号存储及读出电路单元器件均做在同一平面内。存储单元需要占用较大的面积来制作存储信号的电容，因此全局像元的面积始终难以减小，填充系数始终较小。并且，感光二极管、存储电容和读出电路三者之间容易互相干扰。

发明内容

[0004] 为了克服以上问题，本发明旨在提供一种3D结构的全局像素单元及其制备方法，采用背照工艺和3D结构，在不同层面制作立体单元结构，可以实现信号读出电路与感光二极管的垂直互连。

[0005] 为了达到上述目的，本发明提供了3D全局像素单元，至少包括感光区域和信号存储与读出电路区域，所述信号存储与读出电路区域具有信号存储与读出电路(14)；所述感光区域与所述信号存储与读出电路区域在竖直方向上排布；

[0006] 所述感光区域设置于第一硅衬底层(02)上，其包括：

[0007] 所述第一硅衬底层(02)背面从上往下依次设置的感光二极管(01)、抗反射涂层(04)、色彩过滤层(05)和微透镜(06)，在所述感光二极管(01)两侧设置有填充有电介质的隔离沟槽(03)；

[0008] 所述信号存储与读出电路区域设置于第二硅衬底层(10)上，其包括：

[0009] 所述第二硅衬底层(10)背面从上向下依次设置的：第二电介质层(09)、光遮挡层(08)、以及第一电介质层(07)；

[0010] 所述第二硅衬底层(10)的正面从下向上依次为：信号存储与读出电路(14)、位于所述信号存储于读出电路(14)上方的第三电介质层(15)以及位于第三电介质层(15)上方的金属层(M)；其中，

[0011] 所述感光二极管(01)与所述信号存储与读出电路(14)之间通过通孔(12)相连，所述通孔(12)的一端连接所述感光二极管(01)，所述通孔(12)穿过所述第一电介质层(07)、所述光遮挡层(08)、所述第二电介质层(09)和所述第二硅衬底层(10)，使得所述通孔(12)的另一端连接所述信号存储与读出电路(14)，并且，所述通孔(12)的侧壁具有第四电介质层(13)；

[0012] 所述第三电介质层(15)用于所述信号存储与读出电路(14)与所述金属层(M)之间的隔离；所述第三电介质层(15)中具有接触孔(CT)；所述信号存储与读出电路(14)通过接触孔(CT)与所述金属层(M)实现互连。

[0013] 优选地，所述信号存储与读出电路(14)包括：复位开关，第一采样电容，第二采样电容，传输管，第一源跟随器，预充电管，第一开关管，第二开关管，第三开关管，第四开关管，第二源跟随器，行选择器；所述复位开关的漏极接复位电压，所述复位开关的栅极接像素输入端，所述复位开关的源极接传输管的源极，所述传输管的漏极与钉扎光电二极管的阴极相连，所述传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，所述第一源跟随器的源极与充电器的漏极相连，所述充电器的源极接地，所述充电器的栅极接像素输入端；所述第一源跟随器的源极以及所述预充电管的漏极与所述第一开关管的漏极、所述第二开关管的漏极相连，所述第一开关管的源极与所述第一采样电容的漏极、所述第三开关管的漏极相连，所述第二开关管的源极与所述第一采样电容和所述第四开关管相连，所述第四开关管的源极与所述第三开关管的源极以及所述第二源跟随器的栅极相连，所述第二源跟随器的源极与所述行选择器的漏极相连；所述预充电管的栅极为像素单元输入端，所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管的栅极分别与像素单元输入端相连，所述第一采样电容的另一端以及所述第二采样电容的另一端接地；所述第二源跟随器的漏极与VDD相连，所述行选择器的栅极为像素单元输入端，所述行选择器的源极作为整个像素单元的输出端。

[0014] 优选地，所述第一电介质层和所述第二电介质层的材料均为绝缘材料。

[0015] 优选地，所述第一电介质层和所述第二电介质层的材料为氧化硅。

[0016] 优选地，所述硅衬底的材料为单晶硅。

[0017] 为了达到上述目的，本发明还提供了一种上述的3D全局像素单元的制备方法，其包括：

[0018] 步骤01：在所述第一硅衬底层正面依次沉积所述第一电介质层、所述光遮挡层、所述第二电介质层和所述第二硅衬底层；

[0019] 步骤02：在所述第二硅衬底层、所述第二电介质层、所述光遮挡层、所述第一电介质层和第一硅衬底层中形成所述通孔，所述通孔的底部插入所述第一硅衬底层中；

[0020] 步骤03：在所述通孔侧壁形成所述第四电介质层，并且在所述通孔内填充金属；

[0021] 步骤04：在所述第二硅衬底层正面制备所述信号存储与读出电路；

[0022] 步骤05：在完成所述步骤04的所述第二硅衬底层正面形成所述第三电介质层；

[0023] 步骤06：在所述第三电介质层中制备出所述接触孔，并且在所述接触孔表面和所述第三电介质层表面形成所述金属层；

[0024] 步骤07：减薄所述第一硅衬底层背面；

[0025] 步骤08：在所述第一硅衬底层背面中形成所述感光二极管，使所述感光二极管与所述通孔相连接，以及形成位于所述感光二极管周围的隔离沟槽，并且在所述隔离沟槽内填充电介质；

[0026] 步骤09：在所述隔离沟槽表面和所述感光二极管表面依次形成抗反射层、所述色彩过滤层和所述微透镜。

[0027] 优选地，所述步骤04中，所制备的所述信号存储与读出电路包括：复位开关，第一采样电容，第二采样电容，传输管，第一源跟随器，预充电管，第一开关管，第二开关管，第三开关管，第四开关管，第二源跟随器，行选择器；所述复位开关的漏极接复位电压，所述复位开关的栅极接像素输入端，所述复位开关的源极接传输管的源极，所述传输管的漏极与钉扎光电二极管的阴极相连，所述传输管的栅极与像素单元输入端相连；第一源跟随器的漏极接VDD，所述第一源跟随器的源极与充电器的漏极相连，所述充电器的源极接地，所述充电器的栅极接像素输入端；所述第一源跟随器的源极以及所述预充电管的漏极与所述第一开关管的漏极、所述第二开关管的漏极相连，所述第一开关管的源极与所述第一采样电容的漏极、所述第三开关管的漏极相连，所述第二开关管的源极与所述第一采样电容和所述第四开关管相连，所述第四开关管的源极与所述第三开关管的源极以及所述第二源跟随器的栅极相连，所述第二源跟随器的源极与所述行选择器的漏极相连；所述预充电管的栅极为像素单元输入端，所述第一开关管、所述第二开关管、所述第三开关管和所述第四开关管的栅极分别与像素单元输入端相连，所述第一采样电容的另一端以及所述第二采样电容的另一端接地；所述第二源跟随器的漏极与VDD相连，所述行选择器的栅极为像素单元输入端，所述行选择器的源极作为整个像素单元的输出端。

[0028] 优选地，所述步骤01中，所述第一电介质层和所述第二电介质层的制备均采用热氧化工艺。

[0029] 优选地，所述步骤01中，所述光遮挡层的制备采用大马士革工艺。

[0030] 优选地，所述步骤03具体包括：

[0031] 步骤031：在所述通孔底部和侧壁、以及所述第二硅衬底层表面沉积所述第四电介质层；

[0032] 步骤032：采用光刻和刻蚀工艺，刻蚀去除所述通孔底部和所述第二硅衬底层表面的所述第四电介质层，保留所述通孔侧壁的所述第四电介质层；

[0033] 步骤033：在所述通孔内依次电镀种子层和填充金属。

[0034] 本发明的3D结构的全局像素单元及其制备方法，通过采用背照工艺和3D结构，在不同层面制作立体单元结构，可以实现信号读出电路与感光二极管的垂直互连；从而不仅提高了外界与感光二极管的光通路，改善了信号存储电容的光隔离度，而且减小了像素单元所占用的芯片面积。附图说明

[0035] 图1为本发明的一个较佳实施例的3D全局像素单元的截面结构示意图[0036] 图2为本发明的一个较佳实施例的3D全局像素单元的电路结构示意图[0037] 图3为本发明的一个较佳实施例的3D全局像素单元的制备方法的流程示意图[0038] 图4-12为本发明的一个较佳实施例的3D全局像素单元的制备方法的各个步骤示意图

具体实施方式

[0039] 为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

[0040] 本发明的3D全局像素单元至少由在第一硅衬底层上制作的感光区域和在第二硅衬底层上制作的信号存储与读出电路区域组合构成；感光区域位于信号存储与读出电路区域上方；感光区域具有位于第一硅衬底层的感光二极管，信号存储与读出电路单元区域具有位于第二硅衬底层的信号存储与读出电路，感光二极管位于信号存储与读出电路上方；通过通孔实现感光二极管与信号存储与读出电路的互连。

[0041] 需要说明的是，本发明可以应用于10T或8T全局像素单元中。

[0042] 以下结合附图1-12和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。

[0043] 本实施例中，请参阅图1，3D 10T全局像素单元，至少包括：位于第一硅衬底层的感光区域(图1中上虚线框)和位于第二硅衬底层的10T信号存储与读出电路区域(图1中下虚线框)；感光区域与10T信号存储与读出电路区域在竖直方向上排布；

[0044] 感光区域设置于第一硅衬底层02上，其包括：第一硅衬底02背面从上往下依次设置的感光二极管01、抗反射涂层04、色彩过滤层05以及微透镜06，在感光二极管01两侧设置有填充有电介质的隔离沟槽03；

[0045] 10T信号存储与读出电路区域设置于第二硅衬底层10上，其包括：第二硅衬底层10背面从上向下依次为：第二电介质层09、光遮挡层08、以及第一电介质层07；第二硅衬底层10的正面从下向上依次为：10T信号存储与读出电路14、位于信号存储于读出电路14上方的第三电介质层15以及位于第三电介质层15上方的金属层M；这里的金属层M为可以后道互连金属层；

[0046] 感光二极管01与10T信号存储与读出电路14之间通过通孔12相连，通孔12的一端连接感光二极管01，通孔12穿过第一电介质层07、光遮挡层08、第二电介质层09和第二硅衬底10，使得通孔12的另一端连接10T信号存储与读出电路单元14，并且，通孔12的侧壁具有第四电介质层13；

[0047] 第三电介质层15用于10T信号存储与读出电路14与金属层M之间的隔离；第三电介质层15中具有接触孔CT；10T信号存储与读出电路14通过接触孔CT与所述金属层M实现互连；这里，还包括：位于第二硅衬底层10背面的有源与无源区11。较佳的，第一电介质层07和第二电介质层09的材料均为绝缘材料，例如氧化物，有源与无源区11中的有源区为P型掺杂有源区。通孔12可以采用穿透硅通孔(Through Silicon Via)工艺制作的。

[0048] 本实施例中，请参阅图2，10T信号存储与读出电路14包括：复位开关M1，第一采样电容C1，第二采样电容C2，传输管M2，第一源跟随器SF1(M3)，预充电管M4，第一开关管M5，第二开关管M6，第三开关管M7，第四开关管M8，第二源跟随器SF2(M9)，行选择器M10；复位开关M1的漏极接复位电压Vreset，复位开关M1的栅极接像素输入端RX，复位开关M1的源极接传输管M2的源极(FD节点)，传输管M2的漏极与感光二极管的阴极相连，传输管M2的栅极与像素单元输入端TG相连；第一源跟随器SF1(M3)的漏极接VDD，第一源跟随器SF1(M3)的源极与预充电管M4的漏极相连，预充电管M4的源极接地，预充电管M4的栅极接像素输入端PC；第一源跟随器SF1(M3)的源极以及预充电管M4的漏极与第一开关管M5的漏极、第二开关管M6的漏极相连，第一开关管M5的源极与第一采样电容C1的漏极、第三开关管M7的漏极相连，第二开关管M6的源极与第一采样电容C1和第四开关管M8相连，第四开关管M8的源极与第三开关管M7的源极以及第二源跟随器SF2(M9)的栅极相连，第二源跟随器SF2(M9)的源极与行选择器M10的漏极相连；预充电管M4的栅极为像素单元输入端PC，第一开关管M5、第二开关管M6、第三开关管M7和第四开关管M8的栅极分别与像素单元输入端S1、S2、S3、S4相连，第一采样电容C1的另一端接地、以及第二采样电容C2的另一端接地；第二源跟随器SF2(M9)的漏极与VDD相连，行选择器M10的栅极为像素单元输入端RS，行选择器M10的源极作为整个像素单元的输出端。通过第一、第二、第三和第四开关管按照一定的时序，将复位开关与传输管分别存储于第一、第二采样电容上，最终实现将曝光时间内获取的信号电压存储于像素单元内一段时间再读出，从而实现整个像素单元阵列的全局快门曝光。

[0049] 请参阅图3，本实施例中，上述3D全局像素单元的制备方法，包括：

[0050] 步骤01：请参阅图4，在第一硅衬底层02正面依次沉积第一电介质层07、光遮挡层08、第二电介质层09和第二硅衬底层10；

[0051] 具体的，可以采用热氧化工艺来制备第一电介质层07和第二电介质层09；可以采用大马士革工艺来制备光遮挡层08；第二硅衬底层10的制备可以采用硅外延工艺。

[0052] 步骤02：请参阅图5，在第二硅衬底层10、第二电介质层09、光遮挡层08、第一电介质层07和第一硅衬底层02中形成通孔12，通孔12的底部插入第一硅衬底层02中；

[0053] 具体的，采用穿透硅通孔(Through Silicon Via)工艺刻蚀出通孔12。

[0054] 步骤03：请参阅图6，在通孔12侧壁形成第四电介质层13，并且在通孔12内填充金属；

[0055] 具体的，包括：

[0056] 步骤031：在通孔12底部和侧壁、以及第二硅衬底层10表面沉积第四电介质层13；

[0057] 步骤032：采用光刻和刻蚀工艺，刻蚀去除通孔12底部和第二硅衬底层10表面的第四电介质层13，保留通孔12侧壁的第四电介质层13；

[0058] 步骤033：在通孔12内依次电镀种子层和填充金属。

[0059] 步骤04：请参阅图7，在第二硅衬底层10正面制备上述的10T信号存储与读出电路14；

[0060] 具体的，将整个结构倒置，在第二硅衬底层10正面形成有源与无源区11，如采用离子注入形成P型掺杂有源区；

[0061] 步骤05：请参阅图8，在完成步骤04的第二硅衬底层10正面形成第三电介质层15；

[0062] 具体的，可以但不限于采用热氧化工艺或化学气相沉积工艺来制备第三电介质层15；

[0063] 步骤06：请参阅图9，在第三电介质层15中制备出接触孔CT，并且在接触孔CT表面和第三电介质层15表面形成金属层M；

[0064] 具体的，经光刻和刻蚀工艺来制备接触孔CT，完成10T信号存储与读出电路14与金属层M的连线和接触块(pad)的制作。

[0065] 步骤07：请参阅图10，减薄第一硅衬底层02背面；

[0066] 步骤08：请参阅图11，在第一硅衬底层02背面中形成感光二极管01，使得感光二极管01与通孔12相连接，以及形成位于感光二极管01周围的隔离沟槽03，并且在隔离沟槽03内填充电介质；

[0067] 具体的，这里感光二极管01可以采用感光二极管；使第一硅衬底层02背面朝上，在第一硅衬底层02上进行N型离子注入，离子注入一定深度到第一硅衬底层02正面，并且制备感光二极管01，在感光二极管01周围进行光刻和刻蚀来形成隔离沟槽03，然后可以但不限于采用化学气相沉积工艺在隔离沟槽03内填充电介质；

[0068] 步骤09：请参阅图12，在隔离沟槽03表面和感光二极管01表面形成抗反射层04、色彩过滤层05和微透镜06；

[0069] 具体的，可以但不限于在完成步骤08的第一硅衬底层02背面和隔离沟槽03表面涂覆或淀积抗反射层04，然后在抗反射层04表面依次形成色彩过滤层05和微透镜06的制备，本步骤可以采用常规工艺，这里不再赘述。

[0070] 虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。

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