技术领域
[0001] 本
发明涉及
半导体技术领域，尤其涉及一种沟槽栅金属氧化物场效应晶体管及其制造方法。
背景技术
[0002] 高压功率器件的耐压与器件耐压层厚度成正比关系。而耐压层厚度与材料的临界
电场成反比关系。由于
碳化
硅材料临界电场约是硅的10倍，因此使用碳化硅材料制备功率器件时，可以应用较薄的耐压层实现相同的耐压要求，同时还有利于降低器件导通
电阻。除此之外，碳化硅(SiC)还具有优良的物理和电学特性，具有宽禁带大、击穿场强高、高
电子饱和漂移速率以及极强的抗辐照能
力和机械强度等优点。因此，SiC成为研制大功率、高温、高频功率器件的优选材料，具有十分广泛的应用前景。SiC金属氧化物场效应晶体管(MOSFET)具有导通电阻低、
开关损耗低的特点，更适用于高频工作状态。
[0003] 但是在沟槽栅SIC MOSFET中,最大电场强度转移到沟槽栅底部拐
角，易造成热载流子注入栅极氧化层或被氧化层界面处陷阱俘获，造成器件
阈值电压漂移等问题，影响器件的长期可靠运用。同时，沟槽栅中由于栅极与漏极之间的寄生电容，造成器件关断时延迟时间过大，开启时栅极电压易振荡的情况。另一方面，MOSFET器件在开关过程中，由于大
电流高电压同时存在，器件内大电场处碰撞电离产生的空穴载流子经由MOS区的P阱流出时，在P阱上产生电压降，当电压降增大到一定
PN结开启电压时，由源区N+层、P阱、N型耐压层组成的寄生BJT开启，造成器件二次击穿，发生失效。
发明内容
[0004] 本发明的目的在于提出一种沟槽栅金属氧化物场效应晶体管及其制造方法，降低沟槽栅SiC MOSFET的栅极和漏极之间的寄生电容，降低沟槽底部电场强度和抑制寄生BJT的开启。
[0005] 一方面，本发明提供了一种沟槽栅金属氧化物场效应晶体管，包括：
正面金属
电极，背面金属电极，在所述背面金属电极上的N型单晶衬底，在所述N型单晶衬底上形成的N型
外延层，在所述N型外延层上形成的第一P型掺杂区，在所述N型外延层和所述第一P型掺杂区的中央部分设有垂直的沟槽，在所述沟槽中设有栅极，所述栅极的深度比所述第一P型掺杂区的结深更深，所述栅极
侧壁与所述第一P型掺杂区之间为第一介质层，所述栅极底部与所述外延层之间为第二介质层，所述第二介质层厚度大于所述第一介质层厚度，在所述第一P型掺杂区上靠近所述沟槽两侧设有第一N型掺杂区，远离所述沟槽两侧还设有第二P型掺杂区，所述第一N型掺杂区和所述第二P型掺杂区分别与所述正面金属电极相连接，所述外延层内部还设有与所述第二介质层下方相
接触的第三P型掺杂区和第二N型掺杂区，使所述第三P型掺杂区和所述第二N型掺杂区相互交错间隔，在长度方向和厚度方向形成多个PN结单元。
[0006] 进一步的，所述第三P型掺杂区的杂质剂量大于所述第二N型掺杂区的杂质剂量。
[0007] 进一步的，所述N型单晶衬底和所述N型外延层为硅材料或碳化硅材料。
[0008] 进一步的，所述栅极在厚度方向上为多个H形状的重复单元，使得所述栅极在长度方向上部分呈现为对称分离的左右两个栅极。
[0009] 进一步的，所述第二P型掺杂区位于所述第一N型掺杂区下部，且所述正面金属电极的接触孔直接接触到所述第二P型掺杂区表面，所述第二P型掺杂区与所述正面金属电极接触面的深度等于或大于所述第一N型掺杂区的深度；并且使所述第二P型掺杂区与所述第一介质层的距离小于所述第一N型掺杂区宽度；所述第二P型掺杂区的掺杂浓度大于所述第一P型掺杂区的浓度。
[0010] 进一步的，所述第三P型掺杂区的杂质剂量Qp和所述第二N型掺杂区的杂质剂量Qn应满足以下关系：
[0011]
[0012] 其中，VB为需求的器件耐压值，K为设计器件时考虑到终端效率设置的耐压设计系数，K的取值范围为1.3～1.5；Wp为所述第三P型掺杂区的宽度。
[0013] 进一步的，所述第二介质层厚度至少为所述第一介质层厚度的2倍以上。
[0014] 进一步的，所述每个分离的栅极宽度W2和所述沟槽宽度W，应满足以下关系：
[0015] W≥2*W2+0.5μm
[0016] 进一步的，所述正面金属电极为镍、
铝多层金属层；所述背面金属电极为镍、
钛、镍、
银或钛、镍、银的多层金属层。
[0017] 另一方面，本发明还提供了一种制造沟槽栅金属氧化物场效应晶体管的方法，所述晶体管包含7层
光刻层，按照制作顺序分别为对位标记光刻层、N+注入光刻层、P型注入光刻层、沟槽
刻蚀光刻层、P型浮空注入层、N型浮空注入层、P+注入光刻层、栅
极光刻层、接触孔刻蚀光刻层、正面金属光刻层，所述方法包括：
[0018] 在外延层上使用对位标记光刻层刻蚀对位标记，用于后续光刻对位使用；
[0019] 化学气相淀积2微米
二氧化硅，使用N+注入光刻层进行N+注入层注入窗口刻蚀，然后进行N+注入层的多次
离子注入掺杂；
[0020] 通过刻蚀二氧化硅，并再次淀积0.3微米二氧化硅，使用P型注入光刻层，形成注入窗口，并进行P型掺杂区的多次离子注入，形成第一P型掺杂区；
[0021] 化学气相淀积0.5微米的二氧化硅，使用沟槽刻蚀光刻层，刻蚀二氧化硅，形成沟槽刻蚀窗口，使用RIE刻蚀技术，在碳化硅外延层中刻蚀出深度为2.2微米，宽度为1.7微米的沟槽；
[0022] 使用P型浮空注入层，对沟槽底部进行铝离子多次注入；
[0023] 使用N型浮空注入层，对沟槽底部进行磷离子多次注入；
[0024] 使用P+注入光刻层进行P+注入层的多次离子注入。在1550℃～1700℃的
温度范围内进行注入离子的高温
退火激活。形成深度0.3微米，平均浓度1e18～4e20cm-3的第一N型掺杂区；深度1.5微米，平均浓度9e17～5e18cm-3的第一P型掺杂区；深度1.5微米，平均浓度8e15～1e16cm-3的第三P型掺杂区；深度1.5微米，平均浓度7.5e15～9.5e15cm-3的第二N型掺杂区；
[0025] 通过多次氧化层淀积与刻蚀，形成沟槽底部厚度为200nm的第二介质层，沟槽侧壁厚度为55nm的第一介质层。淀积厚度0.55微米，掺杂浓度1e20～3e20cm-3的N型掺杂
多晶硅栅极，使栅极光刻层刻蚀形成栅极图形层；
[0026] 使用接触孔刻蚀光刻层形成刻蚀窗口，通过RIE刻蚀碳化硅外延层，形成深度为0.3正面金属电极接触孔，并对二氧化硅层进行0.2～0.3微米的各向同性刻蚀；
[0027] 正面淀积Ti/Al金属层，并进行快速
热处理，形成
欧姆接触。使用栅极光刻层刻蚀金属层，形成正面金属层图形；
[0028] 背面淀积40～80nm Ti\400～650nm Ni\900～1500nm Ag金属层。
[0029] 本发明的有益效果是：本发明提出的结构中栅极为沟槽型结构，沟槽底部具有厚介质层，在沟槽底部长度方向即XY截面和厚度方向即YZ截面上设置的第三P型掺杂区和第二N型掺杂区相互间隔，第三P型掺杂区和第二N型掺杂区形成的PN结之间由于耗尽层电荷共享，将进一步增强第三P型掺杂区和第二N型掺杂区的耗尽，有利于使沟槽栅底部的体碳化硅快速耗尽，达到栅极和背面金属电极之间寄生电容快速下降的作用。
[0030] 本发明的一些优选方式还具有如下的有益效果：
[0031] 第三P型掺杂区的杂质剂量大于第二N型掺杂区的杂质剂量，使得相同电压下，第三P型掺杂区的耗尽层宽度小于第二掺杂区，使得电场峰值转移到第三P型掺杂区与N型外延层形成的PN结底部，电场峰值远离栅介质层，有利于降低栅极电场，降低热载流子注入，增强栅介质层的可靠性。
[0032] 使用分离的栅极，可以减小栅极与背面金属电极之间介质层电容的面积，有利于降低两者之间的反向传输电容。但与传统非分离的栅电极相比，分离后的栅电极宽度变小，使得栅电极的等效电阻增大，不利于器件的快速且均匀地开关。因此，对栅电极采用间隔式的分离结构，即在Z轴方向上形成H形的分离栅电极结构。这样达到既降低栅极与电极之间的寄生电容，又不会使栅电极电阻明显增大。
[0033] 第二P型掺杂区9b位于第一N型掺杂区2b下部，且正面金属1b的接触孔直接接触到第二P型掺杂区9b表面，与传统的第二P型掺杂区和第一N型掺杂区同一
水平
位置的结构相比，此结构有利于缩短器件内碰撞电离产生的空穴载流子经由第一P型掺杂区流出正面金属的路径长度，即缩短空穴载流子流经路径上寄生电阻的长度；同时第二P型掺杂区的掺杂浓度更高,可以空穴载流子流经路径上的半导体的
电阻率，空穴载流子流经路径的寄生电阻长度和电阻率的下降，将带来寄生电阻的下降，从而降低第二P型掺杂区上电流路径上的压降，抑制了第一N型掺杂区和第一P型掺杂区形成的PN结的开启，抑制了寄生BJT的开启。而第二P型掺杂区9b与第一介质层3b的距离W5小于第一N型掺杂区2b的宽度W6，可防止高浓度的第二掺杂区9b影响到第一介质层3b表面处的第一P型掺杂区的浓度，可以有效避免第二P型掺杂区9b的杂质浓度的影响引起器件阈值电压
波形。
附图说明
[0034] 图1是本发明
实施例一提供的沟槽栅金属氧化物场效应晶体管在XY截面上的截面图；
[0035] 图2是本发明实施例一提供的沟槽栅金属氧化物场效应晶体管的三维结构图；
[0036] 图3是本发明实施例一提供的第一种变型方式的三维结构图；
[0037] 图4是本发明实施例一提供的第二种变型方式的三维结构图；
[0038] 图5是本发明实施例二提供的沟槽栅金属氧化物场效应晶体管在XY截面上的截面图；
[0039] 图6是本发明实施例二提供的沟槽栅金属氧化物场效应晶体管的三维结构图；
[0040] 图7是本发明实施例二栅极11b与间隔掺杂的第三P型掺杂区5b和第二N型掺杂区12b的俯视图；
具体实施方式
[0041] 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0042] 实施例1
[0043] 如图1所示是本发明实施例1提供的一种沟槽栅金属氧化物场效应晶体管，包括正面金属电极1a，背面金属电极8a，在背面金属电极8a上的N型单晶衬底7a，在N型单晶衬底7a上形成的N型外延层6a，在N型外延层6a上形成的第一P型掺杂区10a。在N型外延层6a和第一P型掺杂区10a的中央部分设有垂直的沟槽，在沟槽中设有栅极11a，栅极11a的深度比第一P型掺杂区10a的结深更深，两者相差为W3-T2，栅极11a侧壁与第一P型掺杂区10a之间为第一介质层3a，栅极11a底部与外延层6a之间为第二介质层4a。在第一P型掺杂区10a上靠近沟槽两侧设有第一N型掺杂区2a，远离沟槽两侧还设有第二P型掺杂区9a，第一N型掺杂区2a和第二P型掺杂区9a分别与正面金属电极1a相连接。其中，正面金属电极1a为镍、铝多层金属层，背面金属电极8a为镍、钛、镍、银或钛、镍、银的多层金属层；第一介质层3a和第二介质层4a均为栅极二氧化硅介质层且材料相同，第一介质层3a的厚度为T1，第二介质层4a的厚度为T2。T1小于T2，且T2厚度至少为T1厚度的2倍以上。N型外延层6a和N型单晶衬底7a可以为硅材料或碳化硅材料。栅极11a为N型杂质掺杂的多晶硅栅极，在工作时由铝金属接触引出。
[0044] 在N型外延层6a内部还设有与第二介质层4a下方相接触的第三P型掺杂区5a和第二N型掺杂区12a，第三P型掺杂区5a和第二N型掺杂区12a相互交错间隔，使在长度方向即XY截面和厚度方向即YZ截面上形成多个PN结单元。在器件工作时，两者的电位浮空，不需要电极引出。在本实施例中，在XY截面上第三P型掺杂区5a分布在第二N型掺杂区12a的两侧，每个第三P型掺杂区5a的宽度为Wp，第二N型掺杂区12a的宽度为Wn，这样使左侧的第三P型掺杂区5a与第二N型掺杂区12a形成一个PN结，而右侧的第三P型掺杂区5a与第二N型掺杂区12a形成另一个PN结。如图2所示，在YZ截面上同样设置有间隔的P型掺杂区和N型掺杂区，每个N型掺杂区的间隔距离为Wp，每个N型掺杂区沿Z轴宽度为Z2，由于间隔设置的P型掺杂区和N型掺杂区，同样可以形成多个PN结单元。
[0045] 本实施例的工作原理：对栅极11a施加正向电压，正面金属电极1a接低电位，背面金属电极8a接高电位。当栅极11a的电压增大到第一P型掺杂区10a形成电子
沟道的阈值电压(约2.2～3.3V之间)时，第一P型掺杂区10a在靠近栅极11a二氧化硅第一介质层3a的表面处形成电子层，在第一N型掺杂区2a与N型外延层6a之间形成电子的通道。由于背面金属电极8a的电位高于正面金属电极1a，电子由正面金属电极1a，经由第一N型掺杂区2a→第一P型掺杂区10a靠近第一介质层3a的表面→N型外延层6a→N型单晶衬底7a，由背面金属电极8a流出，形成了由背面金属电极8a到正面金属电极1a的电流。
[0046] 沟槽侧壁的第一介质层3a连接栅极11a和第一P型掺杂区10a，沟槽底部的第二介质层4a连接栅极11a和P型掺杂区5。由于栅极11a和背面金属电极8a之间的寄生电容等于二氧化硅介质层电容与体碳化硅中的耗尽电容之和，即
[0047]
[0048] 其中，Cox为二氧化硅介质层电容，CD为耗尽层电容，S为二氧化硅介质层电容的有效面积，tox为二氧化硅介质层厚度，Aeff为器件耗尽层电容面积，Xdeplete为耗尽层宽度。
[0049] 因此，采用厚的二氧化硅第二介质层4a，可以增大tox，这样有利于降低二氧化硅介质层电容。达到降低器件栅极11a与背面金属电极8a之间的寄生电容的目的。
[0050] 沟槽栅底部设有第三P型掺杂区5a和第二N型掺杂区12a相间隔的掺杂区域。且满足Xj>2*Wn，Xj>2*Wp,。同时，如图2所示，每个分离的第三P型掺杂区5a在沿X轴方向上宽度均为Wp，第二N型掺杂区12a在沿X轴方向上宽度为Wn,沿Z轴方向上宽度为Z2。第二N型掺杂区12a的有效掺杂浓度设为Cn，那么每个N型掺杂区的杂质有效剂量Qn＝Cn*Wn*Z2*Xj；第三P型掺杂区5a的有效掺杂浓度设为Cp，第三P型掺杂区5a在沿Z轴方向上以宽度为Z2+Wp作为基本单元重复出现，其有效杂质有效剂量Qp＝Cp*(2Wp*Wp+Wp*Wn+2Wp*Z2)*Xj；同时，第三P型掺杂区的杂质剂量Qp和所述第二N型掺杂区的杂质剂量Qn应满足以下关系：
[0051]
[0052] 其中，VB为需求的器件耐压值，K为设计器件时考虑到终端效率设置的耐压设计系数，K的取值范围为1.3～1.5；Wp为所述第三P型掺杂区的宽度。
[0053] 由于在XY截面和YZ截面上第三P型掺杂区5a和第二N型掺杂区12a形成了两侧的PN结，而形成的PN结又对第二N型掺杂区12a具有相互增强耗尽的作用，随着背面金属电极8a和正面金属电极1a的电压差逐渐增大，第三P型掺杂区5a和第二N型掺杂区12a能快速耗尽。栅极11a和背面金属电极8a之间的寄生电容等于第二介质层4a等效的电容与耗尽层等效电容的
串联，由于第三P型掺杂区5a和第二N型掺杂区12a的快速耗尽，使得耗尽层宽度Xdeplete迅速增加，也就是使得耗尽层等效电容迅速降低，达到栅极11a和背面金属电极8a之间的寄生电容能快速降低的效果。同时，第三P型掺杂区5a有效
掺杂剂量按照式(2)的原则，大于第二N型掺杂区12a的有效掺杂剂量，在相同电压下，第三P型掺杂区5a中的电势扩展小于第二N型掺杂区12a，与沟槽底部不使用P型和N型间隔掺杂区域相比，本发明结构可使电场峰值由沟槽拐角处，转移到第三P型掺杂区5a与N型外延层6a形成的PN结底部。电场峰值的转移，有利于降低栅极第一介质层3a处的电场强度，降低了热载流子注入到栅极第一介质层3a，有利于提高器件的长期可靠运行。
[0054] 如图3、图4所示为实施例一的其他两种变型方式，每个变型方式的正面金属电极1，背面金属电极8，N型单晶衬底7，N型外延层6，第二介质层4，第一介质层3，第一N型掺杂区
2，第二P型掺杂区9，第一P型掺杂区10，栅极11与实施例一完全相同。同样是在XY截面上第三P型掺杂区5a分布在第二N型掺杂区12a的两侧，使左侧的第三P型掺杂区5a与第二N型掺杂区12a形成一个PN结，而右侧的第三P型掺杂区5a与第二N型掺杂区12a形成另一个PN结。
区别点在于YZ截面上，P型掺杂区和N型掺杂区采用的间隔方式，仍然可以形成多个PN结单元达到本发明目的。
[0055] 实施例2
[0056] 如图5所示是本发明实施例2提供的一种沟槽栅金属氧化物场效应晶体管，包括正面金属电极1b，背面金属电极8b，在背面金属电极8b上的N型单晶衬底7b，在N型单晶衬底7b上形成的N型外延层6b，在N型外延层6b上形成的第一P型掺杂区10b。在N型外延层6b和第一P型掺杂区10b的中央部分设有垂直的沟槽，在沟槽中设有栅极11b，栅极11b的深度比第一P型掺杂区10b的结深更深，两者相差为W3-T2，栅极11b侧壁与第一P型掺杂区10b之间为第一介质层3b，栅极11b底部与外延层6b之间为第二介质层4b。如图6和图7所示，在N型外延层6b内部还设有与第二介质层4b下方相接触的第三P型掺杂区5b和第二N型掺杂区12b，第三P型掺杂区5b和第二N型掺杂区12b相互交错间隔，使在XY截面和YZ截面上形成多个PN结单元。
[0057] 如图6和图7所示，与实施例1不同的是栅极11b在厚度方向即XZ截面上为多个H形状的重复单元，使得栅极11b在长度方向即XY截面上部分呈现为对称分离的左右两个栅极。且每个分离的栅极宽度W2和沟槽宽度W，应满足以下关系：
[0058] W≥2*W2+0.5μm 式(3)
[0059] 通过采用分离的栅极11b，可以减小栅极11b与背面金属电极8b之间介质层电容的面积S。由公式(1)可知，可以达到降低器件栅极11b与背面金属电极8b之间的寄生电容的目的。但分离后的栅极宽度变小，使得栅极的等效电阻增大，不利于器件的快速且均匀地开关。因此，对栅极采用间隔式的分离结构，即在Z方向上形成H形的分离栅极结构。这样达到既降低栅极与电极之间的寄生电容，且不会使栅极电阻明显增大。
[0060] 并且与实施例一的区别还在于，第二P型掺杂区9b位于第一N型掺杂区2b下部，且正面金属1b的接触孔直接接触到第二P型掺杂区9b表面，第二P型掺杂区9b与正面金属电极1b接触面的深度等于或大于第一N型掺杂区2b的深度W4(在图6中示出了两者深度相同的情况)；并且使第二P型掺杂区9b与第一介质层3b的距离W5小于第一N型掺杂区2b的宽度W6；第二P型掺杂区9b的掺杂浓度大于第一P型掺杂区10b的浓度。通过这种设置方式可以降低第二P型掺杂区9b上电流路径上的压降，抑制了第一N型掺杂区2b和第一P型掺杂区10b形成的PN结的开启，抑制了寄生BJT的开启，同时避免第二P型掺杂区对器件阈值电压的影响。
[0061] 针对实施例二的结构还提出了一种制造方法，本结构包含7层光刻层，按照制作顺序分别为
[0062] 1)对位标记光刻层
[0063] 2)N+注入光刻层
[0064] 3)P型注入光刻层
[0065] 4)沟槽刻蚀光刻层
[0066] 5)P型浮空注入层
[0067] 6)N型浮空注入层
[0068] 7)P+注入光刻层
[0069] 8)栅极光刻层
[0070] 9)接触孔刻蚀光刻层
[0071] 10)正面金属光刻层
[0072] 按照光刻层的顺序具体实施如下：在N型碳化硅衬底上，外延浓度为8e15cm-3，厚度为14微米的4H碳化硅外延层。
[0073] 1)在外延层上使用对位标记光刻层刻蚀对位标记，用于后续光刻对位使用。
[0074] 2)化学气相淀积2微米二氧化硅，使用N+注入光刻层进行N+注入层注入窗口刻蚀，然后进行N+注入层的多次离子注入掺杂。
[0075] 3)通过刻蚀二氧化硅，并再次淀积0.3微米二氧化硅，使用P型注入光刻层，形成注入窗口，并进行P型掺杂区的多次离子注入，形成第一P型掺杂区；。
[0076] 4)化学气相淀积0.5微米的二氧化硅，使用沟槽刻蚀光刻层，刻蚀二氧化硅，形成沟槽刻蚀窗口，使用RIE刻蚀技术，在碳化硅外延层中刻蚀出深度为2.2微米，宽度为1.7微米的沟槽。
[0077] 5)使用P型浮空注入层，对沟槽底部进行铝离子多次注入。
[0078] 6)使用N型浮空注入层，对沟槽底部进行磷离子多次注入。
[0079] 7)使用P+注入光刻层进行P+注入层的多次离子注入。在1550℃～1700℃的温度范围内进行注入离子的高温退火激活。形成深度0.3微米，平均浓度1e18～4e20cm-3的第一N型掺杂区；深度1.5微米，平均浓度9e17～5e18cm-3的第一P型掺杂区；深度1.5微米，平均浓度8e15～1e16cm-3的第三P型掺杂区；深度1.5微米，平均浓度7.5e15～9.5e15cm-3的第二N型掺杂区。
[0080] 8)通过多次氧化层淀积与刻蚀，形成沟槽底部厚度为200nm的第二介质层，沟槽侧壁厚度为55nm的第一介质层。淀积厚度0.55微米，掺杂浓度1e20～3e20cm-3的N型掺杂多晶栅极，使栅极光刻层刻蚀形成栅极图形层。
[0081] 9)使用接触孔刻蚀光刻层形成刻蚀窗口，通过RIE刻蚀碳化硅外延层，形成深度为0.3正面金属电极接触孔，并对二氧化硅层进行0.2～0.3微米的各向同性刻蚀。
[0082] 10)正面淀积Ti/Al金属层，并进行快速热处理，形成欧姆接触。使用栅极光刻层刻蚀金属层，形成正面金属层图形。
[0083] 11)背面淀积40～80nm Ti\400～650nm Ni\900～1500nm Ag金属层。
[0084] 以上内容是结合具体/优选的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，其还可以对这些已描述的实施方式做出若干替代或变型，而这些替代或变型方式都应当视为属于本发明的保护范围。
