技术领域
[0001] 本
发明属于
薄膜晶体管领域,具体涉及薄膜晶体管及其制造方法。
背景技术
[0002] 为实现超高PPI
像素设计,
现有技术基于背
沟道刻蚀型薄膜晶体管(TFT)结构提出了一种超短沟道的TFT设计,其结构示意图如图1所述,俯视图如图2所示。该TFT结构包括依次形成的栅极11、栅极绝缘层12、
半导体层13、第一
电极141、隔离层15和第二电极142,第二电极142通过隔离层15的
接触孔与半导体层13相接触,通过隔离层15隔离不同层的源极和漏极,可以避免同层金属曝光间距限制的问题,沟道长度L1可小于1um,源漏极加沟道总长度可小于6um。
[0003] 然而,如图3所示,该TFT结构中第二电极142部分
覆盖于沟道上方,形成顶栅效应,导致TFT器件特性恶化。此外,如图3所示,第二电极142和栅极11的交叠区域面积大,易产生较大的寄生电容。
发明内容
[0004] 本发明提供了一种薄膜晶体管及其制造方法,通过半导体材料导体化所形成的第一电极区和不同层的第二电极构成薄膜晶体管的源极和漏极,实现超短沟道,并避免产生TFT器件特性恶化和较大的寄生电容。
[0005] 所述技术方案如下:根据本发明的第一方面,本发明提出了一种薄膜晶体管,包括:
栅极;
栅极绝缘层,覆盖所述栅极;
半导体材料层,位于所述栅极绝缘层上方;半导体材料层包括对半导体材料进行导体化形成的第一电极区和分别位于第一电极区两侧的第一半导区和第二半导区;
第二电极,与第一半导区的上表面接触,且与第一电极区不直接接触;
隔离层,覆盖第二电极和第二半导区;隔离层具有暴露出至少部分第一电极区上表面的第一接触孔;隔离层用作导体化步骤的遮挡层;
第一
引出电极,位于所述隔离层的上方,通过第一接触孔与第一电极区接触;
第一电极区和第二电极限定薄膜晶体管的沟道区域,隔离层覆盖沟道区域的上表面。
[0006] 根据本发明的第二方面,本发明提出了一种薄膜晶体管,包括:栅极;
栅极绝缘层,覆盖所述栅极;
第二电极,位于所述栅极绝缘层上方;
半导体材料层,包括对半导体材料进行导体化形成的第一电极区和分别位于第一电极区两侧的第一半导区和第二半导区;部分第一半导区的下表面与第二电极接触,第二半导区的下表面与栅极绝缘层接触,第一电极区与第二电极不直接接触;
隔离层,覆盖第一半导区和第二半导区;隔离层具有暴露出至少部分第一电极区上表面的第一接触孔;隔离层用作导体化步骤的遮挡层;
第一引出电极,位于所述隔离层的上方,通过所述第一接触孔与第一电极区接触;
第一电极区和第二电极限定薄膜晶体管的沟道区域,隔离层覆盖沟道区域的上表面。
[0007] 根据本发明的第三方面,本发明提出了一种薄膜晶体管,包括:半导体材料层,包括对半导体材料进行导体化形成的第一电极区和分别位于第一电极区两侧的第一半导区和第二半导区;
第二电极,与第一半导区的部分上表面接触,且与第一电极区不直接接触;
隔离层,覆盖第二电极和第二半导区;隔离层具有暴露出至少部分第一电极区上表面的第一接触孔;隔离层用作导体化步骤的遮挡层;
第一引出电极,位于所述隔离层的上方,通过所述第一接触孔与第一电极区接触;
栅极绝缘层,位于隔离层和第一引出电极上方;
栅极,位于所述栅极绝缘层上方;
钝化层,覆盖所述栅极和栅极绝缘层;
第一电极区和第二电极限定薄膜晶体管的沟道区域,隔离层覆盖沟道区域的上表面。
[0008] 根据本发明的第四方面,本发明提出了一种薄膜晶体管,包括:第二电极;
半导体材料层,包括对半导体材料进行导体化形成的第一电极区和分别位于第一电极区两侧的第一半导区和第二半导区;部分第一半导区的下表面与第二电极接触,第一电极区与第二电极不直接接触;
隔离层,覆盖第一半导区和第二半导区;隔离层具有暴露出至少部分第一电极区上表面的第一接触孔;
第一引出电极,位于所述隔离层的上方,通过所述第一接触孔与第一电极区接触;
栅极绝缘层 ,位于隔离层和第一引出电极上方;
栅极,位于所述栅极绝缘层上方;
钝化层,覆盖所述栅极和栅极绝缘层。
[0009] 进一步地,本发明所提出的上述任一种薄膜晶体管,其第一引出电极仅与第一接触孔内第一电极区的部分上表面接触,第一接触孔仍暴露出第一电极区的部分上表面;第一电极区和第二电极限定薄膜晶体管的沟道区域,隔离层覆盖沟道区域的上表面。
[0010] 根据本发明的第一方面,本发明提出了一种薄膜晶体管的制造方法,包括步骤:S1:形成栅极;
S2:形成覆盖栅极的栅极绝缘层;
S3:由半导体材料形成位于栅极绝缘层上方的半导体材料层;
S4:形成第二电极,第二电极与半导体材料层的部分区域的上表面接触;
S5:形成覆盖第二电极和半导体材料层的隔离层,对隔离层进行
图案化形成暴露出至少部分半导体材料层上表面的第一接触孔;
S6:利用隔离层作为遮挡层对第一接触孔内暴露的半导体材料层进行导体化形成第一电极区,半导体材料层未导体化的区域形成分别位于第一电极区两侧的第一半导区和第二半导区;部分第一半导区的上表面与第二电极接触,第一电极区和第二电极不直接接触,第一电极区和第二电极限定薄膜晶体管的沟道区域,隔离层覆盖沟道区域的上表面;
S7:形成位于隔离层上方的第一引出电极,第一引出电极通过所述第一接触孔与第一电极区接触;
S8:形成位于隔离层和第一引出电极上方的钝化层。
[0011] 根据本发明的第二方面,本发明提出了一种薄膜晶体管的制造方法,包括步骤:S1:形成栅极;
S2:形成覆盖栅极的栅极绝缘层;
S3:形成位于栅极绝缘层上方的第二电极;
S4:由半导体材料形成半导体材料层,其部分下表面与栅极绝缘层接触,部分下表面与第二电极接触;
S5:形成覆盖第二电极和半导体材料层的隔离层,对隔离层进行图案化形成暴露出至少部分半导体材料层上表面的第一接触孔;
S6:利用隔离层作为遮挡层对第一接触孔内暴露的半导体材料层进行导体化形成第一电极区,半导体材料层未导体化的区域形成分别位于第一电极区两侧的第一半导区和第二半导区;部分第一半导区的下表面与第二电极接触,第二半导区的下表面与栅极绝缘层接触,第一电极区与第二电极不直接接触,第一电极区和第二电极限定薄膜晶体管的沟道区域,隔离层覆盖沟道区域的上表面;
S7:形成位于隔离层上方的第一引出电极,第一引出电极通过所述第一接触孔与第一电极区接触;
S8:形成位于隔离层和第一引出电极上方的钝化层。
[0012] 根据本发明的第三方面,本发明提出了一种薄膜晶体管的制造方法,包括步骤:S1:由半导体材料形成半导体材料层;
S2:形成第二电极,第二电极与半导体材料层的部分区域的上表面接触;
S3:形成覆盖第二电极和半导体材料层的隔离层,对隔离层进行图案化形成暴露出至少部分半导体材料层的上表面的第一接触孔;
S4:利用隔离层作为遮挡层对第一接触孔内暴露的半导体材料层进行导体化形成第一电极区,半导体材料层未导体化的区域形成分别位于第一电极区两侧的第一半导区和第二半导区;部分第一半导区的上表面与第二电极接触,第一电极区和第二电极不直接接触,第一电极区和第二电极限定薄膜晶体管的沟道区域,隔离层覆盖沟道区域的上表面;
S5:形成位于隔离层上方的第一引出电极,第一引出电极通过所述第一接触孔与第一电极区接触;
S6:形成位于隔离层和第一引出电极上方的栅极绝缘层;
S7:形成位于栅极绝缘层上方的栅极;
S8:形成覆盖栅极和栅极绝缘层的钝化层。
[0013] 根据本发明的第四方面,本发明提出了一种薄膜晶体管的制造方法,包括步骤:S1:形成第二电极;
S2:由半导体材料形成半导体材料层,其部分下表面与第二电极接触;
S3:形成覆盖第二电极和半导体材料层的隔离层,对隔离层进行图案化形成暴露出至少部分半导体材料层的上表面的第一接触孔;
S4:利用隔离层作为遮挡层对第一接触孔内暴露的半导体材料层进行导体化形成第一电极区,半导体材料层未导体化的区域形成分别位于第一电极区两侧的第一半导区和第二半导区;部分第一半导区的下表面与第二电极接触,第一电极区和第二电极不直接接触,第一电极区和第二电极限定薄膜晶体管的沟道区域,隔离层覆盖沟道区域的上表面;
S5:形成位于隔离层上方的第一引出电极,第一引出电极通过所述第一接触孔与第一电极区接触;
S6:形成位于隔离层和第一引出电极上方的栅极绝缘层;
S7:形成位于栅极绝缘层上方的栅极;
S8:形成覆盖栅极和栅极绝缘层的钝化层。
[0014] 进一步地,本发明所提出的上述任一种薄膜晶体管的制造方法中,对半导体材料层进行导体化的方法为
等离子体处理或
离子注入与现有技术相比,本发明能够带来以下至少一项有益效果:1、由于不存在同层金属曝光间距限制的问题,同时导体化过程中会有一定渗透,使沟道长度可以在原工艺限制
基础上,进一步缩短;沟道长度可以达到1um及以下,实现超短沟道;
2、第二电极与半导体有源区在垂直方向上没有交叠,可以避免顶栅效应,进而避免导致TFT器件特性恶化;
3、第一引出电极通过隔离层的第一接触孔与第一电极区的至少部分区域相接触,可以有效减小栅极和第一电极区在垂直方向上的交叠区域面积,避免形成寄生电容;
4、隔离层覆盖薄膜晶体管的沟道区域,在后续制造步骤中起到保护沟道区域上表面的作用,避免沟道区域上表面损伤引起的薄膜晶体管特性劣化。
附图说明
[0015] 下面将以明确易懂的方式,结合附图说明优选实施方式,对本发明予以进一步说明。
[0016] 图1为一种现有的刻蚀保护型薄膜晶体管的结构示意图;图2为图1所示薄膜晶体管的俯视图;
图3为图1所述薄膜晶体管中第二电极和栅极交叠区域的示意图;
图4为根据本发明
实施例一的薄膜晶体管的结构示意图;
图5为根据本发明实施例一的薄膜晶体管的制造方法的
流程图;
图6为根据本发明实施例二的薄膜晶体管的结构示意图;
图7为根据本发明实施例二的薄膜晶体管的制造方法的流程图;
图8为根据本发明实施例三的薄膜晶体管的结构示意图;
图9为根据本发明实施例三的薄膜晶体管的制造方法的流程图;
图10为根据本发明实施例四的薄膜晶体管的结构示意图;
图11为根据本发明实施例四的薄膜晶体管的制造方法的流程图。
具体实施方式
[0017] 为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对照附图说明本发明的具体实施方式。显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图,并获得其他的实施方式。
[0018] 为使图面简洁,各图中只示意性地表示出了与本发明相关的部分,它们并不代表其作为产品的实际结构。另外,以使图面简洁便于理解,在有些图中具有相同结构或功能的部件,仅示意性地绘示了其中的一个,或仅标出了其中的一个。在本文中,“一个”不仅表示“仅此一个”,也可以表示“多于一个”的情形。
[0019] 本发明所提出的薄膜晶体管包括由半导体材料形成的半导体材料层,对半导体材料层的部分区域进行导体化以形成第一电极,半导体材料层未导体化的区域形成分别位于第一电极区两侧的第一半导区和第二半导区。薄膜晶体管的第二电极与第一半导区或第二半导区相接触,且不与第一电极区直接接触。
[0020] 第一电极区和第二电极限定薄膜晶体管的沟道区域,第一电极区和第二电极相靠近的边缘之间的部分半导体材料层作为半导体有源区,第一电极区和第二电极的其中一者作为源极,其中另一者作为漏极。半导体有源区的长度为沟道长度,由于不存在同层金属曝光间距限制的问题,同时导体化过程中会有一定渗透,使沟道长度可以在原工艺限制基础上,进一步缩短;沟道长度可以达到1um及以下,实现超短沟道。
[0021] 在对半导体材料层的部分区域进行导体化的步骤中,利用覆盖第二电极和半导体材料层的一隔离层作为遮挡层,隔离层包括具有暴露出至少部分半导体材料层上表面的第一接触孔,仅对第一接触孔中暴露的半导体材料层进行导体化。导体化的方法为等离子体处理或离子注入,在不存在遮挡层的情况下进行精确选择局部区域的导体化需要精密的设备。本发明中具有第一接触孔的遮挡层以低成本实现了精确选择局部区域的导体化;并且隔离层覆盖薄膜晶体管的沟道区域,在后续制造步骤(尤其是金属层的图案化步骤)中起到保护沟道区域上表面的作用,避免沟道区域上表面损伤引起的薄膜晶体管特性劣化。
[0022] 本发明所提出的薄膜晶体管中,第二电极与半导体有源区在垂直方向上没有交叠,可以避免顶栅效应,进而避免导致TFT器件特性恶化。第一引出电极通过隔离层的第一接触孔与第一电极区相接触,可以有效减小栅极和第一电极区在垂直方向上的交叠区域面积,避免形成寄生电容。
[0023] 下面以具体实施例详细介绍本发明的薄膜晶体管及其制造方法。
[0024] 实施例一:图4为根据本发明实施例一的薄膜晶体管的结构示意图,该薄膜晶体管为底栅型且半导体材料层的部分区域与第二电极042接触时位于第二电极042的下方。
[0025] 如图4所示,该薄膜晶体管包括:位于
基板(图未示)的栅极01、覆盖栅极01的栅极绝缘层02、位于栅极绝缘层02上方的半导体材料层、与半导体材料层的部分区域的上表面相接触的第二电极042、隔离层05以及第一引出电极0411。
[0026] 其中,半导体材料层由半导体材料形成,包括对半导体材料进行导体化形成的第一电极区041和分别位于第一电极区041两侧的第一半导区031和第二半导区032。第二电极042与第一半导区031的上表面接触,且与第一电极区041不直接接触。第一电极区041和第二电极042相靠近的边缘之间的部分半导体材料层为半导体有源区0311,半导体有源区
0311与栅极01在垂直方向的投影至少部分交叠。隔离层05覆盖第二电极042和第二半导区
032,隔离层05具有暴露出至少部分第一电极区041上表面的第一接触孔,隔离层05用作导体化步骤的遮挡层。第一引出电极0411位于所述隔离层05的上方,通过第一接触孔与第一电极区041接触。
[0027] 优选地,后续形成位于所述隔离层05和第一引出电极0411上方的钝化层06以避免环境
水氧等对器件产生影响。
[0028] 如图4所示,半导体有源区0311的长度L1为沟道长度,由于不存在同层金属曝光间距限制的问题,同时导体化过程中会有一定渗透,使沟道长度可以在原工艺限制基础上,进一步缩短;沟道长度L1可以达到1um及以下,实现超短沟道。第二电极042与半导体有源区0311在垂直方向上没有交叠,可以避免顶栅效应,进而避免导致TFT器件特性恶化。第一引出电极0411通过隔离层05的第一接触孔与第一电极区041相接触,可以有效减小栅极01和第一电极区041在垂直方向上的交叠区域面积,避免形成寄生电容。
[0029] 优选地,第一引出电极0411仅与第一接触孔内第一电极区041的部分上表面接触,第一接触孔仍暴露出第一电极区041的部分上表面,以进一步减少栅极01与其上方金属层形成的寄生电容。
[0030] 图5为根据本发明实施例一的薄膜晶体管的制造方法的流程图,该方法包括以下步骤:S1:形成栅极01;
S2:形成覆盖栅极01的栅极绝缘层02;
S3:由半导体材料形成位于栅极绝缘层02上方的半导体材料层;
S4:形成第二电极042,第二电极042与半导体材料层的部分区域的上表面接触;
S5:形成覆盖第二电极042和半导体材料层的隔离层05,对隔离层05进行图案化形成暴露出至少部分半导体材料层上表面的第一接触孔;
S6:利用隔离层05作为遮挡层对第一接触孔内暴露的半导体材料层进行导体化形成第一电极区041,半导体材料层未导体化的区域形成分别位于第一电极区041两侧的第一半导区031和第二半导区032;部分第一半导区031的上表面与第二电极042接触,第一电极区041和第二电极042不直接接触;
S7:形成位于隔离层05上方的第一引出电极0411,第一引出电极0411通过所述第一接触孔与第一电极区041接触;
S8:形成位于隔离层05和第一引出电极0411上方的钝化层06。
[0031] 第一电极区041和第二电极042限定薄膜晶体管的沟道区域,隔离层05覆盖沟道区域的上表面,在第一引出电极0411的图案化过程中起到保护沟道区域上表面的作用,避免沟道区域上表面损伤引起的薄膜晶体管特性劣化。
[0032] 其中,对半导体材料层进行导体化的方法为等离子体处理或离子注入,但不限于此。
[0033] 实施例二:图6为根据本发明实施例二的薄膜晶体管的结构示意图,该薄膜晶体管为底栅型且半导体材料层的部分区域与第二电极042接触时位于第二电极042的上方。
[0034] 如图6所示,该薄膜晶体管包括:位于基板(图未示)的栅极01、覆盖栅极01的栅极绝缘层02、位于栅极绝缘层02上方的第二电极042、部分下表面与半导体材料层接触的半导体材料层、隔离层05以及第一引出电极0411。
[0035] 其中,半导体材料层由半导体材料形成,其部分下表面与栅极绝缘层02接触,部分下表面与第二电极042接触。半导体材料层包括对半导体材料进行导体化形成的第一电极区041和分别位于第一电极区041两侧的第一半导区031和第二半导区032。部分第一半导区031的下表面与第二电极042接触,第二半导区032的下表面与栅极绝缘层02接触,第一电极区041与第二电极042不直接接触。第一电极区041和第二电极042相靠近的边缘之间的部分半导体材料层为半导体有源区0311,半导体有源区0311与栅极01在垂直方向的投影至少部分交叠。隔离层05覆盖第一半导区031和第二半导区032,隔离层05具有暴露出至少部分第一电极区041上表面的第一接触孔,隔离层05用作导体化步骤的遮挡层。第一引出电极0411位于所述隔离层05的上方,通过第一接触孔与第一电极区041接触。
[0036] 优选地,后续形成位于所述隔离层05和第一引出电极0411上方的钝化层06以避免环境水氧等对器件产生影响。
[0037] 如图6所示,半导体有源区0311的长度为沟道长度,由于不存在同层金属曝光间距限制的问题,同时导体化过程中会有一定渗透,使沟道长度可以在原工艺限制基础上,进一步缩短;沟道长度可以达到1um及以下,实现超短沟道。第二电极042与半导体有源区0311在垂直方向上没有交叠,可以避免顶栅效应,进而避免导致TFT器件特性恶化。第一引出电极0411通过隔离层05的第一接触孔与第一电极区041的至少部分区域相接触,可以有效减小栅极01和第一电极区041在垂直方向上的交叠区域面积,避免形成寄生电容。
[0038] 优选地,第一引出电极0411仅与第一接触孔内第一电极区041的部分上表面接触,第一接触孔仍暴露出第一电极区041的部分上表面,以进一步减少栅极01与其上方金属层形成的寄生电容。
[0039] 图7为根据本发明实施例二的薄膜晶体管的制造方法的流程图,该方法包括以下步骤:S1:形成栅极01;
S2:形成覆盖栅极01的栅极绝缘层02;
S3:形成位于栅极绝缘层02上方的第二电极042;
S4:由半导体材料形成半导体材料层,其部分下表面与栅极绝缘层02接触,部分下表面与第二电极042接触;
S5:利用隔离层05作为遮挡层形成覆盖第二电极042和半导体材料层的隔离层05,对隔离层05进行图案化形成暴露出至少部分半导体材料层上表面的第一接触孔;
S6:对第一接触孔内暴露的半导体材料层进行导体化形成第一电极区041,半导体材料层未导体化的区域形成分别位于第一电极区041两侧的第一半导区031和第二半导区032;
部分第一半导区031的下表面与第二电极042接触,第一电极区041和第二电极042不直接接触;
S7:形成位于隔离层05上方的第一引出电极0411,第一引出电极0411通过所述第一接触孔与第一电极区041接触;
S8:形成位于隔离层05和第一引出电极0411上方的钝化层06。
[0040] 第一电极区041和第二电极042限定薄膜晶体管的沟道区域,隔离层05覆盖沟道区域的上表面,在第一引出电极0411的图案化过程中起到保护沟道区域上表面的作用,避免沟道区域上表面损伤引起的薄膜晶体管特性劣化。
[0041] 其中,对半导体材料层进行导体化的方法为等离子体处理或离子注入,但不限于此。
[0042] 实施例三:图8为根据本发明实施例三的薄膜晶体管的结构示意图,该薄膜晶体管为顶栅型且半导体材料层的部分区域与第二电极042接触时位于第二电极042的下方。
[0043] 如图8所示,该薄膜晶体管包括:位于基板(图未示)的半导体材料层、与第一半导区031的部分上表面接触的第二电极042、隔离层05、第一引出电极0411、位于隔离层05和第一引出电极0411上方的栅极绝缘层02、位于栅极绝缘层02上方的栅极01、覆盖栅极01和栅极绝缘层02的钝化层06。
[0044] 其中,半导体材料层由半导体材料形成,包括对半导体材料进行导体化形成的第一电极区041和分别位于第一电极区041两侧的第一半导区031和第二半导区032。第二电极042与第一半导区031的部分上表面接触,且与第一电极区041不直接接触。第一电极区041和第二电极042相靠近的边缘之间的部分半导体材料层为半导体有源区0311,半导体有源区0311与栅极01在垂直方向的投影至少部分交叠。隔离层05覆盖第二电极042和第二半导区032,隔离层05具有暴露出至少部分第一电极区041上表面的第一接触孔,隔离层05用作导体化步骤的遮挡层。第一引出电极0411位于所述隔离层05的上方,通过第一接触孔与第一电极区041接触。
[0045] 如图8所示,半导体有源区0311的长度为沟道长度,由于不存在同层金属曝光间距限制的问题,同时导体化过程中会有一定渗透,使沟道长度可以在原工艺限制基础上,进一步缩短;沟道长度可以达到1um及以下,实现超短沟道。第二电极042与半导体有源区0311在垂直方向上没有交叠,可以避免顶栅效应,进而避免导致TFT器件特性恶化。第一引出电极0411通过隔离层05的第一接触孔与第一电极区041的至少部分区域相接触,可以有效减小栅极01和第一电极区041在垂直方向上的交叠区域面积,避免形成寄生电容。
[0046] 优选地,第一引出电极0411仅与第一接触孔内第一电极区041的部分上表面接触,第一接触孔仍暴露出第一电极区041的部分上表面,以进一步减少栅极01与其上方金属层形成的寄生电容。
[0047] 图9为根据本发明实施例三的薄膜晶体管的制造方法的流程图,该方法包括以下步骤:S1:由半导体材料形成半导体材料层;
S2:形成第二电极042,第二电极042与半导体材料层的部分区域的上表面接触;
S3:形成覆盖第二电极042和半导体材料层的隔离层05,对隔离层05进行图案化形成暴露出至少部分半导体材料层的上表面的第一接触孔;
S4:利用隔离层05作为遮挡层对第一接触孔内暴露的半导体材料层进行导体化形成第一电极区041,半导体材料层未导体化的区域形成分别位于第一电极区041两侧的第一半导区031和第二半导区032;部分第一半导区031的上表面与第二电极042接触,第一电极区041和第二电极042不直接接触;
S5:形成位于隔离层05上方的第一引出电极0411,第一引出电极0411通过所述第一接触孔与第一电极区041接触;
S6:形成位于隔离层05和第一引出电极0411上方的栅极绝缘层02;
S7:形成位于栅极绝缘层02上方的栅极01;
S8:形成覆盖栅极01和栅极绝缘层02的钝化层06。
[0048] 第一电极区041和第二电极042限定薄膜晶体管的沟道区域,隔离层05覆盖沟道区域的上表面,在第一引出电极0411的图案化过程中起到保护沟道区域上表面的作用,避免沟道区域上表面损伤引起的薄膜晶体管特性劣化。
[0049] 其中,对半导体材料层进行导体化的方法为等离子体处理或离子注入,但不限于此。
[0050] 实施例四:图10为根据本发明实施例四的薄膜晶体管的结构示意图,该薄膜晶体管为顶栅型且半导体材料层的部分区域与第二电极042接触时位于第二电极042的上方。
[0051] 如图10所示,该薄膜晶体管包括:位于基板(图未示)的电极、部分下表面与第二电极042接触的半导体材料层、隔离层05、第一引出电极0411、位于隔离层05和第一引出电极0411上方的栅极绝缘层02、位于栅极绝缘层02上方的栅极01、覆盖栅极01和栅极绝缘层02的钝化层06。
[0052] 其中,半导体材料层由半导体材料形成,包括对半导体材料进行导体化形成的第一电极区041和分别位于第一电极区041两侧的第一半导区031和第二半导区032。部分第一半导区031的下表面与第二电极042接触,第一电极区041与第二电极042不直接接触。第一电极区041和第二电极042相靠近的边缘之间的部分半导体材料层为半导体有源区0311,半导体有源区0311与栅极01在垂直方向的投影至少部分交叠。隔离层05覆盖第一半导区031和第二半导区032,隔离层05具有暴露出至少部分第一电极区041上表面的第一接触孔,隔离层05用作导体化步骤的遮挡层。第一引出电极0411位于所述隔离层05的上方,通过第一接触孔与第一电极区041接触。
[0053] 如图10所示,半导体有源区0311的长度为沟道长度,由于不存在同层金属曝光间距限制的问题,同时导体化过程中会有一定渗透,使沟道长度可以在原工艺限制基础上,进一步缩短;沟道长度可以达到1um及以下,实现超短沟道。第二电极042与半导体有源区0311在垂直方向上没有交叠,可以避免顶栅效应,进而避免导致TFT器件特性恶化。第一引出电极0411通过隔离层05的第一接触孔与第一电极区041的至少部分区域相接触,可以有效减小栅极01和第一电极区041在垂直方向上的交叠区域面积,避免形成寄生电容。
[0054] 优选地,第一引出电极0411仅与第一接触孔内第一电极区041的部分上表面接触,第一接触孔仍暴露出第一电极区041的部分上表面,以进一步减少栅极01与其上方金属层形成的寄生电容。
[0055] 图11为根据本发明实施例四的薄膜晶体管的制造方法的流程图,该方法包括以下步骤:S1:形成第二电极042;
S2:由半导体材料形成半导体材料层,其部分下表面与第二电极042接触;
S3:形成覆盖第二电极042和半导体材料层的隔离层05,对隔离层05进行图案化形成暴露出至少部分半导体材料层的上表面的第一接触孔;
S4:利用隔离层05作为遮挡层对第一接触孔内暴露的半导体材料层进行导体化形成第一电极区041,半导体材料层未导体化的区域形成分别位于第一电极区041两侧的第一半导区031和第二半导区032;部分第一半导区031的下表面与第二电极042接触,第一电极区041和第二电极042不直接接触;
S5:形成位于隔离层05上方的第一引出电极0411,第一引出电极0411通过所述第一接触孔与第一电极区041接触;
S6:形成位于隔离层05和第一引出电极0411上方的栅极绝缘层02;
S7:形成位于栅极绝缘层02上方的栅极01;
S8:形成覆盖栅极01和栅极绝缘层02的钝化层06。
[0056] 第一电极区041和第二电极042限定薄膜晶体管的沟道区域,隔离层05覆盖沟道区域的上表面,在第一引出电极0411的图案化过程中起到保护沟道区域上表面的作用,避免沟道区域上表面损伤引起的薄膜晶体管特性劣化。
[0057] 其中,对半导体材料层进行导体化的方法为等离子体处理或离子注入,但不限于此。
[0058] 需要说明的是,本发明的薄膜晶体管中,半导体材料包括但不限于非晶
硅、氧化物半导体、
多晶硅、
有机半导体等;栅极01、第二电极042的材料包括不限于
单层金属、叠层金属,例如Mo单层,叠层Ti/Cu,Mo/Al/Mo等;第一引出电极0411的材料包括不限于单层金属、金属氧化物及其叠层组合,例如Mo单层,ITO,Mo/Cu, ITO/Cu等;栅极绝缘层02、隔离层05、钝化层06的材料包括不限于SiO2、SiOx、Al2O3、SiNx等,或者根据器件特性要求优选的多层绝缘材料
叠加。
[0059] 应当说明的是,以上所述仅是本发明的优选实施方式,但是本发明并不限于上述实施方式中的具体细节,应当指出,对于本技术领域的普通技术人员来说,在本发明的技术构思范围内,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,对本发明的技术方案进行多种等同变换,这些改进、润饰和等同变换也应视为本发明的保护范围。