【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、半導体装置の相互接続に関し、さらに詳しくは、半導体装置の量子ウェル相互接続構造に関する。

【０００２】

【従来の技術】半導体装置のサブミクロン化に伴い、さらなる小型化を制限する要因の一つに装置相互接続に必要な面積がある。 一つの可能な解決方法として、多層メタライゼーション(multilevel metallization)があるが、この方法では、２つ以上の相互接続層が装置上に形成され、層間の誘電体によって分離され、穴または貫通穴(via) によって結合され、これらの穴は穴メタライゼーションによって埋められる。 多層メタライゼーションでさえも、穴に必要な面積は装置の小型化を制限している。

【０００３】また、小型メタル穴により電流密集(curre
nt crowding)が発生し、電子移動(electromigration)効果により動作の信頼性が失われる。 電子密集は、相互接続層と穴メタライゼーションとの間の界面におけるメタル端部で発生し、穴メタライゼーションの本体に比べて端部において電入密度が高くなる。 電流密集効果は、穴メタライゼーションの寿命および信頼性を大幅に低減する。 これらの信頼性の問題は、数百万の相互接続を必要とする最新の装置ではさらに複雑になっている。

【０００４】

【発明が解決しようとする課題】従来の多層メタライゼーション処理の別の問題点は、高品位な電気コンタクトが形成されるように、空洞部を発生せずに穴に穴メタライゼーションを埋めることであった。 穴を埋めるために、蒸着，スパッタリングおよび反応性イオン・スパッタリングなどの従来のメタル被着方法が用いられてきた。 これらのメタル被着方法は、小さな穴ではステップ被覆(step coverage) が悪く、この問題はアスペクト比、すなわち、穴の縦横比が大きくなるとさらに悪化した。 ステップ被覆が悪いため、製造業者は穴内壁に傾斜をつけて、被覆に段差を設け、アスペクト比を小さくしなければならないが、これはコンタクトの寸法を大きくした。 従って、従来のメタル材料や処理を利用しない真に小型で確実な相互接続方法および構造が必要とされている。

【０００５】

【課題を解決するための手段】本発明の利点は、第１半導体材料組成からなる量子化ウェルによって形成される横型相互接続を有する半導体装置によって実現される。
第２材料タイプからなる第１半導体領域は、この横型相互接続に隣接して形成される。 第２材料タイプからなる第２半導体領域は、横型相互接続が第１半導体領域と第２半導体領域とを分離するように、横型相互接続に隣接して形成される。 第１および第２半導体領域は、実質的に等しい第１量子化エネルギ・レベルを有する。 横型相互接続は、第１および第２半導体領域の量子化エネルギ・レベルと整合することのできる第１量子化エネルギ・
レベルを有する。

【０００６】

【実施例】従来のメタル相互接続技術では、一般に半導体製造に伴う高温処理においてメタル層に対する破損を防ぐために、メタル層を処理工程の後半で被着する必要がある。 そのため、すべての装置相互接続は装置の上面で形成しなければならず、各装置の各電極は、表面上に形成された一つまたはそれ以上のメタル相互接続回路に結合しなければならない。 本発明によれば、埋設半導体領域を相互接続することにより高密度集積回路が設けられ、従来のメタル相互接続技術で可能な相互接続よりもより複雑な相互接続が可能になる。

【０００７】本発明を実施する上で有用な一般的な半導体装置には、ＭＯＳ型およびバイポーラ型のトランジスタ，抵抗、コンデンサなどが含まれる。 図１に示す断面図は、半導体装置領域１１，１２，１３，２３，２４，
２６を有する簡単な装置構造を表している。 当技術分野で広く利用されている技術や工程を利用して、任意のタイプの半導体装置（図示せず）をこれあの装置領域において製造することができ、それには抵抗，コンデンサ，
電界効果トランジスタならびにバイポーラ・トランジスタおよびヘテロ接合トランジスタが含まれる。 本発明による構造の目的は、１１，２３，１２，２４，１３，２
６のような水平に隣接した能動領域に形成される半導体装置の制御可能な相互接続を設けることである。

【０００８】能動半導体領域１１〜１３，２３〜２６は結晶構造１０上に形成され、この結晶構造は、例えば、
半絶縁ガリウム砒素（ＧａＡｓ）からなる。 一般に基板１０の上面はエピタキシャル成長されたバッファ層を含み、結晶の完成度を改善し、その後のエピタキシャル処理との整合性を改善していることが理解される。 ただし、図示および説明を簡単にするため、図１ではバッファ層は個別に示されていない。 従って、基板１０は特定の用途に必要なすべての適切なバッファ層や埋設層を含むものとする。

【０００９】図１に示す構造は、基板１０の上面に第１
材料組成の層を形成することによって設けられる。 好適な実施例では、第１半導体層はガリウム・アンチモン（ＧａＳｂ）またはインジウム砒素（ＩｎＡｓ）からなり、５〜２５ナノメートル厚の範囲である。 この第１半導体層は最終的にパターニングされ、第１能動装置領域１１と第２能動装置領域２３となるが、図１に示すように垂直積層状態に複数の能動装置層を形成して、共にパターニングし、エッチングすることによりさらなる効用が実現される。

【００１０】広バンドギャップ材料からなる第１バリア層は、パターニングされた第１半導体層を被覆して形成される。 この第１バリア層は最終的にパターニングされ、能動装置領域１１を被覆するバリア領域１６と、能動装置領域２３を被覆するバリア領域２７とを定める。
図１に示すすべてのバリア領域は実質的に同じであり、
アルミニウム・アンチモン（ＡｌＳｂ）またはアルミニウム・ガリウム・アンチモン（ＡｌＧａＳｂ）などの材料からなり、少なくとも１０ナノメートル厚である。

【００１１】説明の便宜を図るため、第１材料組成の領域は濃い影がつけられており、第２材料組成の領域は薄い影がつけられており、バリア材料の領域は影がつけられていない。 第２材料組成はガリウム・アンチモンまたはインジウム砒素なからなることが好ましいが、第１材料組成とは異なっていなければならない。 つまり、第１
材料組成としてＧａＳｂを用いる場合、第２材料組成としてＩｎＡｓを用いなければならない。 同様に、第１材料組成がＩｎＡｓの場合、第２材料組成はＧａＳｂでなければならない。 本明細書で用いる場合、「材料組成(m
aterial composition)」という用語は結晶材料の構成素子を意味するものであり、一つの材料からなり別の導電型にドーピングされた領域を意味するものではない。

【００１２】第１バリア層は、ガリウム・アンチモン（ＧａＳｂ）またはインジウム砒素（ＩｎＡｓ）からなる第２半導体層によって被覆され、５〜２５ナノメートル厚の範囲である。 第２半導体層は第２材料組成からなるように示されているが、第２半導体層は第１半導体層と同じ材料組成でもそうでなくてもよいことが理解される。

【００１３】この第２半導体層は最終的にパターニングされ、半導体装置領域１２，２４となる。 第１半導体層と同様に、抵抗，コンデンサ，ＦＥＴならびにバイポーラおよびヘテロ接合トランジスタなど、さまざまな半導体装置を装置領域１２および装置領域２４の両方に形成することができる。

【００１４】非常に多くの半導体層を同様に形成して、
垂直に隣接する半導体層から広バンドギャップ層によって分離された独立した水平面に垂直に積層することができる。 図１においてこのような追加層の一つは、広バンドギャップのバリア領域１４，２８によってそれぞれ装置領域１２，２４から分離された半導体装置領域１３，
２６として示されている。

【００１５】水平に隣接する半導体領域を結合する量子ウェル相互接続１７，１８，１９は、本発明の重要な特徴である。 図１に示すように、各量子ウェル相互接続は一対の半導体装置領域と同じ水平面上にあるが、それぞれの量子ウェル相互接続は結合する特定の半導体装置領域とは組成が異なる半導体材料の層から構成されている。 例えば、量子ウェル相互接続１７は第２材料タイプからなり、ここで半導体領域１１，２３は第１材料タイプからなる。 同様に、量子ウェル相互接続１８は第１材料タイプからなり、ここで半導体領域１２，２４は第２
材料タイプからなる。

【００１６】量子ウェル相互接続１７，１８，１９は、
第３，第２および第１半導体層と、これらの半導体層を分離するバリア材料の層とにトレンチをエッチングすることによって形成されることが好ましい。 破線２９はこのトレンチの位置を示している。 このエッチング段階によって、１１，１２，１３，２３，２４，２６などの電気的に分離した装置領域が形成される。 このエッチング段階は、図１に示すように結晶基板１０の一部を露出するほど深く行なうことができるが、下層の横型相互接続を必要としない特定の用途では浅くてもよい。 量子ウェル相互接続１７は、基板１０の露出層を被覆する層に第２材料タイプのエピタキシャル堆積によって形成される。 量子ウェル相互接続１７は、バリア領域２１を形成する広バンドギャップ材料の層によって実質的に被覆される。

【００１７】量子ウェル相互接続１８，１９も同様に形成され、それぞれが相互接続として同じ水平面上に形成される半導体装置領域とは異なる組成の材料からなるようにする。 電極が形成され、各量子ウェル相互接続に結合され、この相互接続をバイアス電圧（図示せず）に結合する。

【００１８】各量子ウェル相互接続１７，１８，１９は同様に機能する。 量子ウェル相互接続１７を有する半導体領域１１，２３を説明するバンド図を示す図２および図３を参照して、動作を説明する。 さらに、量子ウェル相互接続１８を有する半導体領域１２，２４を説明するバンド図を示す図４および図５を参照して、動作についてさらに説明する。 各能動装置領域における半導体装置（図示せず）は実質的に水平に電流を流し、各相互接続は一つの能動装置領域から水平に隣接した能動装置領域に電流を制御可能に流す機能を果たすことが理解される。

【００１９】図２〜図５において、縦軸は相対的なバンド・エネルギを表し、横軸は図１に示す構造の特定の水平面内の位置を表す。 また、図１において濃い影の領域として表される第１材料タイプはＩｎＡｓであり、薄い影の領域として表される第２材料タイプはＧａＳｂである。

【００２０】各半導体装置領域１１，２３において、破線Ｅ _O11 ，Ｅ _O23としてそれぞれ表される量子化エネルギ状態が存在する。 エネルギ・レベルは、半導体技術分野で周知なように、装置領域１１，２３の厚さならびに材料組成によって決定される。 同様に、量子化エネルギ状態Ｅ _O17は量子化ウェル相互接続１７において存在する。 量子化ウェル相互接続１７は装置領域１１，２３とは異なる材料で構成されているので、図２に示すようにゼロ・バイアス状態でＥ _O17がＥ _O11またはＥ _O23と整合しないように、各層の寸法を選ぶことができる。 この非整合のため、電流は装置領域１１から装置領域２３に流れることができず、これらの領域は実質的に減結合される。

【００２１】図３は、Ｅ _O17をＥ _O11 ，Ｅ _O23と整合させるのに十分な所定のバイアスを量子ウェル相互接続１
７に印加した場合のバンド関係を示す。 このバイアス状態では、電流は装置領域１１からＥ _O17エネルギ状態を介して装置領域２３に流れることができ、相互接続は実質的にオンになる。

【００２２】図４は、ＧａＳｂからなる半導体装置領域１２，２４と、ＩｎＡｓからなる量子ウェル相互接続１
８の非バイアス時の動作を示す。 この場合、ゼロ・バイアス状態により、Ｅ _O12とＥ _O18 ，Ｅ _O24との間に非整合が生じ、半導体装置領域１２と２４との間の電流の流れを防ぐ。 図５に示すように、所定のバイアス電圧を量子ウェル相互接続１８に印加することにより、エネルギ状態の整合が生じ、半導体装置領域１２と２４との間で電気結合が行なわれる。

【００２３】以上、半導体量子ウェルを用いる横型相互接続を有する半導体装置が提供されることが理解される。 相互接続に半導体材料を用いることにより、複雑な集積回路に必要なメタル相互接続の数が大幅に低減され、信頼性を改善する。 さらに、本発明による量子ウェル穴によって、本格的な３次元装置構成が可能になり、
集積回路の集積密度および機能性を改善することができる。

【図面の簡単な説明】

【図１】本発明による垂直量子化ウェル穴を有する半導体装置の断面図を示す。

【図２】バイアスを印加しない場合の図１に示す構造の第１部分のバンド図を示す。

【図３】バイアスを印加した場合の図１に示す構造の第１部分のバンド図を示す。

【図４】バイアスを印加しない場合の図１に示す構造の第２部分のバンド図を示す。

【図５】バイアスを印加した場合の図１に示す構造の第１部分のバンド図を示す。

【符号の説明】

１０ 基板 １１，１２，１３ 第１半導体領域 １６，２７ バリア領域 ２３，２４，２６ 第２半導体領域 １７，１８，１９ 量子ウェル相互接続

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュン・シェン アメリカ合衆国アリゾナ州フェニックス、 エス・トゥエンティーフィフス・プレイス 14654 (72)発明者 サイード・テーラーニ アメリカ合衆国アリゾナ州スコッツデイ ル、イー・サン・アルフレド・ドライブ 8602 (72)発明者 レイモンド・ケイ・ツイ アメリカ合衆国アリゾナ州フェニックス、 イー・タングルウッド3339 (72)発明者 エックス・セオドア・ズー アメリカ合衆国アリゾナ州チャンドラー、 エヌ・コングレス・ドライブ1351