半导体结构及其形成方法
阅读：539发布：2022-05-23
专利汇可以提供半导体结构及其形成方法专利检索，专利查询，专利分析的服务。并且该 发明 涉及一种 半导体 结构及其形成方法，其中，所述半导体结构的形成方法包括以下步骤：提供一衬底；在所述衬底表面形成 缓冲层 ；在所述缓冲层表面形成 应变层 ，且所述应变层的厚度小于弛豫临界厚度； 刻蚀 所述缓冲层，形成 支撑 柱，使所述应变层悬空，将所述应变层的应 力 完全释放；在 应力 完全释放的所述应变层表面 外延 生长 弛豫层，且所述弛豫层的材料与所述应变层的材料相同。所述半导体结构包括衬底；位于所述衬底表面的支撑柱；位于所述衬底上方，由所述支撑柱支撑的应变层，所述应变层的厚度小于弛豫临界厚度；位于所述应变层表面的弛豫层，所述弛豫层的材料与所述应变层的材料相同。，下面是半导体结构及其形成方法专利的具体信息内容。
1.一种半导体结构的形成方法，其特征在于，包括以下步骤：
提供一衬底；
在所述衬底表面形成缓冲层；
在所述缓冲层表面形成应变层，且所述应变层的厚度小于弛豫临界厚度；
刻蚀所述缓冲层，形成支撑柱，使所述应变层悬空，将所述应变层的应力完全释放；
在应力完全释放的所述应变层表面外延生长弛豫层，且所述弛豫层的材料与所述应变层的材料相同。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀工艺对所述缓冲层和应变层的刻蚀速率比大于100。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述衬底与悬空的应变层之间形成保护层，所述保护层暴露所述应变层表面。
4.根据权利要求3所述的半导体结构的形成方法，其特征在于，所述保护层的表面与所述应变层的上表面齐平；或者所述保护层的表面高于所述应变层的上表面且所述保护层具有一开口暴露出所述应变层的上表面；所述上表面为所述应变层的与所述缓冲层相对的另一侧表面。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在刻蚀所述缓冲层之前，垂直刻蚀所述应变层和缓冲层至衬底表面，以调整所述应变层和缓冲层的尺寸。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述弛豫层的厚度大于所述应变层的弛豫临界厚度。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述弛豫层的厚度大于
100nm。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述弛豫层的材料包括GeSn合金、InGaP合金、InAlP合金以及InAlGaSb合金中的至少一种。
9.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用外延生长工艺形成所述缓冲层，且所述缓冲层的厚度大于弛豫临界厚度。
10.一种半导体结构，其特征在于，包括
衬底；
位于所述衬底表面的支撑柱；
位于所述衬底上方，由所述支撑柱支撑的应变层，所述应变层的厚度小于弛豫临界厚度；
位于所述应变层表面的弛豫层，所述弛豫层的材料与所述应变层的材料相同。
11.根据权利要求10所述的半导体结构，其特征在于，所述衬底与悬空的应变层之间形成有保护层，所述保护层暴露所述应变层表面。
12.根据权利要求11所述的半导体结构，其特征在于，所述保护层的表面与所述应变层的上表面齐平；或者所述保护层的表面高于所述应变层的上表面且所述保护层具有一开口暴露出所述应变层的上表面；所述上表面为所述应变层的与所述支撑柱相对的另一侧表面。
13.根据权利要求10所述的半导体结构，其特征在于，所述弛豫层的厚度大于所述应变层的弛豫临界厚度。
14.根据权利要求10所述的半导体结构，其特征在于，所述弛豫层的材料包括GeSn合金、InGaP合金、InAlP合金以及InAlGaSb合金中的至少一种。
15.根据权利要求10所述的半导体结构，其特征在于，所述弛豫层的材料包括GeSn合金，且所述GeSn合金的Sn组分的摩尔分数为0.06
半导体结构及其形成方法
技术领域
[0001] 本发明涉及半导体技术领域，具体涉及一种半导体结构及其形成方法。
背景技术
[0002] 现有技术中制备半导体材料时，半导体材料通常生长在与半导体材料本身晶格常数不同的基底上。由于基底与半导体材料的晶格常数的不同，半导体材料内部的拉、压应变对半导体材料的直接带隙、间接带隙的转换的影响以及半导体材料的生长厚度受到弛豫临界厚度限制的问题都不容忽视。
[0003] 现有技术中常采用直接带隙材料制成半导体光子学器件，以实现高效发光，如GeSn合金。GeSn合金的最大特点在于能带结构能由Sn组分进行调控。可以通过控制所述GeSn合金中的Sn组分的摩尔分数，将所述GeSn合金由间接带隙转换为直接带隙。当Sn组分大于6％时，GeSn合金成为直接带隙材料。
[0004] 在GeSn合金的制备过程中，拉、压应变影响其由间接带隙材料到直接带隙材料的转换。当GeSn合金受到压应变时，其转换为直接带隙所需的Sn组分极大提升。另外，所述GeSn合金的厚度也受到所述弛豫临界厚度的限制。所述GeSn合金的厚度必须在弛豫临界厚度以内，以防止所述GeSn合金产生高密度的位错。
发明内容
[0005] 本发明的目的在于提供一种半导体结构及其形成方法，使获得一种弛豫的半导体材料，所述半导体材料不受弛豫临界厚度限制。
[0006] 为解决上述技术问题，本发明的技术方案提供了一种半导体结构的形成方法，包括以下步骤：提供一衬底；在所述衬底表面形成缓冲层；在所述缓冲层表面形成应变层，且所述应变层的厚度小于弛豫临界厚度；刻蚀所述缓冲层，形成支撑柱，使所述应变层悬空，将所述应变层的应力完全释放；在应力完全释放的所述应变层表面外延生长弛豫层，且所述弛豫层的材料与所述应变层的材料相同。
[0007] 可选的，所述刻蚀工艺对所述缓冲层和应变层的刻蚀速率比大于100。
[0008] 可选的，在所述衬底与悬空的应变层之间形成保护层，所述保护层暴露所述应变层表面。
[0009] 可选的，所述保护层的表面与所述应变层的上表面齐平；或者所述保护层的表面高于所述应变层的上表面且所述保护层具有一开口暴露出所述应变层的上表面；所述上表面为所述应变层的与所述缓冲层相对的另一侧表面。
[0010] 可选的，在刻蚀所述缓冲层之前，垂直刻蚀所述应变层和缓冲层至衬底表面，以调整所述应变层和缓冲层的尺寸。
[0011] 可选的，所述弛豫层的厚度大于所述应变层的弛豫临界厚度。
[0012] 可选的，所述弛豫层的厚度大于100nm。
[0013] 可选的，所述弛豫层的材料包括GeSn合金、InGaP合金、InAlP合金以及InAlGaSb合金中的至少一种。
[0014] 可选的，采用外延生长工艺形成所述缓冲层，且所述缓冲层的厚度大于弛豫临界厚度。
[0015] 为了解决上述技术问题，本发明还提供了一种半导体结构，包括衬底；位于所述衬底表面的支撑柱；位于所述衬底上方，由所述支撑柱支撑的应变层，所述应变层的厚度小于弛豫临界厚度；位于所述应变层表面的弛豫层，所述弛豫层的材料与所述应变层的材料相同。
[0016] 可选的，所述衬底与悬空的应变层之间形成有保护层，所述保护层暴露所述应变层表面。
[0017] 可选的，所述保护层的表面与所述应变层的上表面齐平；或者所述保护层的表面高于所述应变层的上表面且所述保护层具有一开口暴露出所述应变层的上表面；所述上表面为所述应变层的与所述支撑柱相对的另一侧表面。
[0018] 可选的，所述弛豫层的厚度大于所述应变层的弛豫临界厚度。
[0019] 可选的，所述弛豫层的材料包括GeSn合金、InGaP合金、InAlP合金以及InAlGaSb合金中的至少一种。
[0020] 可选的，所述弛豫层的材料包括GeSn合金，且所述GeSn合金的Sn组分的摩尔分数为0.06
[0021] 可选的，所述支撑柱的厚度大于弛豫临界厚度。
[0022] 上述半导体结构及其形成方法在一缓冲层表面形成应变层，并通过刻蚀所述缓冲层，使得所述应变层的应力被完全释放；再在应力完全释放的应变层上生长弛豫层，可以使得所述弛豫层内部无应力，不受弛豫临界厚度的限制，从而形成任意厚度的弛豫层。
[0023] 进一步的，由于所述衬底与悬空的应变层之间设置有保护层，可以使悬空的应变层更加稳固。且所述保护层的高度与所述应变层的上表面齐平，或高于所述应变层的上表面，使得所述弛豫层不会长到所述应变层的侧面，获取到的半导体结构的质量更高。附图说明
[0024] 图1为本发明的一种具体实施方式中的半导体结构的形成方法的流程图。
[0025] 图2至7为本发明的一种具体实施方式中形成半导体结构时各个阶段所对应的结构示意图。
具体实施方式
[0026] 以下结合附图和具体实施方式对本发明提出的一种半导体结构及其形成方法作进一步详细说明。
[0027] 请参阅图1，为本发明一具体实施方式中所述半导体结构的形成方法的流程图，包括步骤S11至步骤S15。
[0028] 步骤S11：提供一衬底。
[0029] 步骤S12：在所述衬底表面形成缓冲层。
[0030] 步骤S13：在所述缓冲层表面形成应变层，且所述应变层的厚度小于弛豫临界厚度。
[0031] 步骤S14：刻蚀所述缓冲层，形成支撑柱，使所述应变层悬空，将所述应变层的应力完全释放。
[0032] 在一种具体实施方式中，步骤S14中采用刻蚀工艺对所述缓冲层和应变层的刻蚀速率比大于100。所述刻蚀工艺包括各向异性刻蚀工艺和各向同性刻蚀工艺，只需保证所采用的刻蚀工艺对所述缓冲层和应变层的刻蚀速率比即可。
[0033] 步骤S15：在应力完全释放的所述应变层表面外延生长弛豫层，且所述弛豫层的材料与所述应变层的材料相同。
[0034] 在一种具体实施方式中，步骤S14与步骤S15之间还包括以下步骤：在所述衬底与悬空的应变层之间形成保护层，所述保护层暴露所述应变层表面。通过设置所述保护层，来稳固悬空的应变层。在一种具体实施方式中，所述保护层的表面与所述应变层的上表面齐平；或者所述保护层的表面高于所述应变层的上表面且所述保护层具有一开口暴露出所述应变层的上表面；所述上表面为所述应变层的与所述缓冲层相对的另一侧表面。
[0035] 在一种具体实施方式中，步骤S14刻蚀所述缓冲层之前还包括以下步骤：垂直刻蚀所述应变层和缓冲层至衬底表面，以调整所述应变层和缓冲层的尺寸。通过调整所述应变层和缓冲层的尺寸调整所述弛豫层的尺寸。
[0036] 在一种具体实施方式中，所述弛豫层的厚度大于所述应变层的弛豫临界厚度。在一种具体实施方式中，所述弛豫层的厚度大于100nm，且弛豫层的材料包括GeSn合金、InGaP合金、InAlP合金以及InAlGaSb合金中的至少一种。
[0037] 在一种具体实施方式中，采用外延生长工艺形成所述缓冲层，且所述缓冲层的厚度大于弛豫临界厚度。
[0038] 上述半导体结构的形成方法由于是在应力完全释放的应变层上生长弛豫层，因此所述弛豫层内部无应力，不受弛豫临界厚度的限制，所述弛豫层的厚度是可选择的。进一步的，由于设置有保护层，使得悬空的应变层更稳固。进一步的，通过刻蚀工艺调整所述应变层和缓冲层的尺寸，从而调整所述弛豫层的尺寸，使所述弛豫层的尺寸符合预设需求，便于生产。
[0039] 请参阅图2至图7为本发明一具体实施方式中所述形成半导体结构时各个阶段所对应的结构示意图。
[0040] 请参阅图2，提供一衬底201，在所述衬底201表面形成缓冲层202。
[0042] 在一种具体实施方式中，在所述衬底201表面形成缓冲层202之前，对所述衬底201表面进行清洗。对所述衬底201表面的清洗包括使用SC-1清洗液去除衬底201表面颗粒，以及使用SC-2清洗液去除衬底201表面的金属离子等。其中，所述SC-1清洗液的配方为氨水：双氧水：水＝1：1：5至1：2：7，SC-2清洗液的配方为氯化氢：双氧水：水＝1：1：6至1：2：8。通过清洗所述衬底201，使得所述衬底201表面的杂质被去除，具有更好的表面平整度，有利于提高缓冲层202的生长质量。
[0043] 所述缓冲层202的材料可以为Ge、Si或GeSi等半导体材料。所述缓冲层202的晶格常数介于衬底201和后续待形成的应变层的晶格常数之间，与应变层的晶格常数的差值较小，能够提高后续生长到所述缓冲层202上的应变层的弛豫临界厚度。该具体实施方式中，所述缓冲层201的材料为Ge，衬底201的材料为Si，缓冲层202的晶格常数大于衬底201的晶格常数。
[0044] 在所述衬底201表面形成缓冲层202，可以提高后续形成的应变层的弛豫临界厚度，增大后续待形成的弛豫层与缓冲层202、衬底201之间的距离，从而减小缓冲层202和衬底201对后续在应力层表面形成的弛豫层的影响。
[0045] 在一种具体的实施方式中，所述缓冲层202的厚度大于弛豫临界厚度，使得所述缓冲层202为弛豫状态。由于缓冲层202外延生长于所述衬底201表面，而缓冲层202与衬底201界面的晶格常数不一致，缓冲层202会受到应力作用。当缓冲层202厚度大于弛豫临界厚度时，缓冲层202为弛豫状态，不再受到应力作用，使得缓冲层202表面的晶格常数与缓冲层202材料无应力作用下的晶格常数一致，更接近后续待形成的应变层的晶格常数。
[0046] 可以采用外延生长工艺形成所述缓冲层202。所述外延生长工艺可以采用化学气相沉积工艺、原子层沉积工艺、分子束外延技术等沉积工艺实现。在一种具体实施方式中，采用化学气相沉积方法外延生长所述缓冲层202时，可采用低温高温两步化学气相沉积方法来实现。所述低温高温两步化学气相沉积具体为：先在较低温——如300℃的条件下生成一部分的缓冲层202，再在较高温——如600℃的条件下生成剩余的缓冲层202。
[0047] 在其他具体实施方式中，也可通过同一温度下的化学气相沉积工艺完成整个缓冲层202的外延生长。
[0048] 在该具体实施方式中，所述缓冲层202的材料为Ge，且所述缓冲层202的厚度为500nm，在形成所述缓冲层202时，可先在低温300℃的条件下生长50nm的Ge缓冲层到所述衬底201，再在高温600℃的条件下生长剩余的450nm的Ge缓冲层。在该种情况下可以获得质量较高的Ge缓冲层。
[0049] 请参阅图3，在所述缓冲层202表面形成应变层203，且所述应变层203的厚度小于弛豫临界厚度。
[0050] 所述应变层203的材料包括GeSn合金、InGaP合金、InAlP合金以及InAlGaSb合金中的至少一种，所述应变层203为后续生长弛豫层提供外延基底。通过将所述应变层203的厚度控制在所述应变层203的弛豫临界厚度以内，避免所述应变层203由于发生弛豫而内部产生大量位错和晶格缺陷，从而提高后续外延生长到所述应变层203表面的弛豫层的质量。
[0051] 在该具体实施方式中，所述缓冲层202为Ge缓冲层，所述应变层203为GeSn合金应变层。具体的，所述应变层203为Ge0.9Sn0.1合金应变层。所述Ge0.9Sn0.1合金应变层的弛豫临界厚度约为100nm，因此该具体实施方式中，所述Ge0.9Sn0.1合金应变层的厚度小于100nm。在实际使用过程中，可以根据应变层203的材料不同，合理调整所述应变层203的厚度。
[0052] 可以采用外延生长工艺形成所述应变层203。所述外延生长工艺可以采用化学气相沉积工艺、原子层沉积工艺、分子束外延技术等沉积工艺实现。该具体实施方式中，通过化学气相沉积方法将所述应变层203外延生长到所述缓冲层202表面。具体的，在300℃的条件下进行化学气相沉积，外延生长30nm的Ge0.9Sn0.1合金应变层。
[0053] 请参阅图4，在刻蚀所述缓冲层202之前，垂直刻蚀所述应变层203和缓冲层202至衬底201表面，以调整所述应变层203和缓冲层202的尺寸。
[0054] 对所述应变层203和缓冲层202的尺寸进行控制是为了控制后续生长到所述应变层203表面的弛豫层的尺寸。
[0055] 在一种具体实施方式中，在刻蚀所述缓冲层202前，先在所述应变层203的表面光刻形成有效图形窗口。在完成光刻工艺后，根据已形成的有效图形窗口在所述应变层203表面垂直往下刻蚀，刻蚀至衬底201处，形成凹槽，所述凹槽暴露出所述应变层203和缓冲层202的侧壁。
[0056] 可采用干法刻蚀工艺刻蚀或湿法刻蚀工艺刻蚀所述应变层203和所述缓冲层202。在一种具体实施方式中，采用氯基气态源干法刻蚀所述应变层203和所述缓冲层202。在其他的具体实施方式中，也可采用CF4气态源干法刻蚀工艺等刻蚀所述应变层203和所述缓冲层202。可根据实际需要的刻蚀效果选择刻蚀工艺。
[0057] 继续参阅图5，刻蚀所述缓冲层202，形成支撑柱206，使所述应变层203悬空，将所述应变层203的应力完全释放。
[0058] 由于所述应变层203外延生长于所述缓冲层202表面，所述应变层203与所述缓冲层202之间的晶格常数不一致，在未对缓冲层202进行刻蚀使所述应变层203悬空时，应变层203会受到应力作用。当刻蚀所述缓冲层202使所述应变层203悬空后，随着所述缓冲层202与应变层203的接触面积减小，缓冲层202对应变层203的影响也逐渐减小，最终使得所述缓冲层202与应变层203之间的晶格常数的差距所造成的所述应变层203中的应力被完全释放。
[0059] 在对所述缓冲层202进行刻蚀的过程中，应当保证所述缓冲层202被刻蚀成的支撑柱206的尺寸能保证悬空的应变层203不易发生塌陷，因此所述支撑柱206的尺寸不能过小；而为了使应变层203的应力被完全释放，所述支撑柱206的尺寸也不能过大。在本发明的具体实施方式中，所述支撑柱206的最大宽度可以为应变层203宽度的1/10～1/5。
[0060] 在一种具体实施方式中，对所述缓冲层202采用刻蚀工艺，沿平行于所述衬底201表面的方向，自所述缓冲层202的边缘对所述缓冲层202进行刻蚀。所述刻蚀工艺对所述缓冲层202和应变层203的刻蚀速率比大于100，使得所述缓冲层202刻蚀成支撑柱206时，所述应变层203还未被刻蚀，或被刻蚀的程度很低，从而使得所述应变层203得以保留。
[0061] 在该具体实施方式中，所述缓冲层202为Ge缓冲层，所述应变层203为GeSn合金应变层。由于GeSn合金应变层的晶格常数比Ge缓冲层大，在未对所述Ge缓冲层进行刻蚀时，所述GeSn合金应变层内部有压应力。在对所述Ge缓冲层进行刻蚀、所述GeSn合金应变层悬空后，所述GeSn合金应变层内部的压应力被完全释放。在一种具体实施方式中，采用CF4气态源干法刻蚀工艺对所述Ge缓冲层进行刻蚀，CF4的流量范围为30to 200sccm，压力为150mTorr至700mTorr，对Ge缓冲层和GeSn合金应变层的刻蚀速率比大于100。在其他的具体实施方式中，还可使用其他干法刻蚀工艺或湿法刻蚀对所述缓冲层202进行刻蚀。
[0062] 继续参阅图6，在所述衬底201与悬空的应变层203之间形成保护层204，所述保护层204暴露所述应变层203表面。
[0063] 所述保护层204的材料包括二氧化硅、氮化硅、氮氧化硅或碳氧化硅等较为稳定的绝缘材料。设置保护层204是由于应变层203悬空，仅靠所述缓冲层202被刻蚀形成的支撑柱206来支撑时应变层203的稳固性有待加强。加设保护层204后，所述应变层203被所述保护层204支撑，更加稳固，从而降低发生塌陷的风险。
[0064] 所述保护层204的表面与所述应变层203的上表面齐平；或者所述保护层204的表面高于所述应变层203的上表面且所述保护层204具有一开口暴露出所述应变层203的上表面；所述上表面为所述应变层203的与所述缓冲层202相对的另一侧表面。
[0065] 当所述保护层204的高度与应变层203的上表面齐平时，无需在对保护层204进行开孔，直接在所述应变层203上表面选择性外延生长所需厚度的弛豫层即可。
[0066] 当所述保护层204的表面高于所述应变层203的上表面时，可在所述保护层204的开口处暴露的应变层203的上表面外延生长所述弛豫层。可根据需要控制所述保护层204的开口大小，从而对待外延生长于所述开口处暴露的应变层203的上表面的弛豫层的尺寸进行控制。
[0067] 可以采用外延生长工艺形成所述保护层204。所述外延生长工艺可以采用化学气相沉积工艺、原子层沉积工艺、分子束外延技术等沉积工艺实现。在采用外延生长工艺形成所述保护层204时，需要注意控制所述保护层204生长至完全覆盖所述应变层203，或是与所述应变层203的上表面齐平。
[0068] 在一个具体实施方式中，形成填充满所述衬底201与悬空的应变层203之间以及覆盖所述应变层203的保护层204之后，以所述应变层203作为刻蚀停止层，对所述保护层204进行平坦化处理，形成表面与所述应变层203表面齐平的保护层204。
[0069] 在一个具体实施方式中，形成填充满所述衬底201与悬空的应变层203之间以及覆盖所述应变层203的保护层204之后，刻蚀所述保护层204，形成具有开口的保护层204。所述开口暴露出应变层203的表面，可以通过所述开口的形状和尺寸，限定后续待形成的弛豫层的形状和尺寸。
[0070] 在其他的具体实施方式中，也可以不形成所述保护层204。此时，可以通过控制缓冲层202被刻蚀成的支撑柱206的尺寸来稳固悬空的应变层203。
[0071] 继续参阅图7，在应力完全释放的所述应变层203表面外延生长弛豫层205，且所述弛豫层205的材料与所述应变层203的材料相同。
[0072] 所述弛豫层205生长在保护层204开口处暴露的应变层203上表面。在一种具体实施方式中，所述弛豫层205为应用于半导体光子器件的材料。在一种具体实施方式中，所述弛豫层205的材料包括GeSn合金、InGaP合金、InAlP合金以及InAlGaSb合金中的至少一种。并且，通过调整形成弛豫层205的过程中的不同反应气体的比例调整弛豫层205材料中的成分比例，可以使得所述弛豫层205的材料为直接带隙材料，从而具有更高的发光效率。在该具体实施方式中，所述弛豫层205的材料为GeSn合金。
[0073] 由于所述弛豫层205的材料与所述应变层203的材料相同，因此应变层203与弛豫层205的晶格常数相同，且又由于所述应变层203为弛豫的应变层，当所述弛豫层205生长到所述应变层203表面时，所述弛豫层205内部无应力。所述弛豫层205不再受弛豫临界厚度的限制，用户可以根据需要对所述弛豫层205的厚度进行选择。在该具体实施方式中，所述GeSn合金中Sn组分的摩尔分数在6％至20％之间。在一种具体实施方式中，可调整所述GeSn合金中Sn组分的摩尔分数为10％，使得所述GeSn合金为直接带隙材料。
[0074] 在一种具体实施方式中，所述弛豫层205的厚度大于所述应变层203的弛豫临界厚度。在该具体实施方式中，所述衬底201为Si衬底，所述缓冲层202为Ge缓冲层，所述应变层203为Ge0.9Sn0.1合金应变层，所述Ge0.9Sn0.1合金应变层的弛豫临界厚度约为100nm，所述弛豫层205为Ge0.9Sn0.1合金，且Ge0.9Sn0.1合金的厚度为500nm，远大于所述Ge0.9Sn0.1合金应变层的弛豫临界厚度。在其他的具体实施方式中，所述弛豫层205的厚度也可小于所述应变层
203的弛豫临界厚度。
203的弛豫临界厚度。
[0075] 可以采用外延生长工艺形成所述弛豫层205。所述外延生长工艺可以采用化学气相沉积工艺、原子层沉积工艺、分子束外延技术等沉积工艺实现。在该具体实施方式中，通过化学气相沉积方法将所述弛豫层205外延生长到所述弛豫的应变层203表面。具体的，在300℃的条件下进行化学气相沉积，外延生长相应厚度的弛豫层205。应当注意的是，在一次半导体结构的形成过程中，采用同一种工艺方法外延生长应变层203和弛豫层205时，由于应变层203和弛豫层205要求的厚度不同，外延生长应变层203和弛豫层205时的外延参数也应进行相应调整，使分别适用于应变层203和弛豫层205待进行外延生长的厚度。
[0076] 本发明的具体实施方式还提供一种半导体结构。
[0077] 请参考图7，为本发明一具体实施方式的半导体结构的结构示意图。
[0078] 所述半导体结构包括：衬底201、位于所述衬底表面的支撑柱206、位于所述衬底201上方，由所述支撑柱206支撑的应变层203，所述应变层203的厚度小于弛豫临界厚度、位于所述应变层203表面的弛豫层205，所述弛豫层205的材料与所述应变层203的材料相同。
[0079] 在一种具体实施方式中，为了保证悬空的应变层203不易发生塌陷，所述支撑柱206的尺寸不能过小；而为了使应变层203的应力被完全释放，所述支撑柱206的尺寸也不能过大。
[0080] 在一种具体实施方式中，所述衬底201与悬空的应变层203之间形成有保护层204，所述保护层204暴露所述应变层203表面。所述保护层204的表面与所述应变层203的上表面齐平；或者所述保护层204的表面高于所述应变层203的上表面且所述保护层204具有一开口暴露出所述应变层203的上表面；所述上表面为所述应变层203的与所述支撑柱206相对的另一侧表面。
[0081] 在一种具体实施方式中，所述弛豫层205的厚度大于所述应变层203的弛豫临界厚度。在一种具体实施方式中，所述弛豫层205的材料包括GeSn合金、InGaP合金、InAlP合金以及InAlGaSb合金中的至少一种。
[0082] 在一种具体实施方式中，所述弛豫层205的材料包括GeSn合金，且所述GeSn合金的Sn组分的摩尔分数为0.06
[0083] 在一种具体实施方式中，所述支撑柱206的厚度大于弛豫临界厚度。
[0084] 在一种具体实施方式中，所述应变层203和缓冲层202的尺寸可通过垂直刻蚀进行控制。可通过垂直刻蚀所述应变层203和缓冲层202至衬底201表面，来调整所述应变层203和缓冲层202的尺寸，从而调整所述弛豫层205的尺寸。
[0085] 上述半导体结构中的弛豫层生长在应力完全释放的应变层上，因此所述弛豫层内部无应力，不受弛豫临界厚度的限制，所述弛豫层的厚度是可选择的。与此同时，弛豫层在进行直接带隙转换时也不会被所述弛豫层内部的应力所影响。
[0086] 进一步的，由于所述衬底与悬空的应变层之间设置有保护层，可以使悬空的应变层更加稳固。且由于所述保护层的高度与所述应变层的上表面齐平，或高于所述应变层的上表面，使得所述弛豫层不会长到所述应变层的侧面，获取到的半导体结构的质量更高。
[0087] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
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