含应变硅层的半导体器件的形成方法
阅读：575发布：2024-01-26
专利汇可以提供含应变硅层的半导体器件的形成方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了一种含应变 硅 层的 半导体 器件的形成方法，该方法利用一个硬掩模层同时定义出NMOS晶体管区域的被施加张应 力 的应变硅层的 位置 ，及PMOS晶体管区域的被施加压 应力 的应变硅层的位置，故使NMOS晶体管区域的被施加张应力的应变硅层与PMOS晶体管区域的被施加压应力的应变硅层之间的相对位置满足要求，从而提高了含应变硅层的半导体器件的成品率及产品性能。，下面是含应变硅层的半导体器件的形成方法专利的具体信息内容。
1.含应变硅层的半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成多个隔离结构，所述多个隔离结构在所述半导体衬底上定义出第一及第二晶体管区域，第一及第二晶体管区域中一个为PMOS晶体管区域，另一个为NMOS晶体管区域，相邻两个所述隔离结构之间设置有暴露出所述半导体衬底的空隙；
在所述空隙内形成半导体合金层，进行平坦化处理以去除多余的所述半导体合金层；
在所述隔离结构及半导体合金层上形成图形化硬掩模层，所述图形化硬掩模层内形成有至少暴露出第一晶体管区域的部分半导体合金层的第一开口，及暴露出第二晶体管区域的部分半导体合金层的第二开口；
去除所述第一开口下方的部分半导体合金层以形成第三开口，去除第二开口下方的半导体合金层以形成暴露出半导体衬底的第四开口；
在所述第三开口内形成第一应变硅层、所述第四开口内形成第二应变硅层及去除所述图形化硬掩模层；
在所述第一应变硅层上形成第一晶体管，在所述第二应变硅层上形成第二晶体管，所述第一及第二晶体管中一个为PMOS晶体管，另一个为NMOS晶体管。
2.根据权利要求1所述的形成方法，其特征在于，所述半导体衬底为体硅衬底或绝缘体上硅衬底。
3.根据权利要求1所述的形成方法，其特征在于，所述隔离结构为浅沟槽隔离结构，在所述半导体衬底上形成多个隔离结构的步骤包括：
在所述半导体衬底上形成阻挡层及位于所述阻挡层上方的图形化光刻胶；
以所述图形化光刻胶层为掩模进行刻蚀，以在所述半导体衬底内形成多个浅沟槽；
去除所述图形化光刻胶层之后，在所述阻挡层及浅沟槽上形成绝缘材料层；
进行平坦化处理以去除多余的绝缘材料层之后，去除所述阻挡层，填充有剩余绝缘材料层的浅沟槽为所述浅沟槽隔离结构；
形成所述浅沟槽隔离结构之后，去除相邻两个所述浅沟槽隔离结构之间的部分半导体衬底，以在相邻两个所述浅沟槽隔离结构之间形成空隙。
4.根据权利要求1所述的形成方法，其特征在于，利用外延生长方法形成所述半导体合金层。
5.根据权利要求1所述的形成方法，其特征在于，所述图形化硬掩模层的材料为氧化硅或氮化硅。
6.根据权利要求1所述的形成方法，其特征在于，所述第三开口及第四开口的形成方法包括：
在所述图形化硬掩模层上形成保护层，所述保护层将暴露在所述第一开口下的半导体合金层覆盖住；
去除所述第二开口下方的部分半导体合金层；
去除所述保护层之后，以所述图形化硬掩模层为掩模进行刻蚀，以去除所述第一开口下方的半导体合金层从而形成所述第三开口，同时去除所述第二开口下方的剩余的半导体合金层以形成所述第四开口。
7.根据权利要求6所述的形成方法，其特征在于，所述保护层包括光刻胶层，或者所述保护层包括底部抗反射涂层及其上方的光刻胶层。
8.根据权利要求1所述的形成方法，其特征在于，利用外延生长方法形成所述第一及第二应变硅层。
9.根据权利要求1所述的形成方法，其特征在于，在所述第三开口内形成第一应变硅层、所述第四开口内形成第二应变硅层及去除所述图形化硬掩模层的步骤包括：
在所述图形化硬掩模层、第三开口及第四开口上形成应变硅层；
进行平坦化处理，以去除所述图形化硬掩模层及多余的应变硅层，剩余的填充在所述第三开口内的应变硅层为所述第一应变硅层，剩余的填充在所述第四开口内的应变硅层为所述第二应变硅层。
10.根据权利要求9所述的形成方法，其特征在于，所述半导体合金层的材料为SiGe，所述第一晶体管区域为NMOS晶体管区域，所述第二晶体管区域为PMOS晶体管区域。
11.根据权利要求9所述的形成方法，其特征在于，所述半导体合金层的材料为SiC，所述第一晶体管区域为PMOS晶体管区域，所述第二晶体管区域为NMOS晶体管区域。
12.根据权利要求1所述的形成方法，其特征在于，在所述第三开口内形成第一应变硅层、所述第四开口内形成第二应变硅层及去除所述图形化硬掩模层的步骤包括：
在所述图形化硬掩模层、第三开口及第四开口上形成应变硅层；
进行平坦化处理直至露出所述图形化硬掩模层；
在所述图形化硬掩模层及应变硅层上形成图形化光刻胶层，所述图形化光刻胶层将所述第一晶体管区域的应变硅层覆盖住；
以所述图形化硬掩模层为掩模进行刻蚀，以去除暴露在所述第四开口下的部分半导体合金层，剩余的填充在所述第四开口内的应变硅层为所述第二应变硅层，且所述第二应变硅层的上表面低于所述第二晶体管区域的半导体合金层的上表面；
去除所述图形化光刻胶层之后，进行平坦化处理以去除所述图形化硬掩模层及多余的应变硅层，剩余的填充在所述第三开口内的应变硅层为所述第一应变硅层。
13.根据权利要求12所述的形成方法，其特征在于，所述半导体合金层的材料为SiGe，所述第一晶体管区域为NMOS晶体管区域，所述第二晶体管区域为PMOS晶体管区域。
14.根据权利要求12所述的形成方法，其特征在于，所述第二应变硅层的上表面比所述第二晶体管区域的半导体合金层的上表面低1nm-10nm。
含应变硅层的半导体器件的形成方法
技术领域
[0001] 本发明属于半导体制造领域，特别是涉及一种含应变硅层的半导体器件的形成方法。
背景技术
[0002] 在过去的三十多年中，集成电路产业一直按照摩尔定律的指引向前发展。自2001年以后，据ITRS预测，MOSFET（金属氧化物场效应晶体管）的特征尺寸每三年缩小70%，同时，电路的集成度翻两番。当MOSFET的特征尺寸缩小时，一方面，为了抑制短沟道效应和防止源漏的穿通，沟道中的掺杂浓度必须增大；另一方面，为了保持良好的驱动电流和改善短沟道效应，栅氧化膜厚度必须减薄，但阈值电压及电源电压却不能按比例缩小，这就导致栅介质层要承受更高的纵向电场。以上两个因素都使得载流子的迁移率（mobility）随特征尺寸的缩小而不断下降。近年来，应变硅（Strained Si）技术由于在提高CMOS器件性能方面的卓越表现而备受关注。例如，通过在沟道中引入适当的压应力和张应力能分别提高PMOS晶体管的空穴迁移率和NMOS晶体管的电子迁移率。
[0003] 于2010年4月6日公开、公开号为US20100187635A1的美国专利申请公开了一种含应变硅层的半导体器件的形成方法，该方法通过引入被施加压应力的应变硅层以提高PMOS晶体管的空穴迁移率、通过引入被施加张应力的应变硅层以提高NMOS晶体管的电子迁移率，下面就这种方法作简单介绍：
[0004] 如图1所示，提供硅衬底1，在硅衬底1上形成多个浅沟槽隔离结构（STI）2，图中以三个浅沟槽隔离结构2为例，所述多个浅沟槽隔离结构2在硅衬底1上定义出多个（不少于两个）有源区域，包括NMOS晶体管区域1A及PMOS晶体管区域1B。所述多个浅沟槽隔离结构2的上表面均高于硅衬底1的上表面S，以在相邻两个浅沟槽隔离结构2之间形成空隙，其中，定义出NMOS晶体管区域1A的相邻两个浅沟槽隔离结构2之间形成的空隙为空隙1C，定义出PMOS晶体管区域1B的相邻两个浅沟槽隔离结构2之间形成的空隙为空隙1D。
[0005] 如图2所示，利用选择性外延生长（selectively epitaxial growth）方法在硅衬底1上形成SiGe层，然后进行化学机械研磨（CMP）处理以去除多余的SiGe层。结合图1所示，平坦化处理之后，填充在空隙1C内的SiGe层为SiGe层3A，填充在空隙1D内的SiGe层为SiGe层3B，SiGe层3A及SiGe层3B的上表面几乎与浅沟槽隔离结构2的上表面齐平。
[0006] 如图3所示，在浅沟槽隔离结构2、SiGe层3A及SiGe层3B上形成第一硬掩模层4，对第一硬掩模层4进行图形化处理，以在第一硬掩模层4内形成开口4A，且开口4A至少暴露出NMOS晶体管区域1A的部分SiGe层3A。所述对第一硬掩模层4进行图形化处理的步骤包括：在第一硬掩模层4上形成光刻胶层（未图示），对所述光刻胶层进行曝光、显影，以形成图形化的光刻胶层，所述图形化的光刻胶层内形成有开口；以所述图形化的光刻胶层为掩模对第一硬掩模层4进行刻蚀，以在第一硬掩模层4内形成开口4A。
[0007] 结合图3及图4所示，以形成有开口4A的第一硬掩模层4为掩模对NMOS晶体管区域1A的暴露的SiGe层3A进行刻蚀，刻蚀之后NMOS晶体管区域1A的剩余的SiGe层为SiGe层3R。
[0008] 如图5所示，在第一硬掩模层4及SiGe层3R上形成第二硬掩模层5，对第二硬掩模层5及第一硬掩模层4进行图形化处理，以在第二硬掩模层5及第一硬掩模层4内形成开口5A，且开口5A暴露出PMOS晶体管区域1B的部分SiGe层3B。所述对第二硬掩模层5及第一硬掩模层4进行图形化处理的步骤包括：在第二硬掩模层5上形成光刻胶层（未图示），对所述光刻胶层进行曝光、显影，以形成图形化的光刻胶层，所述图形化的光刻胶层内形成有开口；以所述图形化的光刻胶层为掩模对第二硬掩模层5及第一硬掩模层4进行刻蚀，以在第二硬掩模层5及第一硬掩模层4内形成开口5A。
[0009] 结合图5及图6所示，以形成有开口5A的第二硬掩模层5为掩模进行刻蚀，以去除PMOS晶体管区域1B的暴露的SiGe层3B，从而在PMOS晶体管区域1B的SiGe层3B内形成开口6，且开口6暴露出部分硅衬底1。
[0010] 结合图6及图7所示，去除第二硬掩模层5，然后利用选择性外延生长方法在NMOS晶体管区域1A的SiGe层3R上形成应变硅层，同时在PMOS晶体管区域1B的开口6内形成应变硅层。然后进行化学机械研磨处理以去除第一硬掩模层4及多余的应变硅层。SiGe层3R上剩余的应变硅层为应变硅层7A，开口6内剩余的应变硅层为应变硅层7B。
[0011] 由于Si的晶格常数小于SiGe的晶格常数，即Si与SiGe的晶格常数失配，故在NMOS晶体管区域1A中，在SiGe层3R上外延生长应变硅层7A时晶格失配会使应变硅层7A被施加张应力；在PMOS晶体管区域1B中，在开口6内外延生长应变硅层7B时晶格失配会使应变硅层7B被施加压应力。
[0012] 如图8所示，在NMOS晶体管区域1A的应变硅层7A上形成NMOS晶体管8A，在PMOS晶体管区域1B的应变硅层7B上形成PMOS晶体管8B，应变硅层7A用于形成NMOS晶体管8A的沟道，应变硅层7B用于形成PMOS晶体管8B的沟道。
[0013] 上述形成方法中，为了能在NMOS晶体管区域1A指定位置的SiGe层上形成被施加张应力的应变硅层7A、在PMOS晶体管区域1B指定位置的SiGe层内形成被施加压应力的应变硅层7B，先形成第一硬掩模层4，对第一硬掩模层4进行图形化处理之后以第一硬掩模层4为掩模进行刻蚀，以去除NMOS晶体管区域1A的部分SiGe层3A，在后续工艺中SiGe层3A的被去除部分所在位置会形成被施加张应力的应变硅层7A；然后再形成第二硬掩模层5，对第二硬掩模层5及第一硬掩模层4进行图形化处理之后以第二硬掩模层5为掩模进行刻蚀，以去除PMOS晶体管区域1B的部分SiGe层3B，在后续工艺中SiGe层3B的被去除部分所在位置会形成被施加压应力的应变硅层7B。
[0014] 由此可见，对第一硬掩模层4进行图形化的步骤中，需将掩膜版上的图形与半导体器件上已存在的图形进行一次套准，在对第二硬掩模层5及第一硬掩模层4进行图形化处理的步骤中，又需将掩膜版上的图形与半导体器件上已存在的图形进行一次套准，容易使第二硬掩模层5内形成的开口与第一硬掩模层4内形成的开口之间的相对位置不满足套准精度要求，致使NMOS晶体管区域1A的被施加张应力的应变硅层7A与PMOS晶体管区域1B的被施加压应力的应变硅层7B之间的相对位置不满足要求，从而降低了含应变硅层的半导体器件的成品率及产品性能。
发明内容
[0015] 本发明的目的是提供一种含应变硅层的半导体器件的形成方法，以避免现有含应变硅层的半导体器件的形成方法中所存在的上述问题。
[0016] 具体地，本发明所提供的含应变硅层的半导体器件的形成方法包括：
[0017] 提供半导体衬底，在所述半导体衬底上形成多个隔离结构，所述多个隔离结构在所述半导体衬底上定义出第一及第二晶体管区域，第一及第二晶体管区域中一个为PMOS晶体管区域，另一个为NMOS晶体管区域，相邻两个所述隔离结构之间设置有暴露出所述半导体衬底的空隙；
[0018] 在所述空隙内形成半导体合金层，进行平坦化处理以去除多余的所述半导体合金层；
[0019] 在所述隔离结构及半导体合金层上形成图形化硬掩模层，所述图形化硬掩模层内形成有至少暴露出第一晶体管区域的部分半导体合金层的第一开口，及暴露出第二晶体管区域的部分半导体合金层的第二开口；
[0020] 去除所述第一开口下方的部分半导体合金层以形成第三开口，去除第二开口下方的半导体合金层以形成暴露出半导体衬底的第四开口；
[0021] 在所述第三开口内形成第一应变硅层、所述第四开口内形成第二应变硅层及去除所述图形化硬掩模层；
[0022] 在所述第一应变硅层上形成第一晶体管，在所述第二应变硅层上形成第二晶体管，所述第一及第二晶体管中一个为PMOS晶体管，另一个为NMOS晶体管。
[0023] 可选地，所述半导体衬底为体硅衬底或绝缘体上硅衬底。
[0024] 可选地，所述隔离结构为浅沟槽隔离结构，在所述半导体衬底上形成多个隔离结构的步骤包括：
[0025] 在所述半导体衬底上形成阻挡层及位于所述阻挡层上方的图形化光刻胶；
[0026] 以所述图形化光刻胶层为掩模进行刻蚀，以在所述半导体衬底内形成多个浅沟槽；
[0027] 去除所述图形化光刻胶层之后，在所述阻挡层及浅沟槽上形成绝缘材料层；
[0028] 进行平坦化处理以去除多余的绝缘材料层之后，去除所述阻挡层，填充有剩余绝缘材料层的浅沟槽为所述浅沟槽隔离结构；
[0029] 形成所述浅沟槽隔离结构之后，去除相邻两个所述浅沟槽隔离结构之间的部分半导体衬底，以在相邻两个所述浅沟槽隔离结构之间形成空隙。
[0030] 可选地，利用外延生长方法形成所述半导体合金层。
[0031] 可选地，所述图形化硬掩模层的材料为氧化硅或氮化硅。
[0032] 可选地，所述第三开口及第四开口的形成方法包括：
[0033] 在所述图形化硬掩模层上形成保护层，所述保护层将暴露在所述第一开口下的半导体合金层覆盖住；
[0034] 去除所述第二开口下方的部分半导体合金层；
[0035] 去除所述保护层之后，以所述图形化硬掩模层为掩模进行刻蚀，以去除所述第一开口下方的半导体合金层从而形成所述第三开口，同时去除所述第二开口下方的剩余的半导体合金层以形成所述第四开口。
[0036] 可选地，所述保护层包括光刻胶层，或者所述保护层包括底部抗反射涂层及其上方的光刻胶层。
[0037] 可选地，利用外延生长方法形成所述第一及第二应变硅层。
[0038] 可选地，在所述第三开口内形成第一应变硅层、所述第四开口内形成第二应变硅层及去除所述图形化硬掩模层的步骤包括：
[0039] 在所述图形化硬掩模层、第三开口及第四开口上形成应变硅层；
[0040] 进行平坦化处理，以去除所述图形化硬掩模层及多余的应变硅层，剩余的填充在所述第三开口内的应变硅层为所述第一应变硅层，剩余的填充在所述第四开口内的应变硅层为所述第二应变硅层。
[0041] 可选地，所述半导体合金层的材料为SiGe，所述第一晶体管区域为NMOS晶体管区域，所述第二晶体管区域为PMOS晶体管区域。
[0042] 可选地，所述半导体合金层的材料为SiC，所述第一晶体管区域为PMOS晶体管区域，所述第二晶体管区域为NMOS晶体管区域。
[0043] 可选地，在所述第三开口内形成第一应变硅层、所述第四开口内形成第二应变硅层及去除所述图形化硬掩模层的步骤包括：
[0044] 在所述图形化硬掩模层、第三开口及第四开口上形成应变硅层；
[0045] 进行平坦化处理直至露出所述图形化硬掩模层；
[0046] 在所述图形化硬掩模层及应变硅层上形成图形化光刻胶层，所述图形化光刻胶层将所述第一晶体管区域的应变硅层覆盖住；
[0047] 以所述图形化硬掩模层为掩模进行刻蚀，以去除暴露在所述第四开口下的部分半导体合金层，剩余的填充在所述第四开口内的应变硅层为所述第二应变硅层，且所述第二应变硅层的上表面低于所述第二晶体管区域的半导体合金层的上表面；
[0048] 去除所述图形化光刻胶层之后，进行平坦化处理以去除所述图形化硬掩模层及多余的应变硅层，剩余的填充在所述第三开口内的应变硅层为所述第一应变硅层。
[0049] 可选地，所述半导体合金层的材料为SiGe，所述第一晶体管区域为NMOS晶体管区域，所述第二晶体管区域为PMOS晶体管区域。
[0050] 可选地，所述第二应变硅层的上表面比所述第二晶体管区域的半导体合金层的上表面低1nm-10nm。
[0051] 与现有技术相比，本发明的技术方案具有以下优点：
[0052] 本发明所提供的技术方案是利用一个硬掩模层同时定义出NMOS晶体管区域的被施加张应力的应变硅层的位置及PMOS晶体管区域的被施加压应力的应变硅层的位置，故使NMOS晶体管区域的被施加张应力的应变硅层与PMOS晶体管区域的被施加压应力的应变硅层之间的相对位置满足要求，从而提高了含应变硅层的半导体器件的成品率及产品性能。
[0053] 进一步地，当PMOS晶体管区域的被施加压应力的应变硅层的上表面低于该应变硅层两侧的半导体合金层的上表面时，可以进一步增加此应变硅层被施加的压应力，从而进一步提高PMOS晶体管的空穴迁移率。附图说明
[0054] 图1至图8是现有一种含应变硅层的半导体器件在各个制作阶段的剖视图；
[0055] 图9至图17是本发明实施例一中含应变硅层的半导体器件在各个制作阶段的剖视图；
[0056] 图18至图21是本发明实施例三中含应变硅层的半导体器件在各个制作阶段的剖视图；
[0057] 图22是在PMOS晶体管中形成沟道凹陷之后的结构示意图。
具体实施方式
[0058] 下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。
[0059] 实施例一
[0060] 图9至图17是本发明实施例一中含应变硅层的半导体器件在各个制作阶段的剖视图，下面结合图9至图17对实施例一的技术方案进行详细说明。
[0061] 首先执行步骤S1：提供半导体衬底，在半导体衬底上形成多个隔离结构。
[0062] 如图10所示，提供半导体衬底100，在半导体衬底100上形成多个隔离结构110，隔离结构110的数量不少于三个，图中仅以三个隔离结构110为例。所述多个隔离结构110在半导体衬底100上定义出多个（不少于两个）有源区域（active area），包括第一晶体管区域101及第二晶体管区域102，为了说明本发明的技术方案，图中仅显示出半导体衬底100的第一晶体管区域101及第二晶体管区域102，未显示其它区域。第一晶体管区域101及第二晶体管区域102中一个为PMOS晶体管区域，另一个为NMOS晶体管区域，在本实施例中，第一晶体管区域101为NMOS晶体管区域，第二晶体管区域102为PMOS晶体管区域。隔离结构110的上表面S1高于半导体衬底100的上表面S2，以在相邻两个隔离结构110之间形成空隙，其中，定义出第一晶体管区域101的相邻两个隔离结构110之间形成的空隙为空隙103，定义出第二晶体管区域102的相邻两个隔离结构110之间形成的空隙为空隙104。
[0063] 在本实施例中，隔离结构110为浅沟槽隔离结构（STI），在一个实施例中，浅沟槽隔离结构的形成方法包括：在半导体衬底100上形成阻挡层（未图示）、位于阻挡层上方的图形化光刻胶层（未图示），在一个具体的实施例中，所述阻挡层为氮化硅层；以所述图形化光刻胶层为掩模进行刻蚀，以在半导体衬底100内形成多个浅沟槽；去除所述图形化光刻胶层之后，在所述阻挡层及浅沟槽上形成绝缘材料层，所述绝缘材料层将所述浅沟槽填满，在一个具体的实施例中，所述绝缘材料层为氧化硅层；进行平坦化处理以去除多余的绝缘材料层，在一个具体的实施例中，所述平坦化处理工艺为化学机械研磨；然后去除所述阻挡层，填充有剩余绝缘材料层的浅沟槽构成图9所示的浅沟槽隔离结构110；结合图9及图10所示，去除相邻两个浅沟槽隔离结构110之间的部分半导体衬底100，以使浅沟槽隔离结构110的上表面S1高于半导体衬底100的上表面S2，从而在半导体衬底100的被去除位置形成空隙。在去除部分半导体衬底100的步骤中可利用干法刻蚀，且所采用的刻蚀气体对半导体衬底100的刻蚀速率较快，对隔离结构110内的绝缘材料层的刻蚀速率较慢，从而可以选择性地去除部分半导体衬底100。当然，隔离结构110也可以其它适于隔绝相邻两个有源区域的结构（如局部场氧化结构LOCOS）构成。
[0064] 在本实施例中，半导体衬底100为体硅衬底（Bulk Silicon）或绝缘体上硅衬底（SOI），所述绝缘体上硅衬底包括硅基板、位于硅基板上方的埋入氧化层及位于埋入氧化层上方的顶层硅，隔离结构110形成在所述顶层硅内，或者隔离结构110还延伸至所述埋入氧化层内。当半导体衬底100为绝缘体上硅衬底时，在去除部分半导体衬底100以使隔离结构110的上表面S1高于半导体衬底100的上表面S2的步骤之后，需使半导体衬底100上表面还有顶层硅残留，换言之，空隙103及空隙104均暴露出所述顶层硅。
[0065] 接着执行步骤S2：在空隙内形成半导体合金层，进行平坦化处理以去除多余的半导体合金层。
[0066] 如图11所示，选择性地在半导体衬底100上形成半导体合金（semiconductor alloy）层，然后进行平坦化处理以去除多余的半导体合金层。结合图10所示，平坦化处理之后，填充在空隙103内的半导体合金层为半导体合金层120A，填充在空隙104内的半导体合金层为半导体合金层120B，且半导体合金层120A及半导体合金层120B的上表面几乎与隔离结构110的上表面齐平。在本实施例中，所述半导体合金层的形成方法为选择性外延生长方法，所述半导体合金层的材料为SiGe。在一个具体的实施例中，所述平坦化处理工艺为化学机械研磨。在一个具体的实施例中，半导体合金层120A的厚度h1为[0067] 接着执行步骤S3：在隔离结构及半导体合金层上形成图形化硬掩模层。
[0068] 如图12所示，在隔离结构110、半导体合金层120A及半导体合金层120B上形成图形化硬掩模层130，图形化硬掩模层130内形成有第一开口130A及第二开口130B。其中，第一开口130A至少暴露出第一晶体管区域101的部分半导体合金层120A，第二开口130B暴露出第二晶体管区域102的部分半导体合金层120B，在本实施例中，第一开口130A暴露出第一晶体管区域101的整个半导体合金层120A。在一个实施例中，图形化硬掩模层130的形成方法包括：在隔离结构110、半导体合金层120A及半导体合金层120B上形成硬掩模层；然后在所述硬掩模层上形成光刻胶层，对所述光刻胶层进行曝光、显影，以形成图形化光刻胶层，所述图形化光刻胶层定义出第一开口130A及第二开口130B的位置；然后以所述图形化光刻胶层为掩模对所述硬掩模层进行刻蚀，以形成图形化硬掩模层130。
[0069] 接着执行步骤S4：去除第一开口下方的部分半导体合金层以形成第三开口，去除第二开口下方的半导体合金层以形成暴露出半导体衬底的第四开口。
[0070] 在本实施例中，所述第三开口及第四开口的形成方法包括：结合图12及图13所示，在图形化硬掩模层130上形成保护层140，保护层140将暴露在第一开口130A下的半导体合金层120A覆盖住，但保护层140未将暴露在第二开口130B下的半导体合金层120B覆盖住；去除第二开口130B下方的部分半导体合金层120B，以在半导体合金层120B内形成开口T，开口T的底部设置在半导体合金层120B内，由于保护层140将半导体合金层120A覆盖住，故在此步骤中半导体合金层120A未被去除；结合图12、图13及图14所示，去除保护层140之后，以图形化硬掩模层130为掩模进行刻蚀，以去除第一开口130A下方的部分半导体合金层120A从而形成第三开口121A，刻蚀之后半导体合金层120A成为半导体合金层120R，同时去除第二开口130B（或开口T）下方的剩余的半导体合金层120B以形成第四开口121B，第三开口121A的底部设置在半导体合金层120A内，换言之，第三开口121A未暴露出半导体衬底100，第四开口121B暴露出半导体衬底100。
[0071] 在一个具体的实施例中，保护层140包括光刻胶层，此光刻胶层将第一开口130A下的半导体合金层120A覆盖住，然后以图形化硬掩模层130为掩模对暴露在第二开口130B下方的部分半导体合金层120B进行干法刻蚀，该刻蚀步骤对图形化硬掩模层130的刻蚀速率较慢、对半导体合金层120B的刻蚀速率较快，从而选择性地去除部分半导体合金层120B，以形成开口T，作为一个例子，利用干法刻蚀形成开口T的工艺参数包括：刻蚀气体包括Cl2、HBr及O2，Cl2的流量为10sccm～100sccm，HBr的流量为10sccm~500sccm，O2的流量为2sccm~20sccm，功率为100W～2000W；去除保护层140之后，以图形化硬掩模层130为掩模进行干法刻蚀，同样地，该刻蚀步骤对图形化硬掩模层130的刻蚀速率较慢、对半导体合金层120A及半导体合金层120B的刻蚀速率较快，从而选择性地去除开口T下方的剩余半导体合金层120B及部分半导体合金层120A，以形成第三开口121A及第四开口121B，作为一个例子，利用干法刻蚀形成第三开口121A及第四开口121B的工艺参数包括：刻蚀气体包括Cl2、HBr及O2，Cl2的流量为10sccm～100sccm，HBr的流量为10sccm~500sccm，O2的流量为2sccm~20sccm，功率为100W～2000W。在选择性地去除部分半导体合金层120B以形成开口T时，开口T下方的剩余半导体合金层120B的厚度需根据第三开口121A的深度h2来确定。
[0072] 在另一个具体的实施例中，保护层140包括底部抗反射涂层（BARC，未图示）及位于底部抗反射涂层上方的光刻胶层，底部抗反射涂层是一种流动性较好的材料，形成底部抗反射涂层之后至此形成的半导体器件的表面较为平坦，且在对底部抗反射涂层上方的光刻胶层进行光刻时，底部抗反射涂层可以减少不希望的反射，从而可以提高光刻胶层的图形化处理效果。
[0073] 当保护层140包括光刻胶层时，在图形化硬掩模层130上形成光刻胶层之后需对光刻胶层进行光刻，以在光刻胶层内形成图13所示的开口（未标识），该开口暴露出第二开口130B（参照图12）下方的半导体合金层120B，在图中该开口的宽度大于第二开口130B的宽度，但该开口也可与图形化硬掩模层130内的第二开口130B对齐，即该开口的宽度等于第二开口130B的宽度。
[0074] 在本实施例中，图形化硬掩模层130的材料为氧化硅或氮化硅。当然，图形化硬掩模层130也可以其它材料制成，只要在形成第三开口121A及第四开口121B的步骤中便于选择性地去除半导体合金层120A及半导体合金层120B即可。在一个具体的实施例中，图形化硬掩模层130的厚度为
[0075] 需说明的是，执行步骤S4时在半导体合金层120A内形成第三开口121A、在半导体合金层120B内形成第四开口121B的方法并不局限于本实施例，也可采用其它方法，例如在图形化硬掩模层130上形成保护层（未图示），所述保护层将暴露在第二开口130B下的半导体合金层120B覆盖住，但所述保护层未将暴露在第一开口130A下的半导体合金层120A覆盖住；然后去除第一开口130A下方的部分半导体合金层120A，以在半导体合金层120A内形成第三开口121A，第三开口121A的底部设置在半导体合金层120A内，由于所述保护层将暴露在第二开口130B下的半导体合金层120B覆盖住，故在此步骤中半导体合金层120B未被去除；去除所述保护层之后，在图形化硬掩模层130及第三开口121A上形成图形化光刻胶层，所述图形化光刻胶层将第三开口121A覆盖住，但未将图形化硬掩模层130内的第二开口130B覆盖住；然后去除第二开口130B下方的半导体合金层120B以形成第四开口121B。
[0076] 第三开口121A的深度h2不能太深，否则后续步骤S5中在第三开口121A内形成的第一应变硅层的厚度太大，以致在第一应变硅层内会产生位错；另一方面，第三开口121A的深度h2不能太浅，否则后续步骤S5中在第三开口121A内形成的第一应变硅层的厚度太小，致使第一应变硅层被施加的应力不够，因此，第三开口121A的深度h2需折中考虑。在本实施例中，第三开口121A的深度h2为
[0077] 接着执行步骤S5：在第三开口内形成第一应变硅层、第四开口内形成第二应变硅层及去除图形化硬掩模层。
[0078] 在本实施例中，结合图14、图15及图16所示，在第三开口121A内形成第一应变硅层150A、在第四开口121B（参照图14）内形成第二应变硅层150B、去除图形化硬掩模层130的步骤包括：结合图14及图15所示，在图形化硬掩模层130、第三开口121A及第四开口121B上形成应变硅层150；然后，继续参照图16所示，进行平坦化处理，以去除图形化硬掩模层130及多余的应变硅层，剩余的填充在第三开口121A内的应变硅层为第一应变硅层
150A，剩余的填充在第四开口121B内的应变硅层为第二应变硅层150B。在一个具体的实施例中，所述平坦化处理工艺为化学机械研磨。
150A，剩余的填充在第四开口121B内的应变硅层为第二应变硅层150B。在一个具体的实施例中，所述平坦化处理工艺为化学机械研磨。
[0079] 在本实施例中，利用外延生长方法形成应变硅层150。由于Si（即应变硅层）的晶格常数小于SiGe（即半导体合金层）的晶格常数，即Si与SiGe的晶格常数失配，故在第一晶体管区域101即NMOS晶体管区域中，在半导体合金层120R上外延生长应变硅层时晶格失配会使应变硅层被施加张应力，即第一应变硅层150A被施加张应力；在第二晶体管区域102即PMOS晶体管区域中，在半导体合金层120B内的第四开口121B内外延生长应变硅层时晶格失配会使应变硅层被施加压应力，即第二应变硅层150B被施加压应力。
[0080] 需说明的是，执行步骤S5时在第三开口121A内形成第一应变硅层150A、在第四开口121B内形成第二应变硅层150B、去除图形化硬掩模层130的方法并不局限于本实施例，也可采用其它方法。
[0081] 最后，执行步骤S6：在第一应变硅层上形成第一晶体管，在第二应变硅层上形成第二晶体管。
[0082] 如图17所示，在第一应变硅层150A上形成第一晶体管160A，在第二应变硅层150B上形成第二晶体管160B。在本实施例中，第一晶体管160A为NMOS晶体管，第二晶体管160B为PMOS晶体管，第一应变硅层150A用于形成NMOS晶体管160A的沟道，故提高了NMOS晶体管电子的迁移率，第二应变硅层150B用于形成PMOS晶体管160B的沟道，故提高了PMOS晶体管空穴的迁移率。第一晶体管160A包括栅极161A、位于栅极161A与第一应变硅层150A之间的栅介质层162A以及源漏极163A，栅极161A可为多晶硅栅极或金属栅极，栅介质层162A可为低K介质层或高K介质层。同样地，第二晶体管160B包括栅极161B、位于栅极161B与第二应变硅层150B之间的栅介质层162B以及源漏极163B，栅极161B可为多晶硅栅极或金属栅极，栅介质层162B可为低K介质层或高K介质层。具体的PMOS晶体管及NMOS晶体管的形成方法可参照现有PMOS晶体管及NMOS晶体管的形成方法，在此不赘述。
[0083] 如前所述，现有含应变硅层的半导体器件的形成方法中，为了能在NMOS晶体管区域指定位置的半导体合金层上形成被施加张应力的应变硅层、在PMOS晶体管区域指定位置的半导体合金层内形成被施加压应力的应变硅层，先形成第一硬掩模层，对第一硬掩模层进行图形化处理之后以第一硬掩模层为掩模进行刻蚀，以去除NMOS晶体管区域的部分半导体合金层；然后再形成第二硬掩模层，对第二硬掩模层及第一硬掩模层进行图形化处理之后以第二硬掩模为掩模进行刻蚀，以去除PMOS晶体管区域的部分半导体合金层。该方法利用第一、第二硬掩模层分别定义出被施加张应力的应变硅层的位置（该位置与第一硬掩模层内的开口位置对应）、被施加压应力的应变硅层的位置（该位置与第二硬掩模层内的开口位置对应），故容易使第二硬掩模层内形成的开口与第一硬掩模层内形成的开口之间的相对位置不满足套准精度要求，致使NMOS晶体管区域的被施加张应力的应变硅层与PMOS晶体管区域的被施加压应力的应变硅层之间的相对位置不满足要求，从而降低了含应变硅层的半导体器件的成品率及产品性能。
[0084] 而实施例一的技术方案中，是利用一个硬掩模层同时定义出NMOS晶体管区域的被施加张应力的应变硅层的位置及PMOS晶体管区域的被施加压应力的应变硅层的位置，故使NMOS晶体管区域的被施加张应力的应变硅层与PMOS晶体管区域的被施加压应力的应变硅层之间的相对位置满足要求，从而提高了含应变硅层的半导体器件的成品率及产品性能。
[0085] 实施例二
[0086] 实施例二中含应变硅层的半导体器件的形成方法与实施例一中含应变硅层的半导体器件的形成方法的区别在于：所述半导体合金层的材料为SiC，即半导体合金层120A及半导体合金层120B的材料为SiC。在这种情况下，由于Si（即应变硅层）的晶格常数大于SiC（即半导体合金层）的晶格常数，即Si与SiC的晶格常数失配，故在第一晶体管区域101中，在半导体合金层120A上外延生长应变硅层时晶格失配会使应变硅层被施加压应力，即第一应变硅层150A被施加压应力，第一晶体管区域101为PMOS晶体管区域，第一晶体管为160A为PMOS晶体管；在第二晶体管区域102中，在半导体合金层120B内的第四开口121B内外延生长应变硅层时晶格失配会使应变硅层被施加张应力，即第二应变硅层150B被施加张应力，第二晶体管区域102为NMOS晶体管区域，第二晶体管为160B为NMOS晶体管。
[0087] 实施例三
[0088] 图18至图21是本发明实施例三中含应变硅层的半导体器件在各个制作阶段的剖视图，下面结合图18至图21对实施例三的技术方案进行详细说明。
[0089] 首先执行步骤S11：提供半导体衬底，在半导体衬底上形成多个隔离结构。
[0090] 接着执行步骤S21：在空隙内形成半导体合金层，进行平坦化处理以去除多余的半导体合金层。
[0091] 接着执行步骤S31：在隔离结构及半导体合金层上形成图形化硬掩模层。
[0092] 接着执行步骤S41：去除第一开口下方的部分半导体合金层以形成第三开口，去除第二开口下方的半导体合金层以形成暴露出半导体衬底的第四开口。
[0093] 本实施例中的步骤S11至步骤S41依次与实施例一中的步骤S1至步骤S4对应相同，即步骤S11与步骤S1相同、步骤S21与步骤S2相同、步骤S31与步骤S3相同、步骤S41与步骤S4相同，故在此不赘述，且相应的说明书附图可参照实施例一所对应的附图。
[0094] 接着执行步骤S51：在第三开口内形成第一应变硅层、第四开口内形成第二应变硅层及去除图形化硬掩模层。
[0095] 结合图14及图20所示，在本实施例中，在第三开口121A内形成第一应变硅层150A、在第四开口121B内形成第二应变硅层150B＇、去除图形化硬掩模层130的步骤包括：结合图14及图18所示，在图形化硬掩模层130、第三开口121A及第四开口121B上形成应变硅层；进行平坦化处理直至露出图形化硬掩模层130，平坦化处理之后所述应变硅层为应变硅层150＇；如图19所示，在图形化硬掩模层130及第一晶体管区域101的应变硅层150＇上形成图形化光刻胶层170，图形化光刻胶层170将第一晶体管区域101的应变硅层150＇覆盖住，但图形化光刻胶层170未将第二晶体管区域102的应变硅层150＇覆盖住；以图形化硬掩模层130为掩模进行刻蚀，以去除暴露在第四开口121B下的部分应变硅层150＇，剩余的填充在第四开口121B（参照图14）内的应变硅层为第二应变硅层150B＇，且第二应变硅层150B＇的上表面低于第二晶体管区域102的半导体合金层120B的上表面，定义第二应变硅层150B＇的上表面与第二晶体管区域102的半导体合金层120B的上表面高度差为h3；结合图19及图20所示，去除图形化光刻胶层170之后，进行平坦化处理以去除图形化硬掩模层130及多余的应变硅层，剩余的填充在第三开口121A（参照图14所示）内的应变硅层为第一应变硅层150A。在一个具体的实施例中，所述平坦化处理工艺为化学机械研磨。在一个具体的实施例中，利用干法刻蚀去除暴露在第四开口121B下的部分应变硅层，以形成第二应变硅层150B＇，作为一个例子，利用干法刻蚀形成第二应变硅层
150B＇的工艺参数包括：刻蚀气体包括Cl2、HBr及O2，Cl2的流量为10sccm～100sccm，HBr的流量为10sccm~500sccm，O2的流量为2sccm~20sccm，功率为100W～2000W。
150B＇的工艺参数包括：刻蚀气体包括Cl2、HBr及O2，Cl2的流量为10sccm～100sccm，HBr的流量为10sccm~500sccm，O2的流量为2sccm~20sccm，功率为100W～2000W。
[0096] 需说明的是，如图19所示，在去除暴露在第四开口121B下的部分应变硅层时，图形化光刻胶层170内形成有开口，在图中该开口的宽度大于第二开口130B的宽度，但该开口也可与图形化硬掩模层130内的第二开口130B对齐，即开口的宽度等于第二开口130B（参照图12所示）的宽度。
[0097] 需说明的是，执行步骤S51时在第三开口121A内形成第一应变硅层150A、在第四开口121B内形成第二应变硅层150B＇、去除图形化硬掩模层130的方法并不局限于本实施例，也可采用其它方法，例如，可以利用实施例一中的步骤S5在第三开口121A内形成第一应变硅层150A、在第四开口121B内形成第二应变硅层150B、去除图形化硬掩模层130之后，再选择性地去除第四开口121B（参照图14所示）内的部分第二应变硅层150B，以在第四开口121B内形成第二应变硅层150B＇。
[0098] 接着执行步骤S61：在第一应变硅层上形成第一晶体管，在第二应变硅层上形成第二晶体管。
[0099] 如图21所示，在第一应变硅层150A上形成第一晶体管160A，在第二应变硅层150B＇上形成第二晶体管160B＇，在本实施例中，第一晶体管160A为NMOS晶体管，第二晶体管160B＇为PMOS晶体管。第一晶体管160A包括栅极161A、位于栅极161A与第一应变硅层150A之间的栅介质层162A以及源漏极163A，栅极161A可为多晶硅栅极或金属栅极，栅介质层162A可为低K介质层或高K介质层。同样地，第二晶体管160B＇包括栅极161B＇、位于栅极161B＇与第二应变硅层150B＇之间的栅介质层162B＇以及源漏极
163B＇，栅极161B＇可为多晶硅栅极或金属栅极，栅介质层162B＇可为低K介质层或高K介质层。需说明的是，栅极161B＇与其两侧的半导体合金层120B之间必须存在间隔，以防止栅极161B＇与其两侧的半导体合金层120B物理接触。具体的PMOS晶体管及NMOS晶体管的形成方法可参照现有PMOS晶体管及NMOS晶体管的形成方法，在此不赘述。
163B＇，栅极161B＇可为多晶硅栅极或金属栅极，栅介质层162B＇可为低K介质层或高K介质层。需说明的是，栅极161B＇与其两侧的半导体合金层120B之间必须存在间隔，以防止栅极161B＇与其两侧的半导体合金层120B物理接触。具体的PMOS晶体管及NMOS晶体管的形成方法可参照现有PMOS晶体管及NMOS晶体管的形成方法，在此不赘述。
[0100] 如图17所示，实施例一中被施加压应力的第二应变硅层150B的上表面与第二应变硅层150B两侧的半导体合金层120B的上表面齐平，而如图21所示，实施例三中被施加压应力的第二应变硅层150B＇的上表面低于第二应变硅层150B＇两侧的半导体合金层120B的上表面。由于第二应变硅层150B用于形成PMOS晶体管160B的沟道，第二应变硅层150B＇用于形成PMOS晶体管160B＇的沟道，故实施例三中PMOS晶体管160B＇的沟道表面低于实施例一中PMOS晶体管160B的沟道表面。与实施例一中被施加压应力的第二应变硅层150B相比，本实施例中第二应变硅层150B＇被施加的压应力更大。当第二应变硅层150B＇的上表面与第二晶体管区域102的半导体合金层120B的上表面高度差h3在一定范围内时，随着高度差h3的增大，第二应变硅层150B＇被施加的压应力增大。在本实施例中，第二应变硅层150B＇的上表面比第二晶体管区域102的半导体合金层120B的上表面低1nm-10nm，即高度差h3（参照图19所示）为1nm-10nm。
[0101] 与实施例一中被施加压应力的第二应变硅层150B相比，本实施例中第二应变硅层150B＇被施加的压应力更大，从而进一步提高了PMOS晶体管的空穴迁移率，理由如下：
[0102] 在2007版的半导体工艺与器件仿真（《Simulation Of Semiconductor Process And Devices2007》）书籍的第109页至112页中记载有一篇名称为“Analysis of Novel Enhancement Effect Based on Damascene Gate Process with eSiGe S/D for pFETs”的文章，此文章披露了一种新的PMOS晶体管，此晶体管的形成方法包括：如图22所示，利用后栅极工艺（gate last process）在硅衬底10上形成伪栅极（dummy gate，未图示）之后，在伪栅极的两侧形成侧墙11；然后，在伪栅极的两侧形成源漏极12，源漏极12具有嵌入的SiGe层；然后，去除所述伪栅极，并去除伪栅极下方的部分硅衬底10，硅衬底10的被去除部分所在位置形成沟道凹陷（Channel Recess）13；然后在伪栅极所在位置及沟道凹陷所在位置形成栅极。
[0103] 在PMOS晶体管中形成了沟道凹陷13之后，沟道凹陷13使PMOS晶体管沟道表面S3下移，即PMOS晶体管的沟道表面低于原PMOS晶体管的沟道表面，使得沟道表面S3上方的压应力转移到沟道区，因而进一步提高了沟道的应力（原文为“The compressive stress above the recessed channel is transferred to the channel，resulting in higher channel stress”）。更多关于在PMOS晶体管沟道中形成沟道凹陷之后沟道应力提高的原因可参照上述文章，在此不赘述。
[0104] 进一步地，发明人分别对实施例一中所形成PMOS晶体管160B的空穴迁移率及实施例三中所形成PMOS晶体管160B＇的空穴迁移率进行了测量，测量结果显示：实施例三中所形成PMOS晶体管160B＇的空穴迁移率大于实施例一中所形成PMOS晶体管160B的空穴迁移率，因此可以得知实施例三中第二应变硅层150B＇被施加的压应力大于实施例一中第二应变硅层150B被施加的压应力。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 双外延层的制造方法 | 2020-05-08 | 43 |
| 一种新型的HEMT器件的外延结构 | 2020-05-08 | 595 |
| 一种可稳定硅源浓度的自动控制系统及其控制方法 | 2020-05-08 | 667 |
| 深紫外多量子阱半导体激光器的外延结构及其制备方法 | 2020-05-08 | 834 |
| 双沟道横向超结双扩散金属氧化物元素半导体场效应管及其制作方法 | 2020-05-08 | 57 |
| 一种InAs/GaSb超晶格红外探测器及其制作方法 | 2020-05-11 | 872 |
| 一种制备AlN外延层的方法 | 2020-05-08 | 734 |
| Micro-LED芯片及其制造方法 | 2020-05-08 | 753 |
| 方便CSP焊接的侧壁电极增大制作工艺 | 2020-05-08 | 263 |
| 一种高速DFB激光器 | 2020-05-08 | 317 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
QQ群二维码
意见反馈
意见反馈