具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管及其制造方法
阅读：74发布：2020-05-11
专利汇可以提供具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管及其制造方法专利检索，专利查询，专利分析的服务。并且一种具有宽 能隙 三五族汲极的金属 氧 化物 硅 半导体 场效晶体管及其制造方法，乃在金属氧化物硅半导体场效晶体管结构中，于硅(100) 基板 上制作百纳米 纳米级 孔洞，此百纳米纳米级孔洞可随后将硅基板的(111)晶面暴露，而有利于选择性区域成长高 质量 的三五族材料，利用其宽能隙的特性，三五族材料作为汲极结构可以有效弥补金属氧化物硅半导体场效晶体管在高频应用功率功能的不足，也可解决因组件持续微缩所产生的击穿问题。，下面是具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管及其制造方法专利的具体信息内容。
1.一种具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管，其特征在于，包含：
基板，所述基板包括硅基板、绝缘层和半导体层，所述硅基板具有(100)晶面的主表面，所述绝缘层位于所述主表面上，所述半导体层位于所述绝缘层上；
介电层，位于所述半导体层上；
金属闸极，位于所述介电层上；
源极，位于所述金属闸极的侧下方的所述半导体层内；
百纳米级孔洞，位于所述金属闸极的另一侧并穿过所述半导体层来延伸至所述硅基板内，所述百纳米级孔洞的壁面是由侧壁和在所述侧壁的下延伸的倾斜表面所构成，所述倾斜表面暴露所述硅基板的(111)晶面，且缓冲层形成于所述倾斜表面上；
三五族汲极，形成于所述百纳米级孔洞中。
2.如权利要求1所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管，其特征在于，所述绝缘层为氮化硅层、二氧化硅层或由前述两者堆栈而成的多层结构。
3.如权利要求1所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管，其特征在于，所述绝缘层的厚度为100纳米。
4.如权利要求1所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管，其特征在于，所述百纳米级孔洞的所述侧壁于所述基板中的长度为100-500纳米。
5.如权利要求1所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管，其特征在于，所述侧壁是垂直于所述(100)晶面的主表面。
6.如权利要求1所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管，其特征在于，所述三五族汲极为氮化镓汲极，且包含立方晶体氮化镓。
7.一种具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管的制造方法，包含下列步骤：
提供一种基板，所述基板包括硅基板、绝缘层和半导体层，所述硅基板具有(100)晶面的主表面，所述绝缘层位于所述主表面上，所述半导体层位于所述绝缘层上基板；
形成假闸极于所述半导体层上；
利用所述假闸极作为硬屏蔽对于所述半导体层进行离子掺杂，以形成位于所述假闸极下方的信道区域以及分别位于所述信道区域两侧的二浅掺杂区域，分别设置汲极位置和源极位置于所述浅掺杂区域；
对于所述汲极位置进行选择性蚀刻，以形成百纳米级孔洞，所述百纳米级孔洞穿过所述半导体层而延伸至所述硅基板内，所述百纳米级孔洞的壁面是由侧壁和在所述侧壁之下延伸的倾斜表面所构成，所述倾斜表面暴露所述硅基板的(111)晶面；
使用有机金属化学气相沉积方式先成长缓冲层于所述倾斜表面上，再形成三五族磊晶层于所述百纳米级孔洞中，同时进行硅掺杂，以形成三五族汲极；
对于所述源极位置进行重离子掺杂，以形成源极；
去除所述假闸极，露出所述半导体层；
在去除所述假闸极后所露出的所述半导体层上形成介电层；以及
在所述介电层上形成金属闸极。
8.如权利要求7所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管的制造方法，其特征在于，所述绝缘层为氮化硅层、二氧化硅层或由所述氮化硅层和二氧化硅层堆栈而成的多层结构。
9.如权利要求7所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管的制造方法，其特征在于，所述绝缘层的厚度为100纳米。
10.如权利要求7所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管的制造方法，其特征在于，所述百纳米级孔洞的所述侧壁于所述基板中的长度为100-500纳米。
11.如权利要求7所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管的制造方法，其特征在于，所述侧壁是垂直于所述(100)晶面的主表面。
12.如权利要求7所述的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管的制造方法，其特征在于，所述三五族汲极为氮化镓汲极，且包含立方晶体氮化镓。
具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管及
其制造方法
技术领域
[0001] 本发明是关于一种金属氧化物硅半导体场效晶体管，特别是有关于一种具有宽能隙三五 族汲极的金属氧化物硅半导体场效晶体管及其制造方法。
背景技术
[0002] 三五族化合物半导体，例如氮化镓(GaN)材料，具备许多优异的物理特性，例如： 高击穿电压、宽能隙、高电子飘移速度等等，适合应用于高电流、高耐压、高速度的电子组 件。近年来，各国研究团队利用有机金属化学气相沉积(MOCVD)于硅(100)基板上选 择性成长(selective area growth，SAG)纳米等级尺寸的氮化镓磊晶层，以实现异质整合三 五族材料于硅制程中，然而，其多应用于LED相关用途。
[0003] 金属氧化物半导体场效晶体管(MOSFET)依摩尔定律微其闸极至10nm以下，从而 在数字开关和逻辑功能方面具有卓越的性能。但是，微缩也限制了CMOS器件的运作动态 范围和功率处理能力。例如，深度微缩后的MOSFET具有非常低的汲极击穿电压 (<2V)，严重限制其信号摆幅小于1V。因此，蜂窝基站和微波通信不得不使用外部连结 的III-V HBT RF功率放大器。然而，当电信(5G/6G)必须转向更高的毫米波频率以获得 更广的带宽和更高的数据速率时，这种趋势必无法继续。在mm-Wave无线电/雷达波段，外 接功率放大器/开关的信号损耗相当严重,无法达成高线性度和高效能的严格系统需求，特别 是不能满足蓄电有限的智能手机的通话时间要求。此外，超大规模CMOS VLSI限制了混合 信号SoC系统的工作动态范围，尤其是雷达、成像器和其他探测器/传感器的分辨率 (resolution)。
[0004] 而已知的金属氧化物硅半导体场效晶体管大多选择使用硅锗(SiGe)作为汲极材料。 例如，美国专利第6218711号是选择性成长SiGe材料凸起于源极/汲极，并且提高两极的位 置以解决短信道效应(short channel effect)，不过SiGe材料的击穿电压更低，更是无法达 成高动态范围(high dynamic range)的电路需求。
发明内容
[0005] 有鉴于此，本发明的主要目的在于提供一种具有宽能隙三五族汲极的金属氧化物硅半导 体场效晶体管及其制造方法，利用选择性成长三五族材料于具有(111)晶面暴露的硅基 板，来制作高磊晶质量的三五族汲极结构，利用其具有宽能隙特性，有效弥补硅金属氧化物 半导体场效晶体管在高频应用功率功能的不足，同时可改善因为组件持续微缩所产生的击穿 问题。
[0006] 为了实现上述目的，本发明提出一种具有宽能隙三五族汲极的金属氧化物硅半导体场效 晶体管，其包含基板，基板是由硅基板、绝缘层和半导体层所构成，其中，硅基板具有 (100)晶面的主表面，在主表面上形成有绝缘层，在绝缘层上形成有半导体层，在半导体 上设有介电层，在介电层上设有金属闸极。而金属闸极的侧下方的半导体层内设有源极，金 属闸极的另一侧且穿过半导体层来延伸至硅基板内形成百纳米级孔洞，此百纳米级孔洞的壁 面是由侧壁和在侧壁之下延伸的倾斜表面所构成，倾斜表面暴露硅基板的(111)晶面。缓 冲层形成于百纳米级孔洞的倾斜表面上。将三五族汲极选择性的形成于百纳米级孔洞内。
[0007] 另外，本发明也提出一种具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管的制 造方法，其步骤是先提供一种基板，基板包括底部的硅基板，硅基板具有(100)晶面的主 表面，且在主表面设置有绝缘层，于绝缘层上设置有半导体层；形成假闸极于半导体层上； 利用假闸极作为屏蔽对于半导体层进行离子掺杂，以形成位于假闸极下方的信道区域以及分 别位于信道区域两侧的二浅掺杂区域，并在二浅掺杂区域分别设置汲极位置和源极位置；对 于汲极位置进行选择性蚀刻，以形成百纳米级孔洞，此百纳米级孔洞穿过半导体层而延伸至 硅基板内，百纳米级孔洞的壁面是由侧壁和在侧壁之下延伸经V-grooved程序的倾斜表面所 构成，倾斜表面暴露硅基板的(111)晶面；再使用有机金属化学气相沉积方式将缓冲层成 长于倾斜表面上，再将三五族磊晶层形成于百纳米级孔洞中，同时进行硅掺杂，以形成三五 族汲极；然后，对于源极位置进行重离子掺杂，以形成源极；去除假闸极；在去除假闸极后 所露出的半导体层上形成介电层；最后，在介电层上形成金属闸极。
[0008] 根据本发明所提供的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体管及其制造 方法，利用选择性磊晶技术，将三五族材料整合到CMOS的汲极区域中，与其他的先进硅 晶体管相比，三五族材料作为汲极结构可大幅度增进CMOS的击穿电压与电流。而本发明 通过选择性磊晶成长汲极的方法，可以获得高质量低缺陷的三五族汲极结构于超大规模集成 电路(VLSI)的系统单芯片(SoC)应用上，并达成前所未有的高动态范围的功能。
[0010] 图1A～图1F为本发明实施例提供的具有氮化镓汲极的互补式金属氧化物硅半导体场效晶体 管的制造方法中对应各步骤的剖视结构图。
[0011] 图2A～图2D为本发明实施例中百纳米级孔洞的制造方法中对应各步骤的剖视结构图。
[0012] 图3为一种GaN汲极MOSFET的能带图。
[0014] 图5为本发明的实施例的GaN汲极结构的扫描电子显微镜(SEM)影像。
[0015] 图6为本发明的实施例的GaN汲极结构的穿透式电子显微镜(TEM)影像。
[0016] 附图标记说明：
[0017] 100基板；10硅基板；11主表面；
[0018] 20绝缘层
[0019] 30半导体层；
[0020] 31信道区域；
[0021] 32浅掺杂区域；321汲极位置；
[0022] 33浅掺杂区域；331源极位置；
[0023] 34重掺杂区域
[0024] 40假闸极；41介电层
[0025] 50百纳米级孔洞；51底壁；52侧壁；53倾斜表面；54氮化层；
[0027] 70氮化镓汲极
[0028] 80源极
[0029] 90介电层；91金属闸极
[0030] L漂移区长度
具体实施方式
[0032] 本发明主要提供一种具有宽能隙三五族汲极(Wide Bandgap III-V Drain)的金属氧化物 硅半导体场效晶体管(Si MOSFET)及其制造方法，以下的实施例则以在绝缘层上硅 (Silicon-on-Insulator，SOI)基板上制作氮化镓汲极为例来进行详细说明，但本发明并不限 于此实施例。请参照图1A～图1F，为本发明实施例提供的具有氮化镓汲极的金属氧化物硅 半导体场效晶体管的制造方法中对应各步骤的剖视结构图。此制造方法包括以下步骤：
[0033] 如图1A所示，首先提供基板100，本实施例是采用SOI基板，此基板100包括硅基板 10、绝缘层20和半导体层30。其中，硅基板10具有(100)晶面的主表面11，绝缘层20 位于主表面11上，半导体层30位于绝缘层20上。具体而言，绝缘层20可为氮化硅层、二 氧化硅层或由氮化硅层和二氧化硅层所堆栈而成的多层结构，绝缘层20的厚度为100纳 米。
[0034] 如图1B所示，形成假闸极(dummy gate)20于半导体层30上，优选的实施例中，假 闸极40是由多晶硅所构成。然后，图案化假闸极层40，再利用假闸极40作为硬屏蔽对于半 导体层30进行离子掺杂，本实施例中是以磷离子进行N型掺杂，以分别定义出位于假闸极 40下方的P型的信道区域31以及分别位于信道区域31两侧的二个N型的浅掺杂区域32、 33。
再于半导体层30上形成覆盖于假闸极40上的介电层41。
再于半导体层30上形成覆盖于假闸极40上的介电层41。
[0035] 在此，利用模拟浅汲极(LDD)长度的结果，在前述的一个浅掺杂区域32设置汲极位 置321，另一个浅掺杂区域33设置源极位置331。
[0036] 接着，如图1C图所示，在汲极位置321进行选择性蚀刻，以形成百纳米级孔洞50。
[0037] 本实施例的百纳米级孔洞50的形成步骤，请依序参照图2A～图2D，包括先设计百纳 米级孔洞图案，使用电子束微影技术(electron beam Lithography)将介电层41进行图案 化，以使用此介电层41作为硬屏蔽，如图2A所示，利用反应离子蚀刻(Reactive-ion etching，RIE)方式于基板100中形成百纳米级孔洞50。
[0038] 如图2B所示，再使用电浆化学气相沉积(Plasma enhanced chemical vapor deposition， PECVD)方式于百纳米级孔洞50的壁面成长一层预定厚度的氮化层60；具体而言，此氮化 层60为氮化硅(SiNx)，氮化层60的厚度为200纳米。此步骤中，百纳米级孔洞50于基板 100中的深度约为250纳米；实际应用上，百纳米级孔洞50于基板100中的深度可介于100- 500纳米的范围。
[0039] 然后，如图2C所示，利用感应耦合型电浆(Inductively coupled plasma，ICP)蚀刻方 式移除百纳米级孔洞50底壁51的氮化层54，使暴露下方的硅基板10的(100)晶面，并留 下百纳米级孔洞50侧壁(sidewall)52的氮化层54。
[0040] 再如图2D所示，使用侧壁52的氮化层54作为阻挡层，利用氢氧化钾(KOH)作为蚀 刻液，加热至80℃，时间持续110秒，湿蚀刻由百纳米级孔洞50底壁所暴露的硅基板10 的(100)晶面，直至暴露出具有硅基板10的(111)晶面的倾斜表面53。此步骤中，将图 2C中的百纳米级孔洞50的底壁51往下侵蚀出一个V形槽，前述有关百纳米级孔洞50于基 板100中的深度需进一步定义为百纳米级孔洞50的侧壁52于基板100中的长度，其介于 100-500纳米的范围，并不涵盖V形槽的部分。
[0041] 在百纳米级孔洞50制作完成之后，再如图1D所示，使用有机金属化学气相沉积 (MOCVD)方式于百纳米级孔洞50中成长氮化铝(AlN)缓冲层60，再成长氮化镓 (GaN)磊晶层，同时进行硅掺杂，以形成氮化镓汲极70；具体而言，硅掺杂的方法是于氮 化镓磊晶层成长时藉由引入以硅烷(Sillane，SiH4)稀释于氢气中所形成的掺杂气体，来增 加并控制硅原子于氮化镓中的掺杂浓度，藉以获得理想的氮化镓汲极70。再利用蚀刻移除 一部分的介电层41，并使余留下来介电层41环绕于假闸极40的侧壁。
[0042] 之后，如图1E所示，再对于源极位置331进行重离子掺杂，以形成重掺杂区域34，从 而定义出源极80。本实施例中是掺杂高浓度的N型离子，例如磷离子，迫使于信道区域31 中产生电子的流动。
[0043] 然后，如图1F所示，利用蚀刻工艺移除假闸极40，而露出底下的半导体层30，并在去 除假闸极40后所露出的半导体层30上形成介电层90，最后，在介电层90上形成金属闸极 91，即完成具有氮化镓汲极的金属氧化物硅半导体场效晶体管的制作。
[0044] 如图1F所示，根据本发明的实施例所揭露的具有氮化镓汲极的金属氧化物硅半导体场 效晶体管，是由基板100、介电层90、金属闸极91、源极80、百纳米级孔洞50和氮化镓汲 极70所构成。其中，基板100由底部往顶部依序包括硅基板10、绝缘层20和半导体层 30，且硅基板10具有(100)晶面的主表面11。半导体层30上依序设有介电层90和金属闸 极91，源极80位于金属闸极91一侧下方的半导体层30内，氮化镓汲极70则形成于金属闸 极91另一侧的百纳米级孔洞50中。百纳米级孔洞50依序穿过半导体层30和绝缘层20后 延伸至硅基板10中，百纳米级孔洞50的壁面是由侧壁52和连接于侧壁52并由侧壁52往 下延伸的倾斜表面53所构成；其中，倾斜表面53乃具有硅基板10的(111)晶面。而氮化 铝缓冲层60形成于百纳米孔洞50的倾斜表面53上，氮化镓汲极70则形成于百纳米级孔洞 50内并位于氮化铝缓冲层60上。
[0045] 在本发明的实施例中，百纳米级孔洞50的侧壁52大略垂直于硅基板10的(100)晶面 的主表面11，侧壁52底部所连接的倾斜表面53构成一个V形槽；就未涵盖V形槽的情况 下，百纳米级孔洞50的侧壁52位于基板100中的长度约为250-700纳米的范围。
[0046] 本发明的实施例利用选择性成长高质量的氮化镓于硅基板上成功制作汲极，并完成此 Si-MOSFET组件，即可利用氮化镓的材料特性，在汲极得到高击穿电压。如图5所示，此 氮化镓汲极于硅基板表面呈现为大约5.27微米(μm)长和1.20微米宽的长方形图案；其剖 面结构如图6所示，氮化镓汲极于百纳米级孔洞的底部中央为高度晶格缺陷区域，于两侧壁 至表面部位则成长为高度结晶区域。另外，虽然上述实施例的汲极结构是利用假闸极来对 SOI基板进行N型掺杂而获得，但相同的汲极结构也可设计于一般非SOI的硅基板。
[0047] 进一步说明，本发明的实施例于硅(100)基板上利用V-grooved程序湿蚀刻制造硅 (100)基板的(111)晶面，其提供了氮化铝缓冲层和氮化镓磊晶层较佳的成核晶面，而单 晶的六方晶体氮化镓(h-GaN)可由(111)晶面上方开始成长，其结晶过程的晶格差排 (dislocaiton)将会终结于百纳米级孔洞的侧壁，当两侧壁所成长的六方晶体氮化镓于百纳 米级孔洞中间合并时，可获得高结晶度的立方晶体氮化镓(c-GaN)，此选择性成长技术能 够有效的控制及设计氮化镓磊晶层的尺寸与形状，而成长时通入适当的硅烷可以调控硅于氮 化镓磊晶层的掺杂浓度，其掺杂浓度可以控制垂直漏电流，而得以获得理想的宽能隙氮化镓 汲极，并能成功整合于硅金属氧化物半导体场效应晶体管中来完全取代原来的MOSFET汲 极。进一步有关氮化镓磊晶层的晶格结构分析的详细内容，请参照发明专利申请案 TW108117447所述的氮化镓异质整合于硅基板的半导体结构及其制造方法，在此以参照的 方式将其引入本文，此处不再赘述。
[0048] 再进一步说明，本发明的实施例乃通过使用异质氮化镓的汲极来取代传统Si CMOS中 均匀的硅汲极，以解决MOSFET的低汲极击穿电压的问题。本发明的实施例先通过V形槽 优先蚀刻的技术(V-Grooved preferential etching)去除原来的硅汲极材料，以停留和露出其 侧壁的(111)表面来成长氮化镓磊晶层。然后，使用独特的选择性侧向沉积技术，从侧壁 上开始成长六边晶体氮化镓(h-氮化镓)到中心和顶部接触面合并为立方晶体氮化镓(c-氮 化镓)来重新制成汲极。这种异质材料生长方法可以顺利地转换CMOS栅极至汲极载流子 传输通道，不仅可以保持器件的高速性能，而且由于氮化镓相较于硅具有更宽的能隙(氮化 镓和硅的能隙分别为3.4eV、1.1eV)，而大大的降低其电子碰撞电离系数(<1/106)，并提 高其击穿电压。
[0049] 接着，以下模拟分析具有GaN汲极的MOSFET组件的电压与电场特性，以了解其组件 的表现。
[0050] 如图3所示，其显示LD(Lateral diffusion，横向扩散)-GaN汲极MOSFET的能带图， 相较于硅(或是硅锗)汲极的能带图，氮化镓拥有较高的能隙，因此能够预期其在承受击穿 电压的表现应该优于传统的Si或SiGe材料。
[0051] 再如图4所示，其显示以TCAD仿真具有不同漂移区(Drift Region)长度L的LD-GaN 汲极MOSFET的横向电场。其中，曲线(a)和曲线(b)显示了LD-GaN汲极MOSFET在 不同浅掺杂汲极(LDD)偏置长度时，通道/LDD PN结的横向电场大小；而曲线(a)和曲 线(b)代表将漂移区长度L分别拉长至100nm和40nm，x轴是通道方向(channel direction)，而漂移区长度L是指闸极至汲极的间的距离，并以闸极边缘为0.00的基准位置 (见图1F)。如图所示，峰值(最大)横向电场为3.6MV/cm，发生在汲极侧的闸极边缘， 然而，当LDD偏移长度从0nm增加为10nm时，最大的横向电场虽不会改变，其电场的大 小却有明显减小，并且进一步移动到闸极-汲极重迭区域中。
[0052] 与其他的先进硅晶体管相比，GaN汲极结构解决了因为组件微缩而造成的击穿 (breakdown)问题。现在可以在Si CMOS上实现许多过去只有在III-V技术领域才能完成 的应用。然而，在硅基板上成长具有高质量的复合材料是困难的，例如通过键合或外延生 长。处理CMOS和其他III-V器件在交叉污染和不同的热循环要求方面也可能存在问题。为 了在没有上述问题的情况下获得化合物半导体的益处，需要嵌入式III-V/硅纳米电子器件。 本发明通过结合氮化镓作为汲极结构，可以获得具有非常高的击穿能力的RF MOSFET。本 发明的主要概念是用宽能隙半导体氮化镓取代硅(或应变Si)MOSFET汲极区域。
[0053] 在过去几年中，利用小面积纳米异质外延(NHE)材料合成，以及长宽比捕获(ART) 原理，已经被证明了选择性氮化镓沉积为MOSFET汲极的可行性，并证明利用选择性沉积 的氮化镓可以有效的减少缺陷，并得到高质量的氮化镓。这对于器件/电路性能是至关重要 的。在此所提出的器件能成为5G应用的下一代高压/功率RF晶体管最有效的竞争者。
[0054] 除了宽能隙的材料特性以外，氮化镓亦有高电子迁移电子迁移率，作为高频组件的开发 与薄膜磊晶成长已有相当充足的研究，而本发明有别于传统的薄膜磊晶成长，是以选择性磊 晶成长的技术沉积氮化镓的方式获得氮化镓汲极。目前在GaN汲极材料成长方面已成功将 GaN异质磊晶成长在SiO2/Si基板的百纳米级孔洞，由TEM结果显示为高质量低缺陷的 GaN磊晶。利用此技术制作的MOSFET可以有效弥补硅MOSFET在高频应用功率功能的不 足，也同时改善MOSFET原本低击穿电压的缺点。
[0055] 当然，本发明应用的范围也包含将氮化镓以外的宽能隙三五族材料选择性成长于硅 (100)基板上，且利用选择性蚀刻方式产生较低的晶格不匹配的硅(111)晶面而得以成长 高质量的三五族材料作为汲极，以将三五族汲极成功整合于金属氧化物硅半导体场效晶体管 上。
[0056] 综上所述，根据本发明所提供的具有宽能隙三五族汲极的金属氧化物硅半导体场效晶体 管及其制造方法，利用三五族材料的宽能隙特性加上选择性磊晶技术，来获得高质量低缺陷 的三五族汲极结构，可改善击穿电压与垂直漏电流的问题，以期未来整合于Si MOSFET 后，解决因组件持续微缩所产生的低组件击穿电压问题，并能运用在最先进的硅VLSI平台 上，支持许多高动态范围的系统单芯片(SoC)的应用，尤其是高线性度、高效率、高频功 率放大器和高精度仿真或模拟电路，如5G和RF/microwave/Micro-Wave雷达和无线电高线 性/效率的发射器、高分辨率模拟/数字转换器等。
[0057] 进一步地，本发明更可有效提升临界电压值，具高电流及高转导值，降低组件待机时的 功耗，以及提供数字逻辑电路的应用，可以符合未来氮化镓组件应用的需求。
[0058] 以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在使本领域技术人员能 够了解本发明的内容并据以实施，当不能以此限定本发明的保护范围，即凡是依本发明所提 供的精神所作的均等变化或修饰，仍应涵盖在本发明的保护范围内。
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