技术领域
[0001] 本实用新型涉及一种电平转换电路，尤其指一种高速低转高双端输出电平转换电路。
背景技术
[0002] 低转高电平转换电路被广泛应用于现代多电源域集成电路中，完成低电源域逻辑向高电源域逻辑的转换。图1所示为现有常用低转高电平转换电路，由依次串接于高压电源VDDH与参考地GND之间的典型交叉耦合PMOS晶体管对与典型差分输入NMOS晶体管对构成。当典型第一输入为低电源域逻辑高电平，则典型第二输入端输出为低电源域逻辑低电平，使典型第一差分输入NMOS晶体管打开，典型第二差分输入NOMS晶体管关闭，典型第一输出端被典型第一差分输入NMOS晶体管下拉至地电位，而典型第二输出端被典型第二交叉耦合PMOS晶体管上拉至高压电源域高电平电位，从而完成低电源域逻辑电平到高电源域逻辑电平的转换。
[0003] 图1所示现有常用低转高电平转换电路中典型差分输入NMOS晶体管
阈值电压高，要求典型第一输入端输入的逻辑高电平不能过低，限制了转换范围。该结构在状态发生翻转时，
串联与于电源与地之间的PMOS晶体管与打开的NMOS晶体管处于竞争状态，因此一般须采取NMOS晶体管尺寸大于PMOS晶体管尺寸的做法减弱这种竞争关系，导致PMOS晶体管上拉能
力远弱于NMOS晶体管下拉能力，使得电平转换上升较缓慢，造成过大转换延时。
发明内容
[0004] 为了克服现有常用低转高电平转换电路转换范围较窄，爬升过程较慢的缺点，本实用新型提供一种新型的低转高双端输出电平转换电路结构。该结构不仅扩宽了低转高电平转换电路的转换范围，而且在保持较低竞争的情况下增强上拉能力，提升了爬升速度。
[0005] 本实用新型解决其技术问题所采用的技术方案是：一种高速宽范围低转高双端输出电平转换电路，具有第一输入端，第一输入
反相器，第二输入端，差分输入NMOS晶体管对，交叉耦合PMOS晶体管对，第一输出端，第二输出端，差分输入NMOS晶体管为CMOS工艺中核内使用最小尺寸低阈值管，交叉耦合PMOS晶体管为CMOS工艺中端口使用大尺寸高耐压管，交叉耦合PMOS晶体管对与差分输入NMOS晶体管对之间串接分压模
块，第一差分输入NMOS晶体管漏极与低压电源VDDL之间接入第一快速上拉PMOS晶体管，第二差分输入NMOS晶体管漏极与低压电源VDDL之间接入第二快速上拉PMOS晶体管，高压电源VDDH与第一输出端及第二输出端之间接入
加速单元。
[0006] 进一步的，所述第一快速上拉PMOS晶体管源极接低压电源VDDL，漏极接第一差分输入NMOS晶体管漏极，栅极接第一输入端。
[0007] 进一步的，所述第二快速上拉PMOS晶体管源极接低压电源VDDL，漏极接第二差分输入NMOS晶体管漏极，栅极接第二输入端。
[0008] 进一步的，所述分压模块包括依次串接于第一交叉耦合PMOS晶体管漏端与第一差分输入NMOS晶体管漏极之间的第二分压NMOS晶体管与第一分压NMOS晶体管，以及依次串接于第二交叉耦合PMOS晶体管漏端与第二差分输入NMOS晶体管漏极之间的第三分压NMOS晶体管与第四分压NMOS晶体管；所述第二分压NMOS晶体管与第三分压NMOS晶体管栅极相连均接至高压电源VDDH，第一分压NMOS晶体管与第四分压NMOS晶体管栅极相连均接至低压电源VDDL；所述第二分压NMOS晶体管与第三分压NMOS晶体管为CMOS工艺中端口使用大尺寸高耐压管，第一分压NMOS晶体管与第四分压NMOS晶体管为CMOS工艺中核内使用最小尺寸低阈值管。
[0009] 进一步的，所述加速单元依次串接于高压电源VDDH与第一输出端之间的第一加速PMOS晶体管与第一加速
开关PMOS晶体管，依次串接于高压电源VDDH与第二输出端之间的第二加速PMOS晶体管与第二加速开关PMOS晶体管，依次级联于第二输出端与第一加速开关PMOS晶体管栅极之间的第三延时反相器、第二延时反相器与第一延时反相器以及依次级联于第一输出端与第二加速开关PMOS晶体管栅极之间的第四延时反相器、第五延时反相器与第六延时反相器；所述第一加速PMOS晶体管源极接高压电源VDDH，漏极接第一加速开关PMOS晶体管源端，栅极接第二输出端；所述第一加速开关PMOS晶体管漏端接第一输出端；所述第二加速PMOS晶体管源极接高压电源VDDH，漏极接第二加速开关PMOS晶体管源端，栅极接第一输出端；所述第二加速开关PMOS晶体管漏端接第二输出端；所述第三延时反相器与第四延时反相器中晶体管均采用工艺最小尺寸晶体管。
[0010] 本实用新型的原理是：将典型差分输入NMOS晶体管对中采用的端口用高阈值NMOS晶体管换成最小尺寸的低阈值NMOS晶体管，并同时在典型交叉耦合PMOS晶体管对与典型差分输入NMOS晶体管对之间插入分压模块，降低加在小尺寸NMOS晶体管两端电压，提高其可靠性。增加上拉PMOS晶体管，提高其上拉能力，增加的上拉PMOS晶体管支路中加入可控开关，使得在相应输出电平上拉时可控开关开启，增加的上拉PMOS晶体管参与上拉过程，在相应输出电平下拉时，关闭可控开关，切断新增加上拉PMOS晶体管与差分下拉NMOS晶体管之间联系，避免强上拉与强下拉之间的竞争。同时，在输入端加入与输入NMOS晶体管互补的PMOS晶体管，PMOS晶体管接低电源域，加速电平在低电源域的上升速度。
[0011] 本实用新型的有益效果：在不增加特殊耐压工艺的情况下，扩宽了电平转换电路的转换范围；而且，在较弱的上拉与下拉竞争情况下，增强了交叉耦合PMOS晶体管上拉能力，降低了上拉延时。
附图说明
[0012] 图1是现有常用低转高电平转换电路原理图。
[0013] 图2是本实用新型的电路原理图。
[0014] 图中文字和数字标注表示为：
[0015] 11、典型第一输入反相器；
[0016] 12、典型差分输入NMOS晶体管对；
[0017] 1201、典型第一差分输入NMOS晶体管；
[0018] 1202、典型第二差分输入NMOS晶体管；
[0019] 13、典型交叉耦合PMOS晶体管对；
[0020] 1301、典型第一交叉耦合PMOS晶体管；
[0021] 1302、典型第二交叉耦合PMOS晶体管；
[0022] 14、典型第一输入；
[0023] 15、典型第二输入；
[0024] 16、典型第一输出；
[0025] 17、典型第二输出；
[0026] 21、第一输入反相器；
[0027] 22、差分输入NMOS晶体管对；
[0028] 2201、第一差分输入NMOS晶体管；
[0029] 2202、第二差分输入NMOS晶体管；
[0030] 23、分压模块；
[0031] 2301、第一分压NMOS晶体管；
[0032] 2302、第二分压NMOS晶体管；
[0033] 2303、第三分压NMOS晶体管；
[0034] 2304、第四分压NMOS晶体管；
[0035] 24、交叉耦合PMOS晶体管对；
[0036] 2401、第一交叉耦合PMOS晶体管；
[0037] 2402、第二交叉耦合PMOS晶体管；
[0038] 25、加速单元；
[0039] 2501、第一加速PMOS晶体管；
[0040] 2502、第一加速开关PMOS晶体管；
[0041] 2503、第二加速PMOS晶体管；
[0042] 2504、第二加速开关PMOS晶体管；
[0043] 2505、第一延时反相器；
[0044] 2506、第二延时反相器；
[0045] 2507、第三延时反相器；
[0046] 2508、第四延时反相器；
[0047] 2509、第五延时反相器；
[0048] 2510、第六延时反相器；
[0049] 26、第一快速上拉PMOS晶体管；
[0050] 27、第二快速上拉PMOS晶体管；
[0051] 28、第一输入端；
[0052] 29、第二输入端；
[0053] 210、第一输出端；
[0054] 211、第二输出端；
[0055] VDDH、高压电源；
[0056] VDDL、低压电源；
[0057] GND、参考地。
具体实施方式
[0058] 为了使本领域技术人员更好地理解本实用新型的技术方案，下面结合附图对本实用新型进行详细描述，本部分的描述仅是示范性和解释性，不应对本实用新型的保护范围有任何的限制作用。
[0059] 在图2中差分输入NMOS晶体管对22为CMOS工艺中核内使用最小尺寸低阈值管，交叉耦合PMOS晶体管对24为CMOS工艺中端口使用大尺寸高耐压管，交叉耦合PMOS晶体管对24与差分输入NMOS晶体管对22之间串接分压模块23，第一差分输入NMOS晶体管2201漏极与低压电源VDDL之间接入第一快速上拉PMOS晶体管26，第二差分输入NMOS晶体管2202漏极与低压电源VDDL之间接入第二快速上拉PMOS晶体管27，高压电源VDDH与第一输出端210及第二输出端211之间接入加速单元25。其中，第一快速上拉PMOS晶体管26源极接低压电源VDDL，漏极接第一差分输入NMOS晶体管2201漏极，栅极接第一输入端28。
第二快速上拉PMOS晶体管27源极接低压电源VDDL，漏极接第二差分输入NMOS晶体管2202漏极，栅极接第二输入端29。
[0060] 分压模块23包括依次串接于第一交叉耦合PMOS晶体管2401漏端与第一差分输入NMOS晶体管2201漏极之间的第二分压NMOS晶体管2302与第一分压NMOS晶体管2301，以及依次串接于第二交叉耦合PMOS晶体管2402漏端与第二差分输入NMOS2202晶体管漏极之间的第三分压NMOS晶体管2303与第四分压NMOS晶体管2304；所述第二分压NMOS晶体管2302与第三分压NMOS晶体管2303栅极相连均接至高压电源VDDH，第一分压NMOS晶体管2301与第四分压NMOS晶体管2304栅极相连均接至低压电源VDDL；所述第二分压NMOS晶体管2302与第三分压NMOS晶体管2303为CMOS工艺中端口使用大尺寸高耐压管，第一分压NMOS晶体管2301与第四分压NMOS晶体管2304为CMOS工艺中核内使用最小尺寸低阈值管。
[0061] 加速单元依次串接于高压电源VDDH与第一输出端210之间的第一加速PMOS晶体管2501与第一加速开关PMOS晶体管2502，依次串接于高压电源VDDH与第二输出端之间的第二加速PMOS晶体管2503与第二加速开关PMOS晶体管2504，依次级联于第二输出端211与第一加速开关PMOS晶体管2502栅极之间的第三延时反相器2507、第二延时反相器2506与第一延时反相器2505以及依次级联于第一输出端210与第二加速开关PMOS晶体管2504栅极之间的第四延时反相器2508、第五延时反相器2509与第六延时反相器2510；所述第一加速PMOS晶体管2501源极接高压电源VDDH，漏极接第一加速开关PMOS晶体管2502源端，栅极接第二输出端211；所述第一加速开关PMOS晶体管2502漏端接第一输出端210；所述第二加速PMOS晶体管2503源极接高压电源VDDH，漏极接第二加速开关PMOS晶体管2504源端，栅极接第一输出端211；所述第二加速开关PMOS晶体管2504漏端接第二输出端211；所述第三延时反相器2507与第四延时反相器2508中晶体管均采用工艺最小尺寸晶体管。
[0062] 需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括哪些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
[0063] 本文中应用了具体个例对本实用新型的原理及实施方式进行了阐述，以上实例的说明只是用于帮助理解本实用新型的方法及其核心思想。以上所述仅是本实用新型的优选实施方式，应当指出，由于文字表达的有限性，而客观上存在无限的具体结构，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进、润饰或变化，也可以将上述技术特征以适当的方式进行组合；这些改进润饰、变化或组合，或未经改进将实用新型的构思和技术方案直接应用于其它场合的，均应视为本实用新型的保护范围。
