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存储器写辅助

阅读：517发布：2024-01-11

专利汇可以提供存储器写辅助专利检索，专利查询，专利分析的服务。并且一种存储器包括存储器单元、两条与存储器单元相连接的字线、两条与存储器单元相连接的位线、以及写辅助单元。当一条字线用于写操作、另一条字线用于读操作、两条字线同时生效时，写辅助单元被配置为将处于写操作的一条位线的数据传送给处于读操作的另一条位线。，下面是存储器写辅助专利的具体信息内容。

权利要求

1.一种存储器，包括：
存储器单元；
与所述存储器单元相连接的第一字线；
与所述存储器单元相连接的第二字线；
与所述存储器单元相连接的第一位线；
与所述存储器单元相连接的第二位线；以及
写辅助单元，所述写辅助单元包括与所述第一位线相连接的第一下拉电路，并且所述第二位线与所述第一下拉电路相连接，其中所述第一下拉电路包括第一NMOS晶体管和第一反相器，所述第一位线与所述第一反相器相连接，所述第一反相器的输出端与所述第一NMOS晶体管的栅极相连接，并且所述第一NMOS晶体管的源极接地；
其中，当所述第一字线用于写操作、所述第二字线用于读操作、以及所述第一字线和所述第二字线同时生效时，所述写辅助单元被配置为将处于写操作中的所述第一位线的数据传送给处于读操作中的所述第二位线。
2.根据权利要求1所述的存储器，其中，所述第一下拉电路进一步包括：第二NMOS晶体管，其中，所述第二NMOS晶体管的源极与所述第一NMOS晶体管的漏极相连接，并且所述第二NMOS晶体管的漏极与所述第二位线相连接，其中，第二NMOS晶体管的栅极与字线检测电路相连接。
3.根据权利要求1所述的存储器，其中，进一步包括与所述存储器单元相连接的第一位线条以及与所述第一位线条相连接的第二下拉电路，其中，所述第二下拉电路包括第三NMOS晶体管和第二反相器，所述第一位线条与所述第二反相器相连接，所述第二反相器的输出端与所述第三NMOS晶体管的栅极相连接，并且所述第三NMOS晶体管的源极接地。
4.根据权利要求3所述的存储器，其中，进一步包括第二位线条，其中，所述第二下拉电路进一步包括第四NMOS晶体管，所述第四NMOS晶体管的源极与所述第三NMOS晶体管的漏极相连接，并且所述第四NMOS晶体管的漏极与所述第二位线条相连接，所述第四NMOS晶体管的栅极与字线检测电路相连接。
5.根据权利要求1所述的存储器，其中，进一步包括字线检测电路，用于检测所述第一字线和所述第二字线同时生效的时间，以发送控制信号到所述写辅助单元。
6.根据权利要求5所述的存储器，其中，所述字线检测电路包括NAND门和第三反相器，所述第一字线和所述第二字线与所述NAND门相连接。
7.一种用于权利要求1的存储器的方法，包括：
使与存储器单元相连接的第一字线生效，用于进行写操作；
使与所述存储器单元相连接的第二字线生效，用于进行读操作；
当所述第一字线和所述第二字线同时生效时，将与所述存储器单元相连接的处于所述写操作的第一位线的数据传送到与所述存储器单元相连接的处于所述读操作的第二位线；
其中，传送所述第一位线的数据包括当所述第一位线是逻辑0时，拉低所述第二位线，并且拉低所述第二位线包括使用与所述第一位线相连接的第一反相器打开与所述第二位线相连接的第一NMOS晶体管。
8.根据权利要求7所述的方法，其中，进一步包括，当所述第一字线和所述第二字线同时生效时，将与所述存储器单元相连接的处于所述写操作的第一位线条的数据传送给与所述存储器单元相连接的处于所述读操作的第二位线条。
9.根据权利要求8所述的方法，其中，传送所述第一位线条的数据包括，当所述第一位线条处于逻辑0时，拉低所述第二位线条。
10.根据权利要求9所述的方法，其中，拉低所述第二位线条包括使用与所述第一位线条相连接的第二反相器打开与所述第二位线条相连接的第三NMOS晶体管。
11.根据权利要求7所述的方法，其中，进一步包括，检测所述第一字线和所述第二字线同时生效的时间。
12.根据权利要求11所述的方法，其中，所述检测包括将所述第一字线和所述第二字线与NAND门相连接，以产生控制信号。
13.根据权利要求12所述的方法，其中，进一步包括将所述控制信号发送给写辅助单元，以开始传送所述第一位线的数据。
14.一种存储器，包括：
存储器单元；
与所述存储器单元相连接的第一字线；
与所述存储器单元相连接的第二字线；
与所述存储器单元相连接的第一位线；
与所述存储器单元相连接的第二位线；
写辅助单元；以及
字线检测电路，用于检测所述第一字线和所述第二字线同时生效的时间，以发送控制信号给所述写辅助单元，
其中，所述写辅助单元包括与所述第一位线相连接的第一下拉电路并且所述第二位线与所述第一下拉电路相连接；
所述第一下拉电路包括第一NMOS晶体管、第二NMOS晶体管和第一反相器，所述第一位线与所述第一反相器相连接，所述第一反相器的输出端与所述第一NMOS晶体管的栅极相连接，所述第一NMOS晶体管的源极接地，所述第二NMOS晶体管的源极与所述第一NMOS晶体管的漏极相连接，并且所述第二NMOS晶体管的漏极与所述第二位线相连接；
当所述第一字线用于写操作、所述第二字线用于读操作、以及所述第一字线和所述第二字线同时生效时，所述写辅助单元被配置为将处于写操作中的所述第一位线的数据传送给处于读操作中的所述第二位线，其中，第二NMOS晶体管的栅极与字线检测电路相连接。
15.根据权利要求14所述的存储器，其中，所述字线检测电路包括NAND门和第二反相器，并且其中，所述第一字线和所述第二字线与所述NAND门相连接。

说明书全文

存储器写辅助

技术领域

[0001] 本公开总体涉及集成电路，更具体地，涉及存储器。

背景技术

[0002] 传统的双端口存储器在一个端口处于写操作而另一个端口同时处于读操作的时候，会面临严重的最小VDD(最低工作电源电压)问题。在一些电路中，当字线上有时序偏差时，写操作就会失败，从而在写字线(A端口)和读字线(B端口)之间会出现时序重叠(读字线在写字线生效之后生效)。当两条字线同时生效(assert)时，写数据会被预充电中的读字线干扰。存储器的最小VDD也会受到通过两条字线在同一行中同步进行的A端口写访问和B端口读访问的限制。发明内容

[0003] 为解决上述问题，本发明提出了一种存储器，包括：存储器单元；与存储器单元相连接的第一字线；与存储器单元相连接的第二字线；与存储器单元相连接的第一位线；与存储器单元相连接的第二位线；以及写辅助单元，其中，当第一字线用于写操作、第二字线用于读操作、以及第一字线和第二字线同时生效时，写辅助单元被配置为将处于写操作中的第一位线的数据传送给处于读操作中的第二位线。

[0004] 此外，本发明还提出了一种方法，包括：使与存储器单元相连接的第一字线生效，用于进行写操作；使与存储器单元相连接的第二字线生效，用于进行读操作；当第一字线和第二字线同时生效时，将与存储器单元相连接的处于写操作的第一位线的数据传送到与存储器单元相连接的处于读操作的第二位线。

[0005] 其中，传送第一位线的数据包括，当第一位线是逻辑0时，拉低第二位线。

[0006] 其中，拉低第二位线包括使用与第一位线相连接的反相器打开与第二位线相连接的第一NMOS晶体管。

[0007] 其中，进一步包括，当第一字线和第二字线同时生效时，将与存储器单元相连接的处于写操作的第一位线条的数据传送给与存储器单元相连接的处于读操作的第二位线条。

[0008] 其中，传送第一位线条的数据包括，当第一位线条处于逻辑0时，拉低第二位线条。

[0009] 其中，拉低第二位线条包括使用与第一位线条相连接的反相器打开与第二位线条相连接的第一NMOS晶体管。

[0010] 其中，进一步包括，检测第一字线和第二字线同时生效的时间。

[0011] 其中，检测包括将第一字线和第二字线与NAND门相连接，以产生控制信号。

[0012] 其中，进一步包括将控制信号发送给写辅助单元，以开始传送第一位线的数据。

[0013] 此外，本发明还提出了一种存储器，包括：存储器单元；与存储器单元相连接的第一字线；与存储器单元相连接的第二字线；与存储器单元相连接的第一位线；与存储器单元相连接的第二位线；写辅助单元；以及字线检测电路，用于检测第一字线和第二字线同时生效的时间，以发送控制信号给写辅助单元，其中，写辅助单元包括与第一位线相连接的第一下拉电路和与第二位线相连接的第二下拉电路，当第一字线用于写操作、第二字线用于读操作、以及第一字线和第二字线同时生效时，写辅助单元被配置为将处于写操作中的第一位线的数据传送给处于读操作中的第二位线。

[0014] 其中，第一下拉电路包括第一NMOS晶体管、第二NMOS晶体管、和反相器，其中，第一位线与反相器相连接，反相器与第一NMOS晶体管的栅极相连接，第一NMOS晶体管的源极接地，NMOS晶体管的源极与第一NMOS晶体管的漏极相连接，并且第二NMOS晶体管的源极与第二位线相连接。

[0015] 其中，字线检测电路包括NAND门和反相器，并且其中，第一字线和第二字线与NAND门相连接。附图说明

[0016] 现在将结合附图所进行的以下描述作为参考，其中：

[0017] 图1是示出了在其上可以根据一些实施例使用写辅助电路的示例性双端口存储器单元示意图；

[0018] 图2是示出了根据一些实施例的示例性写辅助电路的示意图；

[0019] 图3是示出了根据一些实施例的图2中的写辅助电路的示例性布图设计；以及[0020] 图4是根据一些实施例的图2中的写辅助电路的方法的流程图。

具体实施方式

[0021] 下面，详细讨论本发明优选实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出制造和使用本发明的具体方式，而不用于限制本公开的范围。

[0022] 图1是示出了在其上可以根据一些实施例使用写辅助电路的示例性双端口存储器单元示意图。PMOS晶体管P1和P2以及NMOS晶体管N1和N2保存存储器单元100中的数据。NMOS晶体管N3、N4、N5、和N6用作通过A位线(A_BL)、A位线条(A_BLB，A bit line bar)、B位线(B_BL)、以及B位线条(B_BLB)，为端口A和端口B访问存储器单元100。两条字线WLA和WLB与NMOS晶体管N3、N4、N5、和N6的栅极相连接，用来控制访问。

[0023] 图2是示出了根据一些实施例的示例性写辅助电路200的示意图。写辅助电路200示出了字线检测电路202和写辅助单元204。字线检测电路202具有与反相器208相连接的NAND门206。NAND门206具有两条字线信号WLA和WLB、以及命中(Hit)信号作为其输入。

[0024] 如果A端口行地址和B端口行地址相同，Hit信号生效(逻辑1)。因而，当双端口行地址相同(即，访问同一行)时，可以使能写辅助单元。这是因为当两个端口同时访问同一行时会产生写干扰问题。写辅助单元204具有八个晶体管，即六个NMOS晶体管(N11、N12、N13、N14，以及反相器210和212中的两条)和两条PMOS晶体管(反相器210和212中)。其他实施例可以具有不同数量的晶体管。

[0025] 当WLA和WLB具有逻辑1时，来自字线检测电路202的信号214是逻辑1。例如，当在WLB上有小的时序偏差时该情况就会发生，其中，WLB在WLA生效用于写操作(通过A_BL)之后生效，用于读操作(通过B_BL)，这会导致同时生效的两条字线产生时序重叠。

[0026] 当信号214是逻辑1时，NMOS晶体管N11和N13打开。假设位线A(A_BL)处于写0操作并且如信号218所示变为逻辑0，反相器212的输出如信号220所示变为逻辑1，并且打开NMOS晶体管N12并将与串联起来的NMOS晶体管N11和N12相连接的位线B(B_BL)拉低到逻辑0。因此，一条位线的写数据(即，A_BL上的逻辑0)被传输到另一位线(即，B_BL)，而不会再通过另一端口的读操作(即，B_BL)对于一个端口的写数据(即，A_BL上的逻辑0)进行干扰。

[0027] 如果A_BL处于写1操作并且变为逻辑1，则反相器的输出变为逻辑0以关闭N12，这样，B_BL没有被拉低并且在用于B_BL读操作的预充电之后，继续保持逻辑1。如上所述，A_BLB和B_BLB的操作与A_BL和B_BL相似，除了A_BLB的逻辑值与A_BL相反，而B_BLB的逻辑值与B_BL相反。

[0028] 写辅助单元204将A端口(例如，A_BL)的写数据驱动到B端口(例如，B_BL)，从而在读干扰写发生的任何时间，改进存储器的写入容限(write margin)。写辅助单元204通过降低由同时的读操作导致的写操作干扰而改进(减小)最小VDD。例如，在一个实施例中，没有写辅助单元204的存储器中的最小VDD是大约1V，而具有写辅助单元204的存储器中的最小VDD是大约0.93V。在另一个实施例中，随着NMOS晶体管N 11、N12、N13、和N14的尺寸(例如，宽度)增加，最小VDD进一步降低。

[0029] 图3是示出了根据一些实施例的用于图2中的写辅助电路的示例性布图设计。写辅助单元302和304与具有位线A_BL和B_BL以及位线条A_BLB和B_BLB的存储器阵列306相连接。当访问存储器阵列306时，复用器(MUX)308和310与位线信号和位线条信号相连接。

[0030] 当与存储器阵列306的公共行(例如，当Hit信号生效时)相连接的两条字线(例如，WLA和WLB)同时生效时，表示检测的字线检测信号(WL det)与写辅助单元302和304相连接。当在B_BL(或者B_BLB)上写并且在A_BL(或者A_BLB)上读的时候，写辅助单元302降低了写干扰。当在A_BL(或者A_BLB)上写并且在B_BL(或者B_BLB)上读的时候，写辅助单元304降低了写干扰。

[0031] 写辅助单元302和304置于两条位线(即，A_BL和B_BL)和两条位线条(即，A_BLB和B_BLB)(A端口和B端口)的列边缘(column edge)中。存储器300的最小VDD低于不具有写辅助单元302和304的传统电路，但是，因为在同一列中具有共同的位线和位线条的存储阵列306中的存储单元共用写辅助单元302和304，所以不会有巨大的面积危害(area penalty)。写辅助单元302和304也可以设计为存储器布图设计中虚拟边缘单元(dummy edge cells)的一部分，以使得面积危害小于1％。

[0032] 图4是根据一些实施例的用于图2中的写辅助电路的方法的流程图。在步骤402中，第一字线(例如，WLA，与存储器相连接)生效用于写操作(例如，写0操作)。在步骤404中，第二字线(例如，WLB，与存储器相连接)生效用于读操作。在步骤406中，当第一字线(例如，WLA)和第二字线(例如，WLB)同时生效时，第一位线(例如，A_BL，与处于写操作(例如，写0操作)中的存储器相连接)的数据传送到第二位线(例如，B_BL，与处于读操作的存储器相连接)。

[0033] 在一些实施例中，第一位线(例如，A_BL)传送数据包括，当第一位线(例如，A_BL)处于逻辑0时，将第二位线(例如，B_BL)拉低。并且，将第二位线(例如，B_BL)拉低可以包括，使用与第一位线(例如，A_BL)相连接的反相器(例如，212)打开与第二位线(例如，B_BL)相连接的第一NMOS晶体管(例如，N12)。

[0034] 在一些实施例中，该方法可以进一步包括当第一字线(例如，WLA)和第二字线(WLB)同时生效时，将与处于写操作中的存储器单元相连接的第一位线条(例如，A_BLB)中的数据传送到与处于读操作中的存储器单元相连接的第二位线条(例如，B_BLB)中。

[0035] 在一些实施例中，第一位线条(例如，A_BLB)传送数据包括，当第一位线条(例如，A_BLB)处于逻辑0时，将第二位线条(例如，B_BLB)拉低。拉低第二位线条(例如，B_BLB)可以包括使用与第一位线条(例如，A_BLB)相连接的反相器(例如，210)打开与第二位线条(例如，B_BLB)相连接的第一NMOS晶体管(例如，N14)。

[0036] 在一些实施例中，该方法可以进一步包括，当第一字线(例如，WLA)和第二字线(例如，WLB)同时生效时，进行检测。该检测可以包括将第一字线(例如，WLA)和第二字线(例如，WLB)与NAND门(例如，206)相连接，以产生控制信号。该方法可以进一步包括将控制信号发送给写辅助单元(例如，204)，以开始传送第一位线(例如，A_BL)的数据。

[0037] 在一些实施例中，存储器包括存储器单元、与存储器单元相连接的两条字线、与存储器单元相连接的两条位线、以及写辅助单元。当一条字线用于写操作，另一条字线用于读操作，两条字线同时生效时，将写辅助单元配置为将处于写操作的一条位线的数据传送给处于读操作的另一条位线。

[0038] 在一些实施例中，用于存储器的方法包括使得用于写操作的与存储器相连接的第一字线生效。使得用于读操作的与存储器相连接的第二子线生效。当第一字线和第二子线同时生效时，与处于读操作的存储器相连接的第一位线的数据传送到与处于写操作的存储器单元相连接的第二位线。

[0039] 本领域普通技术人员将会了解，本公开的实施例会有许多变化。尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

[0040] 上述方法示出了示例性步骤，但是这些示例性步骤并不需要按顺序进行示出。步骤可以根据本公开的实施例的精神和范围，适当增加、替换、改变顺序、和/或删除。不同权利要求和/或不同实施例的组合实施例在本公开的范围内并且对于本领域普通技术人员来说，在阅读完本公开之后将会是显而易见的。

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