비휘발성 메모리 소자 및 그의 형성방법{NONVOLATILE MEMORY DEVICE AND METHOD OF FORMING THE SAME}

본 발명은 메모리 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.

반도체 메모리 소자는 휘발성 메모리 소자와 비휘발성 메모리 소자로 분류할 수 있다. 상기 비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터를 유지할 수 있다. 상기 비휘발성 메모리 소자에는 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.

최근 논리 소자와 메모리 소자 등이 하나의 칩에 구현되는 시스템온칩(System On Chip:SCO)이 디지털 시대의 핵심 부품 기술로 연구되고 있다. 일 예로, 이이피롬은 모바일 DDI(Display Driver IC) 칩에 널리 이용된다. 시스템온칩이 메모리 소자로서 이이피롬을 구비하는 경우, 논리 소자와 메모리 소자를 동일한 공정을 사용하여 제조한다.

본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 메모리 소자 및 그 제조 방법을 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 집적도를 향상시킨 반도체 메모리 소자 및 그 제조 방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 반도체 메모리 소자가 제공된다. 이 소자는 기판에 제공되고 소자 분리막에 의해 정의되는 제 1 활성 영역 및 제 2 활성 영역, 상기 제 1 활성 영역에 제공되고 제 1 전극 패턴을 포함하는 모스펫(MOSFET), 및 상기 제 2 활성 영역에 제공되고 제 2 전극 패턴을 포함하는 모스 커패시터를 포함하고, 채널 폭 방향(channel width direction)에서 상기 제 1 전극 패턴의 폭은 상기 제 1 활성 영역의 폭 보다 작을 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 전극 패턴과 상기 제 2 전극 패턴은 전기적으로 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 전극 패턴과 상기 제 2 전극 패턴을 전기적으로 연결하는 도전 라인을 포함하고, 상기 도전 라인은 층간 절연막에 의하여 상기 기판으로부터 이격될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 전극 패턴은 상기 제 1 활성 영역 상에 한정될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 전극 패턴의 측벽 상에 제공되고, 상기 제 1 활성 영역 및 상기 소자 분리막과 오버랩되는 측벽 절연막을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 전극 패턴은 상기 소자 분리막 상으로 연장되어 상기 제 2 전극 패턴과 연결될 수 있다.

본 발명의 일 실시예에 있어서, 상기 모스펫은 터널 절연막을 포함하고, 상기 채널 폭 방향에서 상기 터널 절연막의 폭은 상기 제 1 활성 영역의 폭 보다 작을 수 있다.

본 발명의 일 실시예에 있어서, 상기 터널 절연막의 하면은 상기 기판의 상면 보다 낮을 수 있다.

본 발명의 일 실시예에 있어서, 채널 길이 방향에서 상기 소자 분리막의 상부의 에지에 제공되고 상기 제 1 활성 영역 및 상기 제 2 활성 영역의 상부 측벽을 노출하는 덴트를 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 모스 커패시터는 커패시터 절연막을 포함하고, 상기 커패시터 절연막의 두께는 상기 덴트에 의해 노출된 상기 제 2 활성 영역의 상부 측벽 상의 두께가 상기 제 2 활성 영역의 상면 상의 두께 보다 작을 수 있다.

본 발명의 일 실시예에 있어서, 상기 소자 분리막에 의하여 정의되는 제 3 활성 영역; 및 상기 기판에 상호 이격되어 제공되는 제 1 웰 및 제 2 웰을 더 포함하고, 상기 제 1 활성 영역 및 상기 제 3 활성 영역은 제 1 웰 내에 제공되고, 상기 제 2 활성 영역은 상기 제 2 웰 내에 제공될 수 있다.

본 발명의 기술적 과제를 해결하기 위한 반도체 메모리 소자의 제조 방법이 제공된다. 상기 방법은 기판에 제 1 활성 영역 및 제 2 활성 영역을 정의하는 소자 분리막을 형성하는 것, 상기 기판상에 절연막을 형성하는 것, 상기 절연막 상에 도전막을 형성하는 것, 및 상기 도전막을 패터닝하여 상기 제 1 활성 영역 상에 제 1 전극 패턴을 형성하고 제 2 활성 영역 상에 제 2 전극 패턴을 형성하는 것을 포함하고, 상기 제 1 전극 패턴을 형성하는 것은 채널 폭 방향에서 상기 제 1 전극 패턴의 측벽이 상기 제 1 활성 영역과 오버랩되도록 상기 도전막을 패터닝하는 것을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 전극 패턴의 측벽 상에 측벽 절연막을 형성하는 것을 더 포함하고, 상기 측벽 절연막은 상기 제 1 활성 영역 및 상기 소자 분리막과 오버랩될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 전극 패턴을 형성하는 것은 채널 폭 방향에서 상기 제 1 전극 패턴의 폭이 상기 제 1 활성 영역의 폭 보다 작도록 상기 도전막을 패터닝하는 것을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 기판상에 절연막을 형성하는 것은 상기 기판과 상기 도전막 사이에 제 1 절연막을 형성하는 것, 상기 제 1 절연막을 패터닝하여 상기 제 1 및 제 2 활성 영역의 일부를 노출하는 것, 및 상기 노출된 제 1 및 제 2 활성 영역 상에 제 2 절연막을 형성하는 것을 더 포함하고, 상기 제 1 절연막을 패터닝하는 것은 채널 폭 방향에서 상기 제 1 절연막의 일부가 상기 제 1 활성 영역 상에 남도록 패터닝하는 것을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 절연막을 패터닝하는 것은 채널 길이 방향에서 상기 제 1 활성 영역의 상부 측벽을 노출시키는 것을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 절연막을 패터닝하는 것은 채널 길이 방향에서 상기 소자 분리막의 일부를 함께 제거하여 덴트를 형성하는 것을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 2 절연막을 형성하는 것은 열산화 공정에 의하여 수행될 수 있다.

본 발명의 일 실시예에 있어서, 상기 제 1 전극 패턴과 상기 제 2 전극 패턴을 전기적으로 연결하는 도전 라인을 형성하는 것을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 도전막을 패터닝하는 것은 상기 제 1 전극 패턴과 상기 제 2 전극 패턴이 연결되도록 패터닝하는 것을 포함할 수 있다.

터널 절연막의 에지 시닝(edge thinning) 현상에 의한 문턱 전압 산포 문제를 해결할 수 있다. 또한 콘트롤 게이트 영역의 커패시턴스를 증가시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 평면도이다.
도 3은 도 2의 A-A'선에 따른 단면도이다.
도 4는 도 2 의 B-B'선에따른 단면도이다.
도 5는 도 3의 E 영역의 확대도이다.
도 6은 도 4의 F 영역의 확대도이다.
도 7 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 메모리 소자의 평면도이다.
도 14는 도 13의 G-G'선에 따른 단면도이다.
도 15는 도 13의 H-H'선에 따른 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1막질로 언급된 막질이 다른 실시 예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.

도 1은 본 발명의 실시예들에 따른 반도체 메모리 소자의 메모리 셀 어레이를 나타내는 회로도이다.

도 1을 참조하면, 실시예들에 따른 비휘발성 메모리 소자는 비트 라인들(BL0-BL2), 워드 라인들(WL0-WL2), 공통 비트라인 선택 라인들(BLS), 및 상기 비트라인들(BL0-BL2)과 상기 공통 비트라인 선택 라인들(BLS) 사이에 배치되는 복수개의 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC)은 직렬 연결된 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)를 포함할 수 있다. 제 1 트랜지스터(TR1)는 상기 비트 라인들(BL0-BL2) 및 상기 워드 라인들(WL0-WL2)에 인가되는 전압들에 따라 상기 메모리 셀들(MC)에 대한 기입, 독출 또는 소거 동작 중 하나가 선택되는 바, 상기 제 1 트랜지스터(TR1)는 선택 트랜지스터라고 할 수 있다. 상기 제 2 트랜지스터(TR2)는 콘트롤 게이트 라인(CGL) 및 상기 공통 비트라인 선택 라인들(BLS)과 연결된다. 상기 제 2 트랜지스터(TR2)는 상기 메모리 셀들(MC)에 대한 기입 또는 독출 동작을 수행하는 바, 액세스(access) 트랜지스터라고 할 수 있다. 상기 제 2 트랜지스터(TR2)는 콘트롤 게이트와 용량 결합(capacitive coupling)을 하는 플로팅 게이트를 포함할 수 있다. 상기 플로팅 게이트는 상기 메모리 셀들(MC)의 정보 저장체가 될 수 있다.

도 2 내지 도 6을 참조하여, 본 발명의 제 1 실시예에 따른 메모리 소자가 설명된다. 도 2는 본 발명의 제 1 실시예에 따른 메모리 소자의 평면도이고, 도 3은 도 2의 A-A'선에 따른 단면도이고, 도 4는 도 2의 B-B'선에 따른 단면도이다. 도 5는 도 3의 E 부분의 확대도이고, 도 6은 도 4의 F 부분에 대한 확대도이다.

도 2 내지 도 4를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제 1 타입 불순물로 도핑된 구조일 수 있다. 일 예로, 상기 제 1 타입 불순물은 p형 불순물일 수 있다. 상기 기판(100)에 제 1 웰(101)이 제공될 수 있다. 상기 제 1 웰(101)은 제 2 타입 불순물로 도핑된 구조일 수 있다. 일 예로, 상기 제 2 타입 불순물은 n형 불순물일 수 있다. 상기 기판(100)은 상기 제 1 웰(101)의 내부에 형성된 제 2 웰(102) 및 제 3 웰(103)을 포함할 수 있다. 상기 제 2 웰(102) 및 상기 제 3 웰(103)은 서로 이격될 수 있다. 상기 제 2 및 제 3 웰(102,103)은 제 1 타입 불순물로 도핑된 구조일 수 있다. 상기 제 2 및 제 3 웰(102,103)은 포켓 웰일 수 있다.

상기 기판(100)의 제 1 활성 영역(ACT1), 제 2 활성 영역(ACT2), 제 3 활성 영역(ACT3) 및 제 4 활성 영역(ACT4)를 정의하는 소자 분리막(140)이 제공될 수 있다. 상기 소자 분리막(140)은 실리콘 산화막, 특히 갭필(gap-fill) 특성이 우수한 고밀도 플라즈마 화학 기상 증착법으로 형성되는 실리콘 산화막일 수 있다. 상기 소자 분리막(140)과 상기 기판(100) 사이에 라이너 절연막(151)이 제공될 수 있다. 상기 라이너 절연막(151)은 열산화 공정에 의하여 형성된 산화막일 수 있다.

상기 제 1 활성 영역(ACT1) 및 상기 제 4 활성 영역(ACT4)은 상기 제 2 웰(102)의 내부에 정의되고, 상기 제 2 활성 영역(ACT2)은 상기 제 3 웰(103)의 내부에 정의될 수 있다. 상기 제 3 활성 영역(ACT3)은 상기 제 2 및 제 3 웰(102,103)의 외부에 정의될 수 있다.

상기 제 1 활성 영역(ACT1) 상에 제 1 전극 패턴(122) 및 터널 절연막(157)을 포함하는 모스펫(MOSFET)이 제공될 수 있다. 상기 제 2 활성 영역(ACT2) 상에 제 2 전극 패턴(123) 및 커패시터 절연막(158)을 포함하는 모스 커패시터(이하, 모스캡(MOSCAP))이 제공될 수 있다. 상기 제 1 및 제 2 전극 패턴(122,123)은 폴리 실리콘일 수 있다. 상기 터널 절연막(157) 및 상기 커패시터 절연막(158)은 열산화막일 수 있다. 상기 터널 절연막(157) 및 상기 커패시터 절연막(158)의 하면은 상기 기판(100)의 상면보다 낮을 수 있다.

상기 제 1 및 제 2 전극 패턴(122,123)은 도전 라인(133) 및 상기 도전 라인(133)에 연결된 제 1 및 제 2 비아(131,132)를 통하여 전기적으로 연결될 수 있다. 상기 제 1 비아(131)는 상기 제 1 전극 패턴(122)의 상부에 제공되고, 상기 제 2 비아(132)는 상기 제 2 전극 패턴(123)의 상부에 제공될 수 있다. 상기 도전 라인(133)은 층간 절연막(161)에 의하여 상기 기판(100)으로부터 이격되고, 상기 층간 절연막(161)을 관통하는 상기 제 1 및 제 2 비아(131,132)를 통하여 상기 제 1 및 제 2 전극 패턴(122,123)과 연결될 수 있다. 상기 제 1 및 제 2 비아(131,132)와 상기 도전 라인(133)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질에서 선택된 적어도 하나를 포함할 수 있다.

상기 제 1 및 제 2 전극 패턴(122,123), 상기 제 1 및 제 2 비아(131,132), 상기 도전 라인(133)은 메모리 소자의 플로팅 게이트에 해당할 수 있다. 상기 제 3 웰(103)은 메모리 소자의 콘트롤 게이트에 해당할 수 있다. 본 발명의 제 1 실시예에 따른 메모리 소자는 단일 게이트 구조일 수 있다. 통상적인 상기 이이피롬은 그의 단위 셀로서 플로팅 게이트와 콘트롤 게이트를 포함하는 적층 게이트 구조의 셀을 갖는다. 따라서 적층 게이트 구조를 구현하기 위하여 플로팅 게이트 및 콘트롤 게이트 각각 형성하는 공정이 요구된다. 그러나 SOC에 내장되는 EEPROM을 제조하기 위해서는 논리 소자들과 EEPROM을 동일한 공정 단계에서 제조한다. 논리 소자들은 통상적으로 단일 게이트 구조의 트랜지스터를 채용한다. 따라서 적층 게이트 구조의 EEPROM을 SOC에 내장하려면 SOC 제조 공정이 복잡해진다. 본 발명의 제 1 실시예에 따른 메모리 소자는 단일 게이트 구조를 채용하여 논리 소자들과 동시에 제조하는 것이 용이하다.

상기 제 1 활성 영역(ACT1) 상에 상기 제 1 전극 패턴(122)과 이격되어 게이트 절연막(156) 및 제 3 전극 패턴(121)이 제공될 수 있다. 상기 제 3 전극 패턴(121)은 메모리 소자의 워드 라인과 연결될 수 있다. 상기 제 3 전극 패턴(121)은 선택 트랜지스터의 게이트 전극일 수 있다. 상기 제 3 전극 패턴(121)은 상기 게이트 절연막(156)의 아래에 제공되는 채널 영역의 채널 폭 방향으로 연장되어 인접 메모리 셀과 연결될 수 있다. 상기 전극 패턴들(121-123)의 측벽 상에 스페이서(163)가 제공될 수 있다.

상기 제 1 활성 영역(ACT1)에 제 1 불순물 영역(111), 제 2 불순물 영역(112) 및 제 3 불순물 영역(113)이 제공될 수 있다. 상기 제 1 불순물 영역(111) 및 상기 제 3 불순물 영역(113)은 각각 상기 제 3 전극 패턴(121)의 측벽 및 상기 제 1 전극 패턴(122)의 측벽 아래에 제공될 수 있다. 상기 제 2 불순물 영역(112)은 상기 제 1 및 제 3 전극 패턴(122,121) 사이에 제공될 수 있다. 상기 제 1 불순물 영역(111)은 상기 비트 라인들(BL)과 연결되는 불순물 영역일 수 있다. 상기 제 3 불순물 영역(113)은 상기 공통 비트라인 선택 라인들(BLS)과 연결되는 불순물 영역일 수 있다. 상기 제 1 내지 제 3 불순물 영역(111-113)은 상기 제 2 웰(102)과 다른 도전형의 불순물로 도핑된 구조일 수 있다. 일 예로 상기 제 1 내지 제 3 불순물 영역(111-113)은 제 2 형 불순물로 도핑된 구조일 수 있다.

상기 제 4 활성 영역(ACT4)에 제 4 불순물 영역(114)이 제공될 수 있다. 상기 제 4 불순물 영역(114)은 상기 제 2 웰(102)에 소거 전압(V _ERS )을 인가하기 위한 불순물 영역일 수 있다. 상기 제 4 불순물 영역(114)은 상기 제 2 웰(102)의 도전형과 동일한 도전형의 불순물로 도핑된 구조일 수 있다. 일 예로 상기 제 2 웰(102)은 제 1 형 불순물로 도핑된 구조일 수 있다. 상기 제 4 불순물 영역(114)의 도핑 농도는 상기 제 2 웰(102)의 도핑 농도 보다 높을 수 있다.

상기 제 2 활성 영역(ACT2)에 제 5 불순물 영역(115) 및 제 6 불순물 영역(116)이 제공될 수 있다. 상기 제 5 및 제 6 불순물 영역(115, 116)은 상기 제 2 전극 패턴(123)의 측벽 하에 제공될 수 있다. 상기 제 5 및 제 6 불순물 영역(115,116)은 콘트롤 게이트 전압(V _CG )을 상기 제 2 활성 영역(ACT2)에 인가하기 위한 불순물 영역일 수 있다. 상기 제 5 및 제 6 불순물 영역(115, 116)은 서로 다른 도전형의 불순물로 도핑된 영역들일 수 있다. 일 예로, 상기 제 5 불순물 영역(115)은 제 1 형 불순물로 도핑된 영역일 수 있고 상기 제 6 불순물 영역(116)은 제 2 형 불순물로 도핑된 영역일 수 있다. 이와는 달리 상기 제 5 불순물 영역(115)은 제 2 형 불순물로 도핑된 영역일 수 있고 상기 제 6 불순물 영역(116)은 제 1 형 불순물로 도핑된 영역일 수 있다. 상기 제 5 및 제 6 불순물 영역(115,116) 중 하나만 제공될 수 있다.

상기 제 3 활성 영역(ACT3)에 제 7 불순물 영역(117)이 제공될 수 있다. 상기 제 7 불순물 영역(117)은 상기 제 1 웰(101)에 전압을 인가하기 위한 불순물 영역일 수 있다. 상기 제 7 불순물 영역(117)은 상기 제 1 웰(101)과 동일한 도전형의 불순물로 도핑된 영역일 수 있다. 일 예로 상기 제 7 불순물 영역(117)은 제 2 형 불순물로 도핑된 영역일 수 있다. 상기 제 7 불순물 영역(117)의 도핑 농도는 상기 제 1 웰(101)의 도핑 농도보다 높을 수 있다. 상기 제 7 불순물 영역(117)은 도시된 바와는 달리 복수 개 형성될 수 있다. 일 예로 상기 제 7 불순물 영역(117)은 상기 제 2 웰(102)과 상기 제 3 웰(103) 사이에 추가로 제공될 수 있다.

상기 제 1 내지 제 7 불순물 영역(111-117)의 상면에는 오믹 콘택을 위한 실리사이드층(미도시)이 제공될 수 있다. 일 예로 상기 실리사이드층은 코발트 실리사이드층일 수 있다.

도 3을 참조하면, 채널 길이(channel length) 방향에서 상기 소자 분리막(140)의 상부의 에지(edge)에 덴트(dent:D)가 제공될 수 있다. 본 명세서에서 채널 길이(channel length) 방향이란 상기 터널 절연막(157) 하부에 형성된 채널 영역의 채널 길이 방향을 지칭할 수 있다. 즉, 상기 채널 길이 방향은 상기 A-A'선에 평행하는 방향일 수 있다. 또한, 채널 폭 방향이란 상기 터널 절연막(157) 하부에 형성된 채널 영역의 채널 폭 방향을 지칭할 수 있다. 즉, 상기 채널 폭 방향은 상기 B-B'선과 평행하는 방향일 수 있다. 상기 덴트(D)는 이하 설명될 제 1 절연막(152)의 제거 공정 시, 상기 소자 분리막(140)의 측벽의 일부가 함께 제거되어 발생할 수 있다. 도 5에 도시된 바와 같이 상기 덴트(D)는 상기 제 2 활성 영역(ACT2)의 상부 측벽을 노출할 수 있다. 상기 커패시터 절연막(158)의 두께는 상기 덴트(D)에 의하여 노출된 상기 제 2 활성 영역(ACT2)의 상부 측벽 상의 두께(t2)가 상기 제 2 활성 영역(ACT2)의 상면 상의 두께(t1) 보다 작을 수 있다.

상기 덴트(D)에 의하여 노출된 상기 제 2 활성 영역(ACT2)의 상부 측벽은 상기 제 2 활성 영역(ACT2)의 상면과 다른 결정 방향을 가질 수 있다. 일 예로 상기 제 2 활성 영역(ACT2)의 상면이 {110} 면일 경우, 상기 덴트(D)에 의하여 노출된 상기 제 2 활성 영역(ACT2)의 상부 측벽은 {110} 면이 아닐 수 있다. 이와 같은 결정학적 방향성의 차이는 상기 제 2 활성 영역(ACT2)에 상에 형성되는 커패시터 절연막(158)의 두께 차이를 발생시킬 수 있다. 또한 상기 덴트(D)가 형성될 때 발생하는 응력 집중에 의하여 상기 두께들(t1, t2)의 차이가 발생할 수 있다. 즉, 소자 분리막 에지 시닝(edge thinning)이 발생할 수 있다.

상기 커패시터 절연막(158)은 커패시터의 절연막 역할을 할 수 있다. 상기 소자분리막 에지 시닝에 의하여 커패시터의 일부 영역에서 커패시터의 절연막의 두께가 얇아지므로 커패시턴스가 증가할 수 있다. 따라서, 메모리 셀에 인가되는 콘트롤 게이트 전압(V _CG )을 줄일 수 있고, 상기 제 2 전극 패턴(123)의 면적을 줄일 수 있어 칩 사이즈 축소가 가능하다.

채널 길이 방향에서 상기 제 2 전극 패턴(123)의 폭(W9)은 상기 제 2 활성 영역(ACT2)의 폭(W6) 보다 클 수 있다. 본 명세서에서 활성 영역의 폭이란 상기 소자 분리막(140)에 의하여 정의되는 활성 영역의 상면의 폭을 지칭할 수 있다. 상기 제 2 전극 패턴(123)의 폭(W9)이 상기 제 2 활성 영역(ACT2)의 폭(W6) 보다 큰 경우, 상기 커패시터 절연막(158)의 모든 부분이 커패시터의 절연막 역할을 할 수 있어 커패시턴스를 증가시킬 수 있다. 또한 상기 커패시터 절연막(158)의 에지 부분까지 커패시터의 절연막 역할을 하므로 상기 에지 시닝에 의해 커패시턴스가 증가될 수 있다.

상기 제 1 전극 패턴(122)은 상기 제 1 활성 영역(157) 상에 한정되어 제공될 수 있다. 도 4에 도시된 바와 같이, 채널 폭 방향(channel width direction)에서 상기 제 1 전극 패턴(122)의 폭(W1)은 상기 제 1 활성 영역(ACT1)의 폭(W2)보다 작을 수 있다. 상기 제 1 전극 패턴(122)의 폭(W1)이 상기 제 1 활성 영역(ACT1)의 폭(W2) 보다 작은 경우, 상기 에지 시닝 현상을 방지할 수 있다. 즉, 도 4에 도시된 바와 달리 상기 소자 분리막(140)의 상부 측벽에 상기 덴트(D)가 발생한 경우, 상기 제 1 전극 패턴(122)이 상기 덴트(D)와 오버랩되지 않도록 상기 제 1 전극 패턴(122)의 폭이 조정될 수 있다. 상기 제 1 전극 패턴(122)의 측벽은 상기 제 1 활성 영역(ACT1)과 오버랩될 수 있다. 이하 설명될 제조 방법에서와 같이 상기 제 1 전극 패턴(122)과 상기 제 2 전극 패턴(123)은 동시에 형성된 후, 분리되고, 상기 도전 라인(133)으로 연결될 수 있다. 이는 상기 설명과 같이 제 1 전극 패턴(122)의 폭(W1)을 조절하기 위한 것이다.

본 발명의 제 1 실시예에 따른 메모리 소자는 상기 터널 절연막(157)을 통한 FN 터널링(Fowler-Nordheim Tunneling)을 통하여 기입/소거 동작을 수행할 수 있다. 상기 에지 시닝 현상은 상기 설명과 같이 결정학적 차이, 에칭 공정 등에 의한 복합적인 영향을 받을 수 있다. 따라서 상기 에지 시닝 현상의 정도는 메모리 셀에 따라 차이가 발생할 수 있다. 즉, 동일 웨이퍼 내에서 메모리 셀의 위치에 따른 에지 시닝 현상의 정도가 다를 수 있으며, 다른 웨이퍼에 존재하는 메모리 셀들 사이의 에지 시닝 현상의 정도가 다를 수 있다. 특히, 에지 시닝이 발생한 절연막 부분은 절연막의 두께가 얇아 기입/소거 특성에 영향을 크게 미칠 수 있다. 따라서 메모리 셀들간의 문턱 전압의 변폭이 커지는 문턱 전압 산포 문제를 발생시킬 수 있다. 이와는 달리 상기 커패시터 절연막(158)의 에지 시닝은 문턱 전압 산포 문제를 발생시키지 않을 수 있다. 따라서 본 발명의 제 1 실시예에 따른 메모리 소자는 에지 시닝 현상의 발생 위치를 조절하여 커패시턴스를 증가시키는 동시에 문턱 전압 산포 문제를 해결할 수 있다.

상기 제 1 전극 패턴(122)의 측벽 상에 상기 제 1 활성 영역(ACT1) 및 상기 소자 분리막(140)과 오버랩되는 측벽 절연막(169)이 제공될 수 있다. 상기 측벽 절연막(169)은 상기 제 2 및 제3 불순물 영역(112)의 불순물 주입 공정에서 상기 제 2 불순물 영역(112)과 상기 제 3 불순물 영역(113)을 분리하기 위한 구조일 수 있다. 도 4에 도시된 바와 같이, 상기 측벽 절연막(169)은 스페이서 형태일 수 있다. 상기 측벽 절연막(169)은 산화막, 질화막 또는 산화질화막일 수 있다. 상기 측벽절연막(169)은 상기 스페이서(163)와 함께 형성되거나, 별도의 공정에 의하여 형성될 수 있다.

채널 폭 방향에서 상기 터널 절연막(157)의 폭(W3)은 상기 제 1 활성 영역(ACT1)의 폭(W1) 보다 작을 수 있다. 상기 터널 절연막(157)의 폭(W3)은 상기 제 1 전극 패턴(122)의 폭(W2) 보다 작을 수 있다. 상기 터널 절연막(157)에 의하여 덮히지 않은 상기 1 활성 영역(ACT1)은 제 1 절연막(152) 및/또는 상기 라이너 절연막(151)에 의하여 덮힐 수 있다. 즉, 상기 터널 절연막(157)이 상기 소자 분리막(140)과 이격되도록 상기 터널 절연막(157)의 폭을 조절할 수 있다. 상기 터널 절연막(157)의 폭을 조절하는 것은 도 6에 도시된 바와 같이 상기 덴트(D)의 발생 및 상기 에지 시닝 현상을 방지하여 균일한 두께(t1)의 절연막을 제공할 수 있다. 상기 제 1 절연막(152)은 웰 공정에서 사용되는 이온 주입용 버퍼 산화막 및/또는 논리 소자의 제조 공정에서 사용되는 산화막 등일 수 있다.

본 발명의 제 1 실시예에 따르면, 에지 시닝 현상의 발생을 조절하여 메모리 소자의 문턱 전압 산포 문제를 해결하는 동시에 커패시턴스를 증가시킬 수 있다.

도 7 내지 도 12를 참조하여, 본 발명의 제 1 실시예에 따른 메모리 소자의 제조 방법이 설명된다. 도 7,9 및 11은 도 2의 A-A'선에 따른 단면도들이고, 도 8,10 및 12는 도 2의 B-B'선에 따른 단면도들이다.

도 7 및 도 8을 참조하여, 기판(100)에 제 1 웰(101)이 형성된다. 상기 제 1 웰(101)은 제 2 타입 불순물로 도핑된 구조일 수 있다. 일 예로, 상기 제 2 타입 불순물은 n형 불순물일 수 있다. 상기 기판(100)은 제 1 타입 불순물로 도핑된 구조일 수 있다. 일 예로, 상기 제 1 타입 불순물은 p형 불순물일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.

상기 제 1 웰(101)이 형성된 상기 기판(100) 상에 제 1 활성 영역 내지 제 4 활성 영역(ACT1-ACT4)을 정의하는 소자 분리막(140)이 형성될 수 있다. 상기 소자 분리막(140)은 실리콘 산화막, 특히 갭필(gap-fill) 특성이 우수한 고밀도 플라즈마 화학 기상 증착법으로 형성되는 실리콘 산화막일 수 있다. 상기 소자 분리막(140)과 상기 기판(100) 사이에 라이너 절연막(151)이 제공될 수 있다. 상기 라이너 절연막(151)은 열산화 공정에 의하여 형성된 산화막일 수 있다.

상기 기판(100) 상에 제 2 및 제 3 웰(102,103)이 형성될 수 있다. 상기 제 2 및 제 3 웰(102,103)은 상기 제 1 웰(101)의 내부에 형성될 수 있다. 상기 제 1 웰(102) 및 상기 제 3 웰(103)은 이격되어 형성될 수 있다. 상기 제 2 및 제 3 웰(102,103)은 제 1 타입 불순물로 도핑된 구조일 수 있다. 상기 제 2 및 제 3 웰(102, 103)은 포켓 웰일 수 있다. 일 예로, 상기 제 2 웰(102)의 형성은 제 1 타입 불순물을 서로 다른 농도로 복수 회 도핑하는 공정을 포함할 수 있다.

상기 기판(100) 상에 제 1 절연막(152)을 형성할 수 있다. 상기 제 1 절연막(152)은 웰 공정을 위한 버퍼 절연막일 수 있다. 또는, 상기 제 1 절연막(152)은 논리 소자의 제조 공정에서 사용되는 산화막 등일 수 있다. 일 예로 DDI 공정에서는 LV(low voltage), MV(high voltage), HV(high voltage) 등 다양한 용도의 트렌지스터들이 요구되며, 각각 게이트 절연막의 두께를 다르게 할 수 있다.

도 9 및 도 10을 참조하여, 상기 라이너 절연막(151) 및 상기 제 1 절연막(152)의 일부가 패터닝될 수 있다. 이와 같은 패터닝 공정은 습식 식각으로 수행될 수 있다. 상기 패터닝 공정에 의하여 상기 소자 분리막(140)의 상부 에지 및 상기 활성 영역들(ACT1-ACT3)의 상부 에지가 함께 제거될 수 있다. 상기 패터닝 공정에 의하여 상기 소자 분리막(140)의 상부 측벽에 덴트(D)가 발생할 수 있다. 상기 제 1 활성 영역(ACT1)에서, 상기 소자 분리막들(140)의 노출된 상부 측벽들 사이의 거리(W7)는 상기 제 1 활성 영역(ACT1)의 폭(W8) 보다 클 수 있다. 상기 제 2 활성 영역(ACT2)에서, 상기 소자 분리막들(140)의 노출된 상부 측벽들 사이의 거리(W5)는 상기 제 2 활성 영역(ACT2)의 폭(W6) 보다 클 수 있다. 상기 덴트(D)는 상기 활성 영역들(ACT1-ACT3)의 상부 측벽을 노출할 수 있다. 상기 활성 영역들(ACT1-ACT3)의 상부 측벽은 상기 활성 영역들(ACT1-ACT3)의 상면과 다른 결정면을 가질 수 있다. 일 예로, 상기 활성 영역들(ACT1-ACT3)의 상면은 {110}면이고, 상기 활성 영역들(ACT1-ACT3)의 상부 측벽은 {110}면이 아닐 수 있다. 또한 상기 패터닝 공정 중 상기 활성 영역들(ACT1-ACT3)의 상부 측벽에 응력이 집중될 수 있다.

상기 패터닝 공정은 도 10에 도시된 바와 같이 채널 길이 방향에 있어서 상기 제 1 절연막(152) 및/또는 상기 라이너 절연막(151)의 일부를 상기 제 1 활성 영역(ACT1)에 남길 수 있다. 일 예로, 상기 패터닝 공정의 폭(W3)은 채널 폭 방향에서 상기 제 1 활성 영역(ACT1)의 폭(W2) 보다 좁게 수행될 수 있다.

도 11 및 도 12를 참조하여, 상기 패터닝 공정에 의하여 노출된 활성 영역들(ACT1-ACT3) 상에 제 2 절연막(155)을 형성할 수 있다. 상기 제 2 절연막(155)의 형성은 열산화 공정에 의하여 수행될 수 있다. 채널 폭 방향에 있어서 상기 제 2 절연막(155)의 폭은 상기 패터닝 공정의 폭(W3)과 동일할 수 있다. 상기 제 2 절연막(155)의 하면은 상기 기판(100)의 상면 보다 낮을 수 있다. 상기 기판(100) 상에 도전막(120)이 형성될 수 있다. 상기 도전막(120)은 폴리실리콘일 수 있다.

도 2 내지 도 4를 다시 참조하여, 상기 제 2 절연막(155) 및 상기 도전막(120)이 패터닝될 수 있다. 상기 패터닝에 의하여 제 1 및 제 2 터널링 절연막(156,157), 커패시터 절연막(158) 및 제 1 내지 제 3 전극 패턴(121-123)이 형성될 수 있다. 도 4에 도시된 바와 같이, 채널 폭 방향에서 상기 제 1 전극 패턴(122)의 폭(W1)은 상기 제 1 활성 영역(ACT1)의 폭(W2) 보다 작도록 패터닝 공정이 수행될 수 있다. 따라서 상기 제 1 활성 영역(ACT1)에서 상기 덴트(D)의 발생을 방지할 수 있다. 도 3에 도시된 바와 같이, 채널 길이 방향에서 상기 제 2 전극 패턴(123)의 폭(W9)은 상기 제 2 활성 영역(ACT2)의 폭(W6)의 보다 넓도록 패터닝 공정이 수행될 수 있다. 따라서 상기 제 2 활성 영역(ACT2)에 상기 덴트(D)를 형성할 수 있다.

상기 전극 패턴들(121-123)의 측벽 상에 스페이서(163)가 형성될 수 있다. 상기 스페이서는 산화막, 질화막 또는 산화질화막으로 형성될 수 있다. 채널 폭 방향에서 상기 제 1 전극 패턴(122)의 측벽 상에 측벽 절연막(169)이 형성될 수 있다. 상기 측벽 절연막(169)은 상기 제 1 활성 영역(ACT1) 및 상기 소자 분리막(140)과 오버랩되도록 형성될 수 있다. 상기 측벽 절연막(169)은 스페이서 공정에 의하여 형성될 수 있다. 일 예로, 상기 측벽 절연막(169)은 상기 스페이서(163)와 동시에 형성될 수 있다.

상기 제 1 활성 영역(ACT1)에 제 1 불순물 영역(111), 제 2 불순물 영역(112) 및 제 3 불순물 영역(113)이 형성될 수 있다. 상기 제 1 불순물 영역(111) 및 상기 제 3 불순물 영역(113)은 각각 상기 제 3 전극 패턴(121)의 측벽 및 상기 제 1 전극 패턴(122)의 측벽 아래에 형성될 수 있다. 상기 제 2 불순물 영역(112)은 상기 제 1 및 제 3 전극 패턴(122,121) 사이에 형성될 수 있다. 상기 제 1 불순물 영역(111)은 상기 비트 라인들(BL)과 연결되는 불순물 영역일 수 있다. 상기 제 3 불순물 영역(113)은 상기 공통 비트라인 선택 라인들(BLS)과 연결되는 불순물 영역일 수 있다. 상기 측벽 절연막(169)은 상기 제 2 불순물 영역(112)과 상기 제 3 불순물 영역(113)의 형성 시, 상기 제 2 불순물 영역(112)과 상기 제 3 불순물 영역(113)이 전기적으로 연결되는 것을 방지할 수 있다. 상기 제 1 내지 제 3 불순물 영역(111-113)은 상기 제 2 웰(102)과 다른 도전형의 불순물로 도핑된 구조일 수 있다. 일 예로 상기 제 1 내지 제 3 불순물 영역(111-113)은 상기 기판(100)에 제 2 형 불순물을 도핑하여 형성될 수 있다.

상기 제 4 활성 영역(ACT4)에 제 4 불순물 영역(114)이 형성될 수 있다. 상기 제 4 불순물 영역(114)은 상기 제 2 웰(102)에 소거 전압(V _ERS )을 인가하기 위한 불순물 영역일 수 있다. 상기 제 4 불순물 영역(114)은 상기 제 2 웰(102)의 도전형과 동일한 도전형의 불순물로 도핑된 구조일 수 있다. 일 예로 상기 제 2 웰(102)은 상기 기판(100)에 제 1 형 불순물을 도핑하여 형성될 수 있다. 상기 제 4 불순물 영역(114)은 상기 제 2 웰(102) 보다 높은 도핑 농도로 도핑될 수 있다.

상기 제 2 활성 영역(ACT2)에 제 5 불순물 영역(115) 및 제 6 불순물 영역(116)이 형성될 수 있다. 상기 제 5 및 제 6 불순물 영역(115, 116)은 상기 제 2 전극 패턴(123)의 측벽 하에 형성될 수 있다. 상기 제 5 및 제 6 불순물 영역(115,116)은 콘트롤 게이트 전압(V _CG )을 상기 제 2 활성 영역(ACT2)에 인가하기 위한 불순물 영역일 수 있다. 상기 제 5 및 제 6 불순물 영역(115, 116)은 다른 도전형의 불순물로 도핑된 영역들일 수 있다. 일 예로, 상기 제 5 불순물 영역(115)은 제 1 형 불순물로 도핑하여 형성될 수 있고 상기 제 6 불순물 영역(116)은 제 2 형 불순물로 도핑하여 형성될 수 있다. 이와는 달리 상기 제 5 불순물 영역(115)은 제 2 형 불순물로 도핑하여 형성될 수 있고 상기 제 6 불순물 영역(116)은 제 1 형 불순물로 도핑하여 형성될 수 있다. 상기 제 5 및 제 6 불순물 영역(115,116) 중 하나만 형성될 수 있다.

상기 제 3 활성 영역(ACT3)에 제 7 불순물 영역(117)이 형성될 수 있다. 상기 제 7 불순물 영역(117)은 상기 제 1 웰(101)에 전압을 인가하기 위한 불순물 영역일 수 있다. 상기 제 7 불순물 영역(117)은 상기 기판(100)에 상기 제 1 웰(101)과 동일한 도전형의 불순물을 도핑하여 형성될 수 있다. 일 예로 상기 제 7 불순물 영역(117)은 상기 기판(100)에 제 2 형 불순물을 도핑하여 형성될 수 있다. 상기 제 7 불순물 영역(117)은 상기 제 1 웰(101)의 도핑 농도보다 높은 도핑 농도로 도핑될 수 있다. 상기 제 1 내지 제 7 불순물 영역(111-117)의 상면에는 오믹 콘택을 위한 실리사이드층(미도시)이 제공될 수 있다. 일 예로 상기 실리사이드층은 코발트 실리사이드층일 수 있다.

상기 기판(100) 상에 층간 절연막(161)이 형성될 수 있다. 상기 층간 절연막(161) 상에 상기 제 1 전극 패턴(122)과 상기 제 2 전극 패턴(123)을 전기적으로 연결하는 도전 라인(133)이 형성될 수 있다. 상기 도전 라인(133)과 상기 제 1 및 제 2 전극 패턴(122,123)을 연결하기 위한 제 1 및 제 2 비아(131,132)가 형성될 수 있다. 상기 제 1 및 제 2 비아(131,132)와 상기 도전 라인(133)은 금속, 금속 실리사이드, 도전성 금속 질화물, 및 도핑된 반도체 물질에서 선택된 적어도 하나로 형성될 수 있다.

본 발명의 제 1 실시예에 따르면, 에지 시닝 효과를 조절하여 문턱 전압 산포 문제를 개선하고, 커패시턴스를 증가시킬 수 있다.

도 13 내지 도 15를 참조하여, 본 발명의 제 2 실시예에 따른 메모리 소자 및 그 제조 방법이 제공된다. 설명의 간결함을 위해, 중복되는 기술적 특징들에 대한 설명은 생략될 수 있다.

도 13은 본 발명의 제 2 실시예에 따른 메모리 소자의 평면도이다. 도 14는 도 13의 G-G'선에 따른 단면도이고, 도 15는 도 13의 H-H'선에 따른 단면도이다.

도 13 내지 도 15를 참조하면, 기판(100)이 제공된다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(100)은 제 1 타입 불순물로 도핑된 구조일 수 있다. 일 예로, 상기 제 1 타입 불순물은 p형 불순물일 수 있다. 상기 기판(100)에 제 1 웰(101)이 제공될 수 있다. 상기 제 1 웰(101)은 제 2 타입 불순물로 도핑된 구조일 수 있다. 일 예로, 상기 제 2 타입 불순물은 n형 불순물일 수 있다. 상기 기판(100)은 상기 제 1 웰(101)의 내부에 형성된 제 2 웰(102) 및 제 3 웰(103)을 포함할 수 있다. 상기 제 1 웰(102) 및 상기 제 3 웰(103)은 이격될 수 있다. 상기 제 2 및 제 3 웰(102,103)은 제 1 타입 불순물로 도핑된 구조일 수 있다. 상기 제 2 및 제 3 웰(102,103)은 포켓 웰일 수 있다.

상기 기판(100)의 제 1 활성 영역(ACT1), 제 2 활성 영역(ACT2), 제 3 활성 영역(ACT3) 및 제 4 활성 영역(ACT4)를 정의하는 소자 분리막(140)이 제공될 수 있다. 상기 소자 분리막(140)은 실리콘 산화막, 특히 갭필(gap-fill) 특성이 우수한 고밀도 플라즈마 화학 기상 증착법으로 형성되는 실리콘 산화막일 수 있다. 상기 소자 분리막(140)과 상기 기판(100) 사이에 라이너 절연막(151)이 제공될 수 있다. 상기 라이너 절연막(151)은 열산화 공정에 의하여 형성된 산화막일 수 있다.

상기 제 1 활성 영역(ACT1) 및 상기 제 4 활성 영역(ACT4)은 상기 제 2 웰(102)의 내부에 정의되고, 상기 제 2 활성 영역(ACT2)은 상기 제 3 웰(103)의 내부에 정의될 수 있다. 상기 제 3 활성 영역(ACT3)은 상기 제 2 및 제 3 웰(102,103)의 외부에 정의될 수 있다.

상기 기판(100) 상에 제 4 전극 패턴(124)이 제공될 수 있다. 상기 제 4 전극 패턴(124)은 상기 제 1 활성 영역(ACT1) 상의 제 1 부분(125) 및 상기 제 2 활성 영역(ACT2) 상의 제 2 부분(126)을 포함할 수 있다.

상기 제 4 전극 패턴(124)의 제 1 부분(125)은 제 1 영역(125) 상의 터널 절연막(157)과 함께 모스펫(MOSFET)을 구성할 수 있다. 상기 제 4 전극 패턴(124)의 제 2 부분(126)은 제 2 영역 상의 커패시터 절연막(158)과 함께 모스캡(MOSCAP)을 구성할 수 있다.

도 14에 도시된 바와 같이, 채널 길이 방향에서 상기 제 1 활성 영역(ACT1)의 에지부에 제 1 절연막(152) 및/또는 라이너 절연막(151)이 제공될 수 있다. 상기 제 1 절연막(152) 및/또는 라이너 절연막(151)은 상기 제 1 활성 영역(ACT1)과 상기 제 4 전극 패턴(124)이 오버랩되는 영역에서 에지 시닝을 방지할 수 있다.

상기 제 4 전극 패턴(124)과 상기 제 2 활성 영역(ACT2) 사이에 커패시터 절연막(158)이 제공될 수 있다. 상기 터널 절연막(157) 및 상기 커패시터 절연막(158)은 열산화막일 수 있다. 상기 터널 절연막(157) 및 상기 커패시터 절연막(158)의 하면은 상기 기판(100)의 상면보다 낮을 수 있다.

본 발명의 제 2 실시예에 따른 메모리 소자는 단일 게이트 구조일 수 있다. 통상적인 상기 이이피롬은 그의 단위 셀로서 플로팅 게이트와 콘트롤 게이트를 포함하는 적층 게이트 구조의 셀을 갖는다. 따라서 적층 게이트 구조를 구현하기 위하여 플로팅 게이트 및 콘트롤 게이트 각각 형성하는 공정이 요구된다. 그러나 SOC에 내장되는 EEPROM을 제조하기 위해서는 논리 소자들과 EEPROM을 동일한 공정 단계에서 제조한다. 논리 소자들은 통상적으로 단일 게이트 구조의 트랜지스터를 채용한다. 따라서 적층 게이트 구조의 EEPROM을 SOC에 내장하려면 SOC 제조 공정이 복잡해진다. 본 발명의 실시예에 따른 메모리 소자는 단일 게이트 구조를 채용하여 논리 소자들과 동시에 제조하는 것이 용이하다. 제 2 실시예에 따르면, 제 1 실시예와는 달리 별도의 도전 라인 없이 단일 전극 패턴을 형성할 수 있다.

상기 제 1 활성 영역(ACT1) 상에 상기 제 1 전극 패턴(122)과 이격되어 게이트 절연막(156) 및 제 3 전극 패턴(121)이 제공될 수 있다. 상기 제 3 전극 패턴(121)은 메모리 소자의 워드 라인과 연결될 수 있다. 상기 제 3 전극 패턴(121)은 선택 트랜지스터의 게이트 전극일 수 있다. 상기 제 3 전극 패턴(121)은 상기 게이트 절연막(156)의 아래에 제공되는 채널 영역의 채널 폭 방향으로 연장되어 인접 메모리 셀과 연결될 수 있다.

상기 제 1 활성 영역(ACT1)에 제 1 불순물 영역(111), 제 2 불순물 영역(112) 및 제 3 불순물 영역(113)이 제공될 수 있다. 상기 제 2 불순물 영역(112)은 상기 제 1 및 제 3 전극 패턴(122,121) 사이에 제공될 수 있다. 상기 제 1 불순물 영역(111)은 상기 비트 라인들(BL)과 연결되는 불순물 영역일 수 있다. 상기 제 3 불순물 영역(113)은 상기 공통 비트라인 선택 라인들(BLS)과 연결되는 불순물 영역일 수 있다. 상기 제 1 내지 제 3 불순물 영역(111-113)은 상기 제 2 웰(102)과 다른 도전형의 불순물로 도핑된 구조일 수 있다. 일 예로 상기 제 1 내지 제 3 불순물 영역(111-113)은 제 2 형 불순물로 도핑된 구조일 수 있다.

상기 제 4 활성 영역(ACT4)에 제 4 불순물 영역(114)이 제공될 수 있다. 상기 제 4 불순물 영역(114)은 상기 제 2 웰(102)에 소거 전압(V _ERS )을 인가하기 위한 불순물 영역일 수 있다. 상기 제 4 불순물 영역(114)은 상기 제 2 웰(102)의 도전형과 동일한 도전형의 불순물로 도핑된 구조일 수 있다. 일 예로 상기 제 2 웰(102)은 제 1 형 불순물로 도핑된 구조일 수 있다. 상기 제 4 불순물 영역(114)의 도핑 농도는 상기 제 2 웰(102)의 도핑 농도 보다 높을 수 있다.

상기 제 2 활성 영역(ACT2)에 제 5 불순물 영역(115) 및 제 6 불순물 영역(116)이 제공될 수 있다. 상기 제 5 및 제 6 불순물 영역(115, 116)은 상기 제 4 전극 패턴(124)의 측벽 하에 제공될 수 있다. 상기 제 5 및 제 6 불순물 영역(115,116)은 콘트롤 게이트 전압(V _CG )을 상기 제 2 활성 영역(ACT2)에 인가하기 위한 불순물 영역일 수 있다. 상기 제 5 및 제 6 불순물 영역(115, 116)은 서로 다른 도전형의 불순물로 도핑된 영역들일 수 있다. 일 예로, 상기 제 5 불순물 영역(115)은 제 1 형 불순물로 도핑된 영역일 수 있고 상기 제 6 불순물 영역(116)은 제 2 형 불순물로 도핑된 영역일 수 있다. 이와는 달리 상기 제 5 불순물 영역(115)은 제 2 형 불순물로 도핑된 영역일 수 있고 상기 제 6 불순물 영역(116)은 제 1 형 불순물로 도핑된 영역일 수 있다. 상기 제 2 활성 영역(ACT2)에 상기 제 5 및 제 6 불순물 영역(115,116) 중 한 영역만 제공될 수 있다.

상기 제 3 활성 영역(ACT3)에 제 7 불순물 영역(117)이 제공될 수 있다. 상기 제 7 불순물 영역(117)은 상기 제 1 웰(101)에 전압을 인가하기 위한 불순물 영역일 수 있다. 상기 제 7 불순물 영역(117)은 상기 제 1 웰(101)과 동일한 도전형의 불순물로 도핑된 영역일 수 있다. 일 예로 상기 제 7 불순물 영역(117)은 제 2 형 불순물로 도핑된 영역일 수 있다. 상기 제 7 불순물 영역(117)의 도핑 농도는 상기 제 1 웰(101)의 도핑 농도보다 높을 수 있다. 상기 제 7 불순물 영역(117)은 도시된 바와는 달리 복수 개 형성될 수 있다. 일 예로 상기 제 7 불순물 영역(117)은 상기 제 2 웰(102)과 상기 제 3 웰(103) 사이에 추가로 제공될 수 있다.

상기 제 1 내지 제 7 불순물 영역(111-117)의 상면에는 오믹 콘택을 위한 실리사이드층(미도시)이 제공될 수 있다. 일 예로 상기 실리사이드층은 코발트 실리사이드층일 수 있다.

도 14를 참조하면, 채널 길이(channel length) 방향에서 상기 소자 분리막(140)의 상부의 에지(edge)에 덴트(dent:D)가 제공될 수 있다. 상기 덴트(D)는 제 1 절연막(152)의 제거 공정 시, 상기 소자 분리막(140)의 측벽의 일부가 함께 제거되어 발생할 수 있다. 상기 덴트(D)는 상기 제 2 활성 영역(ACT2)의 상부 측벽을 노출할 수 있다. 상기 덴트(D)에 의하여 노출된 상기 제 2 활성 영역(ACT2)의 상부 측벽은 상기 제 2 활성 영역(ACT2)의 상면과 다른 결정 방향을 가질 수 있다. 일 예로 상기 제 2 활성 영역(ACT2)의 상면이 {110} 면일 경우, 상기 덴트(D)에 의하여 노출된 상기 제 2 활성 영역(ACT2)의 상부 측벽은 {110} 면이 아닐 수 있다. 이와 같은 결정학적 방향성의 차이는 상기 제 2 활성 영역(ACT2)에 상에 형성되는 커패시터 절연막(158)의 두께 차이를 발생시킬 수 있다. 또한 상기 덴트(D)가 형성될 때 발생하는 응력 집중에 의하여 상기 두께 차이가 발생할 수 있다. 즉, 소자 분리막 에지 시닝(edge thinning)이 발생할 수 있다.

상기 커패시터 절연막(158)은 커패시터의 절연막 역할을 할 수 있다. 상기 소자분리막 에지 시닝에 의하여 커패시터의 일부 영역에서 커패시터의 절연막의 두께가 얇아지므로 커패시턴스가 증가할 수 있다. 따라서, 메모리 셀에 인가되는 콘트롤 게이트 전압(V _CG )을 줄일 수 있고, 상기 제 4 전극 패턴(124)의 면적을 줄일 수 있어 칩 사이즈 축소가 가능하다.

채널 폭 방향(channel width direction)에서 상기 제 4 전극 패턴(124)의 상기 제 1 영역(125)의 폭(W1)은 상기 제 1 활성 영역(ACT1)의 폭(W2)보다 작을 수 있다. 상기 제 1 영역(125)의 폭(W1)이 상기 제 1 활성 영역(ACT1)의 폭(W2) 보다 작은 경우, 상기 에지 시닝 현상을 방지할 수 있다. 상기 제 1 영역(125)의 측벽은 상기 제 1 활성 영역(ACT1)과 오버랩될 수 있다.

상기 제 1 영역(125)의 측벽 상에 상기 제 1 활성 영역(ACT1) 및 상기 소자 분리막(140)과 오버랩되는 측벽 절연막(169)이 제공될 수 있다. 상기 측벽 절연막(169)은 상기 제 2 및 제3 불순물 영역(112,113)의 불순물 주입 공정에서 상기 제 2 불순물 영역(112)과 상기 제 3 불순물 영역(113)을 분리하기 위한 구조일 수 있다. 도 4에 도시된 바와 같이, 상기 측벽 절연막(169)은 스페이서 형태일 수 있다. 상기 측벽 절연막(169)은 산화막, 질화막 또는 산화질화막일 수 있다.

채널 폭 방향에서 상기 터널 절연막(157)의 폭(W3)은 상기 제 1 활성 영역(ACT1)의 폭(W1) 보다 작을 수 있다. 상기 터널 절연막(157)의 폭(W3)은 상기 제 1 전극 패턴(122)의 폭(W2) 보다 작을 수 있다. 상기 터널 절연막(157)에 의하여 덮히지 않은 상기 1 활성 영역(ACT1)은 제 1 절연막(152) 및/또는 상기 라이너 절연막(151)에 의하여 덮힐 수 있다. 즉, 상기 터널 절연막(157)이 상기 소자 분리막(140)과 이격되도록 상기 터널 절연막(157)의 폭을 조절할 수 있다. 상기 터널 절연막(157)의 폭을 조절하는 것은 상기 덴트(D)의 발생 및 상기 에지 시닝 현상을 방지하여 균일한 두께(t1)의 절연막을 제공할 수 있다. 상기 제 1 절연막(152)은 웰 공정에서 사용되는 이온 주입용 버퍼 산화막 및/또는 논리 소자의 제조 공정에서 사용되는 산화막 등일 수 있다.

본 발명의 일 실시예에 따르면, 에지 시닝 현상의 발생을 조절하여 메모리 소자의 문턱 전압 산포 문제를 해결하는 동시에 커패시턴스를 증가시킬 수 있다.

상술된 제 1 내지 제 2 실시예들에 따른 자기 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 반도체 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 반도체 메모리 소자가 실장된 패키지는 상기 반도체 메모리 소자를 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.

도 16은 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.

도 16을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.

상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제 1 내지 제 2 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.

상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 기판 101,102,103: 웰
111-117: 불순물 영역 121,122,123: 전극 패턴
133: 도전 라인 140: 소자 분리막
157: 터널 절연막 158: 커패시터 절연막
169: 측벽 절연막