半导体器件及其形成方法
阅读：257发布：2024-01-10
专利汇可以提供半导体器件及其形成方法专利检索，专利查询，专利分析的服务。并且一种 半导体 器件及其形成方法，其中，所述半导体器件包括：半导体衬底，所述半导体衬底内具有若干沟槽；位于所述沟槽内的绝缘层，所述绝缘层的表面与半导体衬底表面齐平；位于相邻沟槽之间的半导体衬底表面的鳍部，所述鳍部包括：位于外层的第一子鳍部，以及由第一子鳍部包裹的第二子鳍部，所述第二子鳍部的材料的晶格常数大于所述第一子鳍部。所述半导体器件及鳍式场效应管的性能改善。，下面是半导体器件及其形成方法专利的具体信息内容。
1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底内具有若干沟槽；
位于所述沟槽内的绝缘层，所述绝缘层的表面与半导体衬底表面齐平；
位于相邻沟槽之间的半导体衬底表面的鳍部，所述鳍部包括：位于外层的第一子鳍部，以及由第一子鳍部包裹的第二子鳍部，所述第二子鳍部的材料的晶格常数大于所述第一子鳍部。
2.如权利要求1所述半导体器件，其特征在于，所述第一子鳍部的材料为硅或硅锗。
3.如权利要求2所述半导体器件，其特征在于，当所述第一子鳍部的材料为硅时，所述第二子鳍部的材料为硅锗或硅锗锡；当所述第一子鳍部的材料为硅锗时，所述第二子鳍部的材料为锗或锗锡。
4.如权利要求1所述半导体器件，其特征在于，所述第一子鳍部的厚度为 所
述第二子鳍部的厚度为
5.如权利要求1所述半导体器件，其特征在于，所述绝缘层的材料为氧化硅或氮化硅。
6.如权利要求1所述半导体器件，其特征在于，还包括：横跨所述鳍部的顶部和侧壁的栅极结构；位于所述栅极结构两侧的鳍部的源/漏区。
7.如权利要求6所述半导体器件，其特征在于，所述栅极结构包括横跨所述第一子鳍部的顶部和侧壁的栅介质层、以及位于所述栅介质层表面的栅电极层。
8.如权利要求7所述半导体器件，其特征在于，所述栅介质层的材料为氧化硅或高K介质，所述栅电极层的材料为多晶硅或金属。
9.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底内具有若干沟槽，所述沟槽内具有绝缘层，所述绝缘层的表面与半导体衬底表面齐平，相邻所述沟槽之间的半导体衬底表面具有第一子鳍部层；
在所述半导体衬底、绝缘层和第一子鳍部层表面形成掩膜层，所述掩膜层暴露出需要形成第二子鳍部的对应位置的第一子鳍部层表面；
以所述掩膜层为掩膜，去除部分厚度的第一子鳍部层，形成开口；
在所述开口内形成第二子鳍部，所述第二子鳍部的表面低于所述第一子鳍部层的顶部，所述第二子鳍部的材料的晶格常数大于所述第一子鳍部层；
在所述第二子鳍部表面覆盖半导体材料直至与第一子鳍部层顶部齐平，所覆盖的半导体材料和第一子鳍部层形成第一子鳍部，所述半导体材料与所述第一子鳍部层的材料一致；
在形成第一子鳍部后，去除掩膜层。
10.如权利要求9所述半导体器件的形成方法，其特征在于，所述第一子鳍部的材料为硅或硅锗。
11.如权利要求10所述半导体器件的形成方法，其特征在于，当所述第一子鳍部的材料为硅时，所述第二子鳍部的材料为硅锗或硅锗锡；当所述第一子鳍部的材料为硅锗时，所述第二子鳍部的材料为锗或锗锡。
12.如权利要求9所述半导体器件的形成方法，其特征在于，所述第一子鳍部的厚度为所述第二子鳍部的厚度为
13.如权利要求9所述半导体器件的形成方法，其特征在于，所述第二子鳍部以及在所述第二子鳍部表面覆盖半导体材料的形成工艺为选择性外延沉积工艺。
14.如权利要求13所述半导体器件的形成方法，其特征在于，所述在所述第二子鳍部表面覆盖半导体材料的选择性外延生长工艺为温度为500~800℃，气压为1托~100托，反应气体包括：硅源气体、HCl、B2H6、H2，其中硅源气体、HCl和B2H6的流量为1sccm~1000sccm，H2的流量为0.1slm~50slm。
15.如权利要求9所述半导体器件的形成方法，其特征在于，所述掩膜层的材料为氮化硅。
16.如权利要求9所述半导体器件的形成方法，其特征在于，所述绝缘层的材料为氧化硅或氮化硅。
17.如权利要求9所述半导体器件的形成方法，其特征在于，还包括：在所述第一子鳍部表面形成横跨所述第一子鳍部的顶部和侧壁的栅极结构；在所述栅极结构两侧的第一子鳍部和第二鳍部内形成源/漏区。
18.如权利要求17所述半导体器件的形成方法，其特征在于，所述栅极结构包括横跨所述第一子鳍部的顶部和侧壁的栅介质层、以及位于所述栅介质层表面的栅电极层。
19.如权利要求18所述半导体器件的形成方法，其特征在于，所述栅介质层的材料为氧化硅或高K介质，所述栅电极层的材料为多晶硅或金属。
半导体器件及其形成方法
技术领域
[0001] 本发明涉及半导体制造技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
[0002] 随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸也越来越短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。
[0004] 半导体衬底10；位于所述半导体衬底10上凸出的鳍部14，所述鳍部14一般是通过对半导体衬底10刻蚀后得到的；覆盖所述半导体衬底10表面以及鳍部14侧壁的一部分的介质层11，所述介质层11的表面低于所述鳍部14的顶部；横跨所述鳍部14的顶部和侧壁的栅极结构12，所述栅极结构12包括栅介质层(未示出)和位于所述栅介质层上的栅电极(未示出)。需要说明的是，对于鳍式场效应管，鳍部14的顶部以及两侧的侧壁与栅极结构12相接触的部分成为沟道区。
[0005] 然而随着工艺节点的进一步缩小，现有技术的鳍式场效应管的漏电流较大、驱动电流较小、性能不佳。
发明内容
[0007] 本发明解决的问题是提供一种半导体器件及形成方法，以提高驱动电流，减小鳍式场效应管的漏电流，提高器件性能。
[0008] 为解决上述问题，本发明提供一种半导体器件，包括：半导体衬底，所述半导体衬底内具有若干沟槽；位于所述沟槽内的绝缘层，所述绝缘层的表面与半导体衬底表面齐平；位于相邻沟槽之间的半导体衬底表面的鳍部，所述鳍部包括：位于外层的第一子鳍部，以及由第一子鳍部包裹的第二子鳍部，所述第二子鳍部的材料的晶格常数大于所述第一子鳍部。
[0010] 可选地，当所述第一子鳍部的材料为硅时，所述第二子鳍部的材料为硅锗或硅锗锡；当所述第一子鳍部的材料为硅锗时，所述第二子鳍部的材料为锗或锗锡。
[0011] 可选地，所述第一子鳍部的厚度为 所述第二子鳍部的厚度为
[0013] 可选地，还包括：横跨所述鳍部的顶部和侧壁的栅极结构；位于所述栅极结构两侧的鳍部的源/漏区。
[0014] 可选地，所述栅极结构包括横跨所述第一子鳍部的顶部和侧壁的栅介质层、以及位于所述栅介质层表面的栅电极层。
[0015] 可选地，所述栅介质层的材料为氧化硅或高K介质，所述栅电极层的材料为多晶硅或金属。
[0016] 本发明还提供一种半导体器件的形成方法，包括：提供半导体衬底，所述半导体衬底内具有若干沟槽，所述沟槽内具有绝缘层，所述绝缘层的表面与半导体衬底表面齐平，相邻所述沟槽之间的半导体衬底表面具有第一子鳍部层；在所述半导体衬底、绝缘层和第一子鳍部层表面形成掩膜层，所述掩膜层暴露出需要形成第二子鳍部的对应位置的第一子鳍部层表面；以所述掩膜层为掩膜，去除部分厚度的第一子鳍部层，形成开口；在所述开口内形成第二子鳍部，所述第二子鳍部的表面低于所述第一子鳍部层的顶部，所述第二子鳍部的材料的晶格常数大于所述第一子鳍部层；在所述第二子鳍部表面覆盖半导体材料直至与第一子鳍部层顶部齐平，所覆盖的半导体材料和第一子鳍部层形成第一子鳍部，所述半导体材料与所述第一子鳍部层的材料一致；在形成第一子鳍部后，去除掩膜层。
[0017] 可选地，所述第一子鳍部的材料为硅或硅锗。
[0018] 可选地，当所述第一子鳍部的材料为硅时，所述第二子鳍部的材料为硅锗或硅锗锡；当所述第一子鳍部的材料为硅锗时，所述第二子鳍部的材料为锗或锗锡。
[0019] 可选地，所述第一子鳍部的厚度为 所述第二子鳍部的厚度为
[0020] 可选地，所述第二子鳍部以及在所述第二子鳍部表面覆盖半导体材料的形成工艺为选择性外延沉积工艺。
[0021] 可选地，所述在所述第二子鳍部表面覆盖半导体材料的选择性外延生长工艺为温度为500～800℃，气压为1托～100托，反应气体包括：硅源气体、HCl、B2H6、H2，其中硅源气体、HCl和B2H6的流量为1sccm～1000sccm，H2的流量为0.1slm～50slm。
[0022] 可选地，所述掩膜层的材料为氮化硅。
[0023] 可选地，所述绝缘层的材料为氧化硅或氮化硅。
[0024] 可选地，还包括：在所述第一子鳍部表面形成横跨所述第一子鳍部的顶部和侧壁的栅极结构；在所述栅极结构两侧的第一子鳍部和第二鳍部内形成源/漏区。
[0025] 可选地，所述栅极结构包括横跨所述第一子鳍部的顶部和侧壁的栅介质层、以及位于所述栅介质层表面的栅电极层。
[0026] 可选地，所述栅介质层的材料为氧化硅或高K介质，所述栅电极层的材料为多晶硅或金属。
[0027] 与现有技术相比，本发明的技术方案具有以下优点：
[0028] 所述半导体器件包括位于相邻沟槽之间的半导体衬底表面的第一子鳍部、以及由所述第一子鳍部包裹的第二子鳍部，且所述第二子鳍部的材料的晶格常数大于所述第一子鳍部，则所述第一子鳍部和第二子鳍部之间因晶格失配而应力增大，使载流子在第一子鳍部的迁移率提高，从而提高了器件的驱动电流，减少漏电流的产生，提高了器件性能。
[0029] 进一步的，所述半导体器件包括具有横跨上述半导体器件的鳍部顶部和侧壁的栅极结构，由于所述第一子鳍部和第二子鳍部之间因晶格失配而应力增大，则所述鳍部与栅极结构相接触的沟道区内的应力增大，沟道区内的载流子迁移率提高，从而减少了器件的漏电流，提高了鳍式场效应管的性能。
[0030] 所述半导体器件的形成方法的工艺简单，在第一子鳍部层内形成第二子鳍部，所述第一子鳍部包裹第二子鳍部，且所述第二子鳍部的材料的晶格常数大于所述第一子鳍部层，则所形成的第一子鳍部和第二子鳍部之间因晶格失配而应力增大，使所形成的器件内载流子在第一子鳍部内的迁移率提高，从而能够提高器件的驱动电流，而且减少器件漏电流的产生，提高了器件性能。
[0031] 进一步的，在所述半导体器件的形成方法基础上，形成横跨所述鳍部的顶部和侧壁的栅极结构，由于所形成的第一子鳍部和第二子鳍部之间因晶格失配而应力增大，则所形成的鳍部与所述栅极结构与相接触的沟道区内的应力增大，则使沟道区内的载流子迁移率提高，所形成的鳍式场效应管的驱动电流增大，漏电流减小，性能提高。附图说明
[0032] 图1是现有技术的鳍式场效应管的结构示意图；
[0033] 图2是本发明第一实施例所述半导体器件的形成方法的流程示意图；
[0034] 图3至图8是第一实施例所述半导体器件的形成过程的剖面结构示意图；
[0035] 图9和图11是第二实施例所述鳍式场效应管的形成过程的剖面结构示意图；
[0036] 图10为图9在AA’方向上的剖面结构示意图。
具体实施方式
[0037] 如背景技术所述，现有技术的鳍式场效应管的驱动电流较小、漏电流较大、性能不佳。
[0038] 经发明人的研究发现，现有技术的鳍式场效应管的驱动电流较小、漏电流较大是由于随着工艺节点的缩小，鳍部与栅极结构相接触的沟道区的尺寸也相应减小，然而工作电流不会相应减小；因此在保持工作电流大小不变的情况下，载流子容易在鳍部发生扩散，从而产生漏电流，使驱动电流减小，偏置温度不稳定(BTI，Bias Temperature Instability)，器件的性能变差。
[0039] 经过发明人的进一步研究，发明人提出了一种鳍式场效应管的鳍部，所述鳍部包括：位于外层的第一子鳍部，以及由第一子鳍部包裹的第二子鳍部，所述第二子鳍部的材料的晶格常数大于所述第一子鳍部层，则所述第一子鳍部和第二子鳍部之间存在晶格失配而产生的应力，使所述第一子鳍部和第二子鳍部内的载流子迁移率提高；由所述鳍部形成的鳍式场效应管的迁移率提高，从而驱动电流提高，漏电流减少，器件的性能改善。
[0040] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
[0041] 第一实施例
[0042] 图2是本发明第一实施例所述半导体器件的形成方法的流程示意图，包括步骤：
[0043] 步骤S101，提供半导体衬底，所述半导体衬底内具有若干沟槽，所述沟槽内具有绝缘层，所述绝缘层的表面与半导体衬底表面齐平，相邻所述沟槽之间的半导体衬底表面具有第一子鳍部层；
[0044] 步骤S102，在所述半导体衬底、绝缘层和第一子鳍部层表面形成掩膜层，所述掩膜层暴露出需要形成第二子鳍部的对应位置的第一子鳍部层表面；
[0045] 步骤S103，以所述掩膜层为掩膜，去除部分厚度的第一子鳍部层，形成开口；
[0046] 步骤S104，在所述开口内形成第二子鳍部，所述第二子鳍部的表面低于所述第一子鳍部层的顶部，所述第二子鳍部的材料的晶格常数大于所述第一子鳍部层；
[0047] 步骤S105，在所述第二子鳍部表面覆盖半导体材料直至与第一子鳍部层顶部齐平，所覆盖的半导体材料和第一子鳍部层形成第一子鳍部，所述半导体材料与所述第一子鳍部层的材料一致；
[0048] 步骤S106，在形成第一子鳍部后，去除掩膜层。
[0049] 本实施例所述半导体器件的形成方法，在所述第一子鳍部层内形成开口内形成第二子鳍部，在所述第二子鳍部表面覆盖半导体材料直至与第一子鳍部层顶部齐平，形成第一子鳍部，且所述第二子鳍部的材料的晶格常数大于所述第一子鳍部，则所形成的第一子鳍部和第二子鳍部之间存在晶格失配而产生的应力，从而使载流子在第一子鳍部和第二子鳍部内的迁移率提高；进而提高了所形成的半导体器件的驱动电流，减少漏电流的产生，使所形成的器件性能良好。
[0050] 以下将结合附图对本实施例所述鳍式场效应管的形成方法进行说明，图3至图8是本实施例所述半导体器件的形成过程的剖面结构示意图。
[0051] 请参考图3，提供半导体衬底100，所述半导体衬底100内具有若干沟槽101，所述沟槽101内具有绝缘层102，所述绝缘层102的表面与半导体衬底100表面齐平，相邻所述沟槽101之间的半导体衬底100表面具有第一子鳍部层103。
[0053] 所述沟槽101的形成工艺为刻蚀工艺；所述绝缘层102的材料为氧化硅或氮化硅，所述绝缘层102的形成工艺为沉积工艺，较佳的是化学气相沉积工艺；所述相邻沟槽101之间的半导体衬底100与后续工艺形成的第一子鳍部和第二子鳍部共同构成鳍部结构。
[0054] 所述第一子鳍部层103的材料为硅或硅锗，所述第一子鳍部层103的厚度为40～100纳米，所述第一子鳍部层103用于在后续工艺中形成第一子鳍部，并在所述第一子鳍部层103内形成第二子鳍部。
[0055] 在本实施例中，所述第一子鳍部层103的形成工艺为选择性外延沉积工艺；所述选择性外延沉积工艺的参数为：温度为500～800℃，气压为1托～100托；当所述第一子鳍部层103的材料为硅时，所述选择性外延沉积工艺的反应气体包括：硅源气体、HCl、B2H6和H2，其中硅源气体、HCl和B2H6的流量为1sccm～1000sccm，H2的流量为0.1slm～50slm；所述硅源气体包括：SiH4和SiH2Cl2中的一种或两种；当所述第一子鳍部层103的材料为硅锗时，所述反应气体还包括：锗源气体GeH4。
[0056] 在另一实施例中，当所述半导体衬底100和第一子鳍部层103均为硅时，所述第一子鳍部层103的形成工艺为：在所述半导体衬底100内刻蚀形成沟槽101；在所述沟槽101内沉积形成绝缘层102，所述绝缘层102的表面低于所述半导体衬底100表面，则高于所述绝缘层102表面的半导体衬底100成为第一子鳍部层103。
[0057] 需要说明的是，在本实施例中，所述沟槽101的侧壁由上侧壁和下侧壁构成；所述上侧壁与所述半导体衬底100表面垂直，且所述上侧壁的高度h2为40～300纳米；所述下侧壁倾斜，使所述沟槽101的底部宽度小于顶部开口宽度，且所述下侧壁与所述半导体衬底100表面的夹角f为85°；所述沟槽101的深度h1为100～300纳米；所述相邻沟槽101的水平中点之间的距离l为10～60纳米；所述沟槽101的底部向半导体衬底100内凹陷的，且底部边缘的切线与半导体衬底100表面的夹角g为60～80°；所述沟槽101的形状有利于沉积填充绝缘材料，使所形成的绝缘层102内缺陷较少，减少了漏电流的产生，从而隔离效果更好，器件性能更佳。
[0058] 请参考图4，在所述半导体衬底100、绝缘层102和第一子鳍部层103表面形成掩膜层104，所述掩膜层104暴露出需要形成第二子鳍部(未示出)的对应位置的第一子鳍部层103表面。
[0059] 所述掩膜层104用于在后续工艺中保护所述第一子鳍部层103表面，所述掩膜层104的材料为氮化硅，所述掩膜层104的厚度为 所述掩膜层104用于定义出在后续需要在所述第一子鳍部层103内形成的第二子鳍部在所述第一子鳍部层103表面的对应位置；所述硬掩膜层104的形成工艺为：在所述半导体衬底100、绝缘层102和第一子鳍部层
103表面沉积形成掩膜薄膜，较佳的是化学气相沉积工艺；在所述掩膜薄膜表面形成光刻胶层；图形化所述光刻胶层，暴露出需要形成第二子鳍部的对应位置；以所述光刻胶层为掩膜刻蚀所述掩膜薄膜，形成掩膜层104。
103表面沉积形成掩膜薄膜，较佳的是化学气相沉积工艺；在所述掩膜薄膜表面形成光刻胶层；图形化所述光刻胶层，暴露出需要形成第二子鳍部的对应位置；以所述光刻胶层为掩膜刻蚀所述掩膜薄膜，形成掩膜层104。
[0060] 请参考图5，以所述掩膜层104为掩膜，去除部分厚度的第一子鳍部层103，在所述第一子鳍部层103内形成开口105。
[0061] 所述开口105用于在后续工艺中形成第二子鳍部，再于所述第二子鳍部表面覆盖半导体材料后，使所述第二子鳍部形成于第一子鳍部内，而第二子鳍部的晶格常数大于第一子鳍部，从而使第一子鳍部和第二子鳍部之间的应力增大，则载流子在后续形成的第一子鳍部和第二子鳍部之间的迁移率提高；所述开口105的深度为 所述开口105的形成工艺为刻蚀工艺，较佳的是各向异性的干法刻蚀；在本实施例中，所述开口105的形成工艺为各向异性的干法刻蚀，所述干法刻蚀的参数为：刻蚀气体为氯气、溴化氢或氯气和溴化氢的混合气体，其中，溴化氢的流量为200～800sccm，氯气的流量为20～100sccm，作为载气的惰性气体的流量为50～1000sccm，刻蚀腔室的压力为2～200mTorr，刻蚀时间为15～60秒。
[0062] 请参考图6，在所述开口105(如图5)内形成第二子鳍部106，所述第二子鳍部106的表面低于所述第一子鳍部层103的顶部，所述第二子鳍部106的材料的晶格常数大于所述第一子鳍部层103。
[0063] 所述第二子鳍部106的材料为硅锗、硅锗锡或锗；当所述第一子鳍部层103的材料为硅时，所述第二子鳍部106的材料为硅锗或硅锗锡；当所述第一子鳍部层103的材料为硅锗时，所述第二子鳍部106的材料为锗或锗锡；所述第二子鳍部106的表面低于所述第一子鳍部层103的顶部，则后续工艺在所述第二子鳍部106表面覆盖半导体材料后，所形成的第一子鳍部能够包裹所述第二子鳍部，而所述第二子鳍部106的材料的晶格常数大于第一子鳍部，则所述第一子鳍部层103和第二子鳍部106之间存在因晶格失配而产生的应力，从而使载流子在第一子鳍部和第二子鳍部106内的迁移率提高，漏电流减少，所形成的器件性能改善。
[0064] 所述第二子鳍部106的厚度为 所述第二子鳍部106的形成工艺为选择性外延沉积工艺，所述形成第二子鳍部106的选择性外延沉积工艺与形成第一子鳍部时相同；当所述第二子鳍部106的材料为硅锗锡时，所述选择性外延沉积工艺与的反应气体还包括锡源气体SnH4。
[0065] 请参考图7，在所述第二子鳍部106表面覆盖半导体材料直至与第一子鳍部层103(如图6)顶部齐平，所覆盖的半导体材料和第一子鳍部层103形成第一子鳍部107，所述半导体材料与所述第一子鳍部层103的材料一致。
[0066] 所述半导体材料与第一子鳍部层103的材料一致为硅或硅锗，所述覆盖半导体材料的工艺为选择性外延沉积工艺，所述选择性外延沉积工艺与形成第一子鳍部层103的工艺一致，在此不作赘述。
[0067] 所形成的第一子鳍部107与第二子鳍部106之间存在因晶格失配而产生的应力，则载流子在所述第一子鳍部107和第二子鳍部106内的迁移率提高，从而提高了器件的驱动电流，减少了器件的漏电流，进而提高了器件性能。
[0068] 需要说明的是，相邻绝缘层102之间的半导体衬底100、第一子鳍部106和第二子鳍部106共同构成鳍部结构。
[0069] 请参考图8，在形成第一子鳍部107后，去除掩膜层104(如图7)。
[0070] 所述去除掩膜层104的工艺为干法刻蚀或湿法刻蚀，较佳的是湿法刻蚀工艺；在本实施例中，采用湿法刻蚀去除所述掩膜层104，所述湿法刻蚀的刻蚀液为磷酸。
[0071] 上述步骤完成之后，本实施例所述半导体器件制作完成。本实施例所述半导体器件的形成方法中，在所述第一子鳍部107内形成第二子鳍部106，所述第一子鳍部107完全包裹所述第二子鳍部106，且所述第二子鳍部106的材料的晶格常数大于第一子鳍部107，则所述第一子鳍部107和第二子鳍部106存在因晶格失配而产生的应力，从而使载流子在所述第一子鳍部107和第二子鳍部106内的迁移率提高；所形成的半导体器件的驱动电流增大，漏电流减少，性能改善。
[0072] 本发明的发明人还提供一种基于上述方法所形成的半导体器件，请参考图8，包括：半导体衬底100，所述半导体衬底内具有若干沟槽101；位于所述沟槽101内的绝缘层102，所述绝缘层102的表面与半导体衬底100表面齐平；位于相邻沟槽101之间的半导体衬底100表面的鳍部，所述鳍部包括：位于外层的第一子鳍部107，以及位于所述第一子鳍部
107内的由第一子鳍部107包裹的第二子鳍部106，所述第二子鳍部106的材料的晶格常数大于所述第一子鳍部107。
107内的由第一子鳍部107包裹的第二子鳍部106，所述第二子鳍部106的材料的晶格常数大于所述第一子鳍部107。
[0073] 所述半导体衬底100用于为后续工艺提供工作平台，所述半导体衬底100的材料为硅、硅锗、碳化硅、绝缘体上硅或III-V族化合物(氮化硅或砷化镓等)。
[0074] 所述第一子鳍部107的材料为硅或硅锗；当所述第一子鳍部107的材料为硅时，所述第二子鳍部106的材料为硅锗或硅锗锡；当所述第一子鳍部107的材料为硅锗时，所述第二子鳍部106的材料为锗或锗锡；所述第一子鳍部107和第二子鳍部106之间存在因晶格失配而产生的应力，从而使载流子在所述第一子鳍部107和第二子鳍部106的迁移率提高；则所述半导体器件的驱动电流增大，漏电流减少，性能提高。
[0075] 所述第一子鳍部107的厚度为 所述第二子鳍部106的厚度为所述绝缘层102的材料为氧化硅或氮化硅。
[0076] 需要说明的是，相邻绝缘层102之间的半导体衬底100、第一子鳍部107和第二子鳍部106共同构成鳍部结构。
[0077] 需要说明的是，在本实施例中，请参考图3，所述沟槽101的侧壁由上侧壁和下侧壁构成；所述上侧壁与所述半导体衬底表面垂直，且所述上侧壁的高度h2为40～300纳米；所述下侧壁倾斜，使所述沟槽101的底部宽度小于顶部开口宽度，且所述下侧壁与所述半导体衬底表面的夹角f为85°；所述沟槽101的深度h1为100～300纳米；所述相邻沟槽101的水平中点之间的距离l为10～60纳米；所述沟槽101的底部向半导体衬底100内凹陷的，且底部边缘的切线与半导体衬底100表面的夹角g为60～80°；所述沟槽101的形状能够使沟槽101内的绝缘层102的质量好，缺陷少，提高隔离效果，是器件性能提高。
[0078] 本实施例所述半导体器件中，所述第二子鳍部106位于所述第一子鳍部107内，且所述第一子鳍部107完全包裹所述第二子鳍部106，且所述第二子鳍部106的材料的晶格常数大于所述第一子鳍部107，则所述第一子鳍部107和第二子鳍部106之间存在应力，从而提高了载流子的迁移率；所述半导体器件的驱动电路提高，漏电流减少，性能改善。
[0079] 第二实施例
[0080] 相应的，发明人还提供了一种鳍式场效应管的形成方法，在第一实施例所形成的半导体器件(如图8)的基础上，还包括：
[0081] 请参考图9和图10，图10为图9在AA’方向上的剖面结构示意图，在所述半导体衬底100、绝缘层102和第一子鳍部107表面形成横跨所述第一子鳍部107的顶部和侧壁的栅极结构108。
[0082] 所述栅极结构108包括：横跨所述第一子鳍部107的顶部层和侧壁层的栅介质层110、以及位于所述栅介质层110表面的栅电极层111。
[0083] 所述栅电极层111的材料为多晶硅或金属；当所述栅电极层111的材料为多晶硅时，所述栅介质层110为氧化硅；当所述栅电极层111的材料为金属时，所述栅介质层110为高K材料。
[0084] 请参考图11，在所述栅极结构108两侧的第一子鳍部107和第二子鳍部106内形成源/漏区109。
[0085] 所述源/漏区109的形成工艺为，以所述栅极结构108为掩膜，在所述栅极结构108两侧的第一子鳍部107和第二子鳍部106内进行离子注入形成源/漏区109；需要说明但是，当需要形成PMOS晶体管时，注入p型离子硼或铟；当需要形成PMOS晶体管时，离子注入n型离子磷或砷离子。
[0086] 上述步骤完成之后，本实施例所述鳍式场效应管制作完成。本实施例所形成的鳍式场效应管中，所述第一子鳍部107和第二子鳍部106之间因晶格失配而存在应力，则形成的鳍式场效应管的沟道区内载流子迁移率提高，使驱动电流增大，漏电流减少，性能提高。
[0087] 本发明的发明人还提供一种基于上述方法所形成的鳍式场效应管，请参考图9和图11，在第一实施例所述半导体器件(如图8)的基础上，还包括：横跨所述第一子鳍部107的顶部和侧壁的栅极结构108；位于所述栅极结构108两侧的第一子鳍部107和第二子鳍部106内的源/漏区。
[0088] 综上所述，所述半导体器件包括位于相邻沟槽之间的半导体衬底表面的第一子鳍部、以及位于所述第一子鳍部内由所述第一子鳍部包裹的第二子鳍部，且所述第二子鳍部的材料的晶格常数大于所述第一子鳍部，则所述第一子鳍部和第二子鳍部之间因晶格失配而应力增大，使载流子在第一子鳍部和第二子鳍部内的迁移率提高，从而提高了器件的驱动电流，减少漏电流的产生，提高了器件性能。
[0089] 所述鳍式场效应管具有横跨上述半导体器件的鳍部顶部和侧壁的栅极结构，由于所述第一子鳍部和第二子鳍部之间因晶格失配而应力增大，则所述鳍部与栅极结构相接触的沟道区内的应力增大，沟道区内的载流子迁移率提高，从而减少了器件的漏电流，提高了鳍式场效应管的性能。
[0090] 所述半导体器件的形成方法的工艺简单，在第一子鳍部层内形成第二子鳍部，所述第一子鳍部包裹第二子鳍部，且所述第二子鳍部的材料的晶格常数大于所述第一子鳍部层，则所形成的第一子鳍部和第二子鳍部之间因晶格失配而应力增大，使所形成的器件内载流子在第一子鳍部和第二子鳍部内的迁移率提高，从而能够提高器件的驱动电流，而且减少器件漏电流的产生，提高了器件性能。
[0091] 所述鳍式场效应管的形成方法在上述半导体器件的形成方法的基础上，形成横跨所述鳍部的顶部和侧壁的栅极结构，由于所形成的第一子鳍部和第二子鳍部之间因晶格失配而应力增大，则所形成的鳍部与所述栅极结构与相接触的沟道区内的应力增大，则使沟道区内的载流子迁移率提高，所形成的鳍式场效应管的驱动电流增大，漏电流减小，性能提高。
[0092] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
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