具有设计的轮廓的栅极结构及其形成方法
阅读：1013发布：2020-09-23
专利汇可以提供具有设计的轮廓的栅极结构及其形成方法专利检索，专利查询，专利分析的服务。并且本 发明 提供了 半导体 结构及其形成方法。该半导体结构包括形成在衬底上方的具有弯曲 侧壁 的金属栅极结构。该半导体结构还包括形成在金属栅极结构的弯曲侧壁上的间隔件。此外，金属栅极结构的每个弯曲侧壁均具有顶部、中间部分和底部，并且金属栅极结构的弯曲侧壁的中间部分和底部之间的 角 小于180°。，下面是具有设计的轮廓的栅极结构及其形成方法专利的具体信息内容。
1.一种半导体结构，包括：
金属栅极结构，形成在衬底上方并且具有弯曲侧壁；以及
间隔件，形成在所述金属栅极结构的所述弯曲侧壁上，
其中，所述金属栅极结构的每个弯曲侧壁均具有顶部、中间部分和底部，并且所述金属栅极结构的弯曲侧壁的所述中间部分和所述底部之间的角小于180°，
所述金属栅极结构具有第一宽度、第二宽度，并且其中，所述第一宽度是从所述金属栅极结构的弯曲侧壁的所述顶部和所述中间部分的相交处测量的宽度，所述第二宽度是从所述金属栅极结构的弯曲侧壁的所述中间部分和所述底部的相交处测量的宽度，所述第二宽度大于所述第一宽度。
2.根据权利要求1所述的半导体结构，第三宽度是从所述金属栅极结构的底面测量的宽度，并且所述第二宽度大于所述第三宽度。
3.根据权利要求2所述的半导体结构，其中，所述第二宽度与所述第一宽度的比率在从
1.01至1.51的范围内。
4.根据权利要求2所述的半导体结构，其中，所述第二宽度与所述第三宽度的比率在从
1.01至1.44的范围内。
5.根据权利要求1所述的半导体结构，其中，所述弯曲侧壁的所述顶部具有第一倾斜度，所述弯曲侧壁的所述中间部分具有第二倾斜度，所述弯曲侧壁的所述底部具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同。
6.一种半导体结构，包括：
金属栅极结构，形成在衬底上方；以及
间隔件，形成在所述金属栅极结构的侧壁上，
其中，所述金属栅极结构具有底面和弯曲侧壁，并且所述底面和所述弯曲侧壁之间的角大于90°，
所述金属栅极结构具有顶部、中间部分和底部，所述金属栅极结构的所述顶部和所述中间部分之间的界面具有第一宽度，所述金属栅极结构的所述中间部分和所述底部之间的界面具有大于所述第一宽度的第二宽度并且所述金属栅极结构的所述底部的底面具有大于所述第一宽度的第三宽度。
7.根据权利要求6所述的半导体结构，其中，所述金属栅极结构的所述弯曲侧壁在所述顶部处具有第一倾斜度、在所述中间部分处具有第二倾斜度和在所述底部处具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同。
8.根据权利要求6所述的半导体结构，其中，所述第二宽度与所述第一宽度的比率在从
1.01至1.51的范围内。
9.根据权利要求7所述的半导体结构，其中，所述第三宽度小于所述第二宽度。
10.根据权利要求9所述的半导体结构，其中，所述第二宽度与所述第三宽度的比率在从1.01至1.44的范围内。
11.根据权利要求7所述的半导体结构，其中，所述金属栅极结构的所述中间部分的高度与所述底部的高度的比率在从1.5至3的范围内。
12.一种形成半导体结构的方法，包括：
在衬底上方形成多晶硅层；
在所述多晶硅层上方形成硬掩模结构；
蚀刻所述多晶硅层以在所述硬掩模结构下方形成伪栅极结构；
在所述伪栅极结构的侧壁上方形成间隔件；以及
由金属栅极结构代替所述伪栅极结构，
其中，所述伪栅极结构具有顶部宽度、颈部宽度和底部宽度，并且所述颈部宽度大于所述顶部宽度和所述底部宽度。
13.根据权利要求12所述的形成半导体结构的方法，其中，蚀刻所述多晶硅层以形成所述伪栅极结构的步骤还包括：
通过第一蚀刻工艺蚀刻所述多晶硅层以形成所述伪栅极结构的上部；以及通过第二蚀刻工艺蚀刻所述多晶硅层以形成所述伪栅极结构的底部，
其中，在所述第一蚀刻工艺和所述第二蚀刻工艺中均使用第一蚀刻气体和第二蚀刻气体，并且在所述第一蚀刻工艺中使用的所述第一蚀刻气体与所述第二蚀刻气体的体积比小于在所述第二蚀刻工艺中使用的所述第一蚀刻气体与所述第二蚀刻气体的体积比。
14.根据权利要求13所述的形成半导体结构的方法，其中，所述第一蚀刻气体是CF4，并且所述第二蚀刻气体是Cl2。
15.根据权利要求12所述的形成半导体结构的方法，其中，所述颈部宽度与所述顶部宽度的比率在从1.01至1.51的范围内。
16.根据权利要求12所述的形成半导体结构的方法，其中，所述颈部宽度与所述底部宽度的比率在从1.01至1.44的范围内。
17.根据权利要求12所述的形成半导体结构的方法，其中，所述顶部宽度是所述伪栅极结构的顶面的宽度，所述底部宽度是所述伪栅极结构的底面的宽度，并且所述颈部宽度是从位于所述伪栅极结构的顶面和底面之间的位置测量的所述伪栅极结构的最大宽度。
18.根据权利要求17所述的形成半导体结构的方法，其中，从所述伪栅极结构的顶面至底面测量第一距离，从所述伪栅极结构的底面至测量所述颈部宽度的位置处测量第二距离，并且所述第二距离与所述第一距离的比率在从0.26至0.39的范围内。
19.根据权利要求12所述的形成半导体结构的方法，其中，所述金属栅极结构具有顶面、底面和弯曲侧壁，并且所述顶面和所述弯曲侧壁之间的角与所述底面和所述弯曲侧壁之间的角均大于90°。
具有设计的轮廓的栅极结构及其形成方法
技术领域
背景技术
[0002] 半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
[0003] 用于增大计算机中的性能的一个重要驱动力是较高集成度的电路。这通过使给定芯片上的器件尺寸微型化或缩小来实现。容差在能够使芯片上的尺寸缩小方面起着重要作用。
[0004] 随着技术节点缩小，在一些集成电路(IC)设计中，期望用金属栅极代替通常的多晶硅栅极以在部件尺寸减小的情况下改进器件性能。形成金属栅极的一个工艺称为“后栅极”工艺。在“后栅极”工艺中，最后制造金属栅极，这允许后续工艺的数量减少。
[0005] 然而，虽然现有的“后栅极”工艺对于它们的预期目的通常已经足够，但是随着器件不断按比例缩小，它们不是在所有方面都已完全令人满意。
发明内容
[0006] 为了解决现有技术中存在的问题，本发明提供了一种半导体结构，包括：金属栅极结构，形成在衬底上方并且具有弯曲侧壁；以及间隔件，形成在所述金属栅极结构的所述弯曲侧壁上，其中，所述金属栅极结构的每个弯曲侧壁均具有顶部、中间部分和底部，并且所述金属栅极结构的弯曲侧壁的所述中间部分和所述底部之间的角小于180°。
[0007] 在上述半导体结构中，其中，所述金属栅极结构具有第一宽度、第二宽度和第三宽度，并且其中，所述第一宽度是从所述金属栅极结构的弯曲侧壁的所述顶部和所述中间部分的相交处测量的宽度，所述第二宽度是从所述金属栅极结构的弯曲侧壁的所述中间部分和所述底部的相交处测量的宽度，所述第三宽度是从所述金属栅极结构的底面测量的宽度，并且所述第二宽度大于所述第一宽度。
[0008] 在上述半导体结构中，其中，所述金属栅极结构具有第一宽度、第二宽度和第三宽度，并且其中，所述第一宽度是从所述金属栅极结构的弯曲侧壁的所述顶部和所述中间部分的相交处测量的宽度，所述第二宽度是从所述金属栅极结构的弯曲侧壁的所述中间部分和所述底部的相交处测量的宽度，所述第三宽度是从所述金属栅极结构的底面测量的宽度，并且所述第二宽度大于所述第一宽度，其中，所述第二宽度与所述第一宽度的比率在从约1.01至约1.51的范围内。
[0009] 在上述半导体结构中，其中，所述金属栅极结构具有第一宽度、第二宽度和第三宽度，并且其中，所述第一宽度是从所述金属栅极结构的弯曲侧壁的所述顶部和所述中间部分的相交处测量的宽度，所述第二宽度是从所述金属栅极结构的弯曲侧壁的所述中间部分和所述底部的相交处测量的宽度，所述第三宽度是从所述金属栅极结构的底面测量的宽度，并且所述第二宽度大于所述第一宽度，其中，所述第二宽度与所述第三宽度的比率在从约1.01至约1.44的范围内。
[0010] 在上述半导体结构中，其中，所述弯曲侧壁的所述顶部具有第一倾斜度，所述弯曲侧壁的所述中间部分具有第二倾斜度，所述弯曲侧壁的所述底部具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同。
[0011] 根据本发明的另一方面，提供了一种半导体结构，包括：金属栅极结构，形成在衬底上方；以及间隔件，形成在所述金属栅极结构的侧壁上，其中，所述金属栅极结构具有底面和弯曲侧壁，并且所述底面和所述弯曲侧壁之间的角大于90°。
[0012] 在上述半导体结构中，其中，所述金属栅极结构具有顶部、中间部分和底部，所述金属栅极结构的所述弯曲侧壁在所述顶部处具有第一倾斜度、在所述中间部分处具有第二倾斜度和在所述底部处具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同。
[0013] 在上述半导体结构中，其中，所述金属栅极结构具有顶部、中间部分和底部，所述金属栅极结构的所述弯曲侧壁在所述顶部处具有第一倾斜度、在所述中间部分处具有第二倾斜度和在所述底部处具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同，其中，所述金属栅极结构的所述顶部和所述中间部分之间的界面具有第一宽度，并且所述金属栅极结构的所述中间部分和所述底部之间的界面具有大于所述第一宽度的第二宽度。
[0014] 在上述半导体结构中，其中，所述金属栅极结构具有顶部、中间部分和底部，所述金属栅极结构的所述弯曲侧壁在所述顶部处具有第一倾斜度、在所述中间部分处具有第二倾斜度和在所述底部处具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同，其中，所述金属栅极结构的所述顶部和所述中间部分之间的界面具有第一宽度，并且所述金属栅极结构的所述中间部分和所述底部之间的界面具有大于所述第一宽度的第二宽度，其中，所述第二宽度与所述第一宽度的比率在从约1.01至约1.51的范围内。
[0015] 在上述半导体结构中，其中，所述金属栅极结构具有顶部、中间部分和底部，所述金属栅极结构的所述弯曲侧壁在所述顶部处具有第一倾斜度、在所述中间部分处具有第二倾斜度和在所述底部处具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同，其中，所述金属栅极结构的所述中间部分和所述底部之间的界面具有第二宽度，并且所述金属栅极结构的所述底部的底面具有小于所述第二宽度的第三宽度。
[0016] 在上述半导体结构中，其中，所述金属栅极结构具有顶部、中间部分和底部，所述金属栅极结构的所述弯曲侧壁在所述顶部处具有第一倾斜度、在所述中间部分处具有第二倾斜度和在所述底部处具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同，其中，所述金属栅极结构的所述中间部分和所述底部之间的界面具有第二宽度，并且所述金属栅极结构的所述底部的底面具有小于所述第二宽度的第三宽度，其中，所述第二宽度与所述第三宽度的比率在从约1.01至约1.44的范围内。
[0017] 在上述半导体结构中，其中，所述金属栅极结构具有顶部、中间部分和底部，所述金属栅极结构的所述弯曲侧壁在所述顶部处具有第一倾斜度、在所述中间部分处具有第二倾斜度和在所述底部处具有第三倾斜度，并且所述第一倾斜度、所述第二倾斜度和所述第三倾斜度彼此不同，其中，所述金属栅极结构的所述中间部分的高度与所述底部的高度的比率在从约1.5至约3的范围内。
[0018] 根据本发明的又一方面，提供了一种形成半导体结构的方法，包括：在衬底上方形成多晶硅层；在所述多晶硅层上方形成硬掩模结构；蚀刻所述多晶硅层以在所述硬掩模结构下方形成伪栅极结构；在所述伪栅极结构的侧壁上方形成间隔件；以及由金属栅极结构代替所述伪栅极结构，其中，所述伪栅极结构具有顶部宽度、颈部宽度和底部宽度，并且所述颈部宽度大于所述顶部宽度和所述底部宽度。
[0019] 在上述方法中，其中，蚀刻所述多晶硅层以形成所述伪栅极结构的步骤还包括：通过第一蚀刻工艺蚀刻所述多晶硅层以形成所述伪栅极结构的上部；以及通过第二蚀刻工艺蚀刻所述多晶硅层以形成所述伪栅极结构的底部，其中，在所述第一蚀刻工艺和所述第二蚀刻工艺中均使用第一蚀刻气体和第二蚀刻气体，并且在所述第一蚀刻工艺中使用的所述第一蚀刻气体与所述第二蚀刻气体的体积比小于在所述第二蚀刻工艺中使用的所述第一蚀刻气体与所述第二蚀刻气体的体积比。
[0020] 在上述方法中，其中，蚀刻所述多晶硅层以形成所述伪栅极结构的步骤还包括：通过第一蚀刻工艺蚀刻所述多晶硅层以形成所述伪栅极结构的上部；以及通过第二蚀刻工艺蚀刻所述多晶硅层以形成所述伪栅极结构的底部，其中，在所述第一蚀刻工艺和所述第二蚀刻工艺中均使用第一蚀刻气体和第二蚀刻气体，并且在所述第一蚀刻工艺中使用的所述第一蚀刻气体与所述第二蚀刻气体的体积比小于在所述第二蚀刻工艺中使用的所述第一蚀刻气体与所述第二蚀刻气体的体积比，其中，所述第一蚀刻气体是CF4，并且所述第二蚀刻气体是Cl2。
[0021] 在上述方法中，其中，所述颈部宽度与所述顶部宽度的比率在从约1.01至约1.51的范围内。
[0022] 在上述方法中，其中，所述颈部宽度与所述底部宽度的比率在从约1.01至约1.44的范围内。
[0023] 在上述方法中，其中，所述顶部宽度是所述伪栅极结构的顶面的宽度，所述底部宽度是所述伪栅极结构的底面的宽度，并且所述颈部宽度是从位于所述伪栅极结构的所述顶面和所述底面之间的位置测量的所述伪栅极结构的最大宽度。
[0024] 在上述方法中，其中，所述顶部宽度是所述伪栅极结构的顶面的宽度，所述底部宽度是所述伪栅极结构的底面的宽度，并且所述颈部宽度是从位于所述伪栅极结构的所述顶面和所述底面之间的位置测量的所述伪栅极结构的最大宽度，其中，从所述伪栅极结构的所述顶面至所述底面测量第一距离，从所述伪栅极结构的所述底面至测量所述颈部宽度的位置处测量第二距离，并且所述第二距离与所述第一距离的比率在从约0.26至约0.39的范围内。
[0026] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0027] 图1A至图1M是根据一些实施例的形成半导体结构的各个阶段的截面示图。
具体实施方式
[0028] 以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0029] 而且，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文中使用的空间相对描述符可以同样地作出相应的解释。
[0030] 根据本发明的一些实施例提供了半导体结构的实施例。该半导体结构包括金属栅极结构。通过后栅极工艺形成金属栅极。其中，形成伪栅极结构并且然后由金属栅极结构代替。伪栅极结构的轮廓设计为改进产生的金属栅极结构的电性能。
[0031] 图1A至图1M是根据一些实施例的形成半导体结构的各个阶段的截面示图。如图1A所示，根据一些实施例，提供了衬底102。衬底102可以是诸如硅晶圆的半导体晶圆。可选地或额外地，衬底102可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料的实例可以是但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料的实例可以是但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料的实例可以是但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。
[0032] 此外，衬底102可以包括诸如掺杂区、层间介电(ILD)层和/或导电部件的结构。此外，衬底102还可以包括将被图案化的单个或多个材料层。例如，材料层可以包括硅层、介电层和/或掺杂的多晶硅层。
[0035] 在一些实施例中，伪栅极介电层106由诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐或金属的氮氧化物的高k介电材料制成。高k介电材料的实例包括但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适用的介电材料。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成伪栅极介电层106。
[0036] 在一些实施例中，伪栅电极层108是多晶硅层。在一些实施例中，硬掩模层110由氧化硅、氮化硅、氮氧化硅或碳化硅制成。可以通过CVD、PVD、ALD、HDPCVD、MOCVD或PECVD形成硬掩模层110。
[0037] 接下来，如图1C所示，根据一些实施例，图案化硬掩模层110以形成硬掩模结构112。可以通过光刻图案化工艺图案化硬掩模层110。光刻图案化工艺可以包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(例如，硬烘烤)和/或其他适用的工艺。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻)。
[0038] 在伪栅电极层108上方形成硬掩模结构112之后，蚀刻伪栅电极层108和伪栅极介电层106以形成位于硬掩模结构112下方的伪栅极结构114。如图1D和图1E所示，在一些实施例中，实施第一蚀刻工艺116以形成伪栅极结构114的上部118，并且实施第二蚀刻工艺120以形成伪栅极结构114的底部122。如图1E所示，根据一些实施例，伪栅极结构114包括伪栅电极层108和伪栅极介电层106。
[0039] 更具体地，如图1D所示，根据一些实施例，在第一蚀刻工艺116期间蚀刻伪栅电极层108的上部。在一些实施例中，第一蚀刻工艺116是干蚀刻工艺。在一些实施例中，第一蚀刻工艺116包括使用第一蚀刻气体和第二蚀刻气体。在一些实施例中，第一蚀刻气体是CF4、CH2F2或CHF3。在一些实施例中，第二蚀刻气体是Cl2、HBr或SF6。在一些实施例中，第一蚀刻气体是CF，并且第二蚀刻气体是Cl2。
[0040] 在一些实施例中，在第一蚀刻工艺116中使用的第一蚀刻气体的流量在从约5sccm至约500sccm的范围内。在一些实施例中，在第一蚀刻工艺116中使用的第二蚀刻气体的流量在从约5sccm至约150sccm的范围内。在一些实施例中，在第一蚀刻工艺116中使用的第一蚀刻气体与第二蚀刻气体的体积比在约1.3至约8.3的范围内。
[0041] 如图1E所示，根据一些实施例，在形成伪栅极结构114的上部118之后，在第二蚀刻工艺120期间蚀刻伪栅电极层108的底部和伪栅极介电层106。在一些实施例中，第二蚀刻工艺120是干蚀刻工艺。在一些实施例中，第二蚀刻工艺120包括使用与在第一蚀刻工艺116中使用的那些蚀刻气体相同的第一蚀刻气体和第二蚀刻气体。在一些实施例中，在第二蚀刻工艺120中使用的第一蚀刻气体的流量在从约50sccm至约500sccm的范围内。在一些实施例中，在第二蚀刻工艺120中使用的第二蚀刻气体的流量在从约10sccm至约50sccm的范围内。在一些实施例中，在第二蚀刻工艺120中使用的第一蚀刻气体与第二蚀刻气体的体积比在约1.5至约8.5的范围内。
[0042] 在一些实施例中，在第一蚀刻工艺116中使用的第一蚀刻气体与第二蚀刻气体的体积比小于在第二蚀刻工艺120中使用的第一蚀刻气体与第二蚀刻气体的体积比。通过调整在第一蚀刻工艺116和第二蚀刻工艺120中使用的第一蚀刻气体与第二蚀刻气体的体积比，可以控制产生的伪栅极结构114的轮廓。
[0043] 例如，当使用的第一蚀刻气体与第二蚀刻气体的体积比相对较小时(诸如在第一蚀刻工艺116中使用的那些)，侧壁(例如，上部118的侧壁)相对于衬底102的顶面的倾斜度将相对较小。另一方面，当使用的第一蚀刻气体与第二蚀刻气体的体积比相对较大时(诸如在第二蚀刻工艺120中使用的那些)，侧壁(例如，底部122的侧壁)相对于衬底102的顶面的倾斜度将相对较大。
[0044] 此外，如图1E所示，根据一些实施例，伪栅极结构114具有顶部宽度Wt、颈部宽度Wn和底部宽度Wb。顶部宽度Wt可以定义为伪栅极结构114的顶面的宽度。底部宽度Wb可以定义为伪栅极结构114的底面的宽度。颈部宽度Wn可以定义为从位于伪栅极结构114的顶面和底面之间的位置测量的伪栅极结构114的最大宽度。
[0045] 在一些实施例中，颈部宽度Wn大于顶部宽度Wt和底部宽度Wb。具有相对较大的颈部宽度Wn的伪栅极结构114能够改进在后续工艺中形成的金属栅极结构的电性能，并且该细节将在后文中描述。
[0046] 在一些实施例中，颈部宽度Wn与顶部宽度Wt的比率在从约1.01至约1.51的范围内。当颈部宽度Wn与顶部宽度Wt的比率太大时，金属栅极和侧壁之间的相对较强的粘附将由于较低的电阻而导致器件正偏移。当颈部宽度Wn与顶部宽度Wt的比率太小时，金属栅极和侧壁之间的相对较弱的粘附将由于较高的电阻而导致器件负偏移。在一些实施例中，颈部宽度Wn与底部宽度Wb的比率在从约1.01至约1.44的范围内。类似地，当颈部宽度Wn与底部宽度Wb的比率太大时，产生的器件将不按设计执行。当颈部宽度Wn与底部宽度Wb的比率太小时，由于较松的金属栅极粘附，器件变得更慢。
[0047] 应该注意，虽然图1E中示出的伪栅极结构114分为上部118和底部122，但是在上部118和底部122之间不存在实际的界面。也就是说，图1E中示出的虚线仅用于更好地理解本发明的概念，并且不旨在限制本发明的范围。
[0048] 此外，第一距离D1是从伪栅极结构114的顶面到底面测量的，并且第一距离D1也可以视为伪栅极结构114的高度。第二距离D2是从伪栅极结构114的底面到测量颈部宽度Wn的位置测量的。在一些实施例中，第二距离D2与第一距离D1的比率在从约0.26至约0.39的范围内。
[0049] 如图1F所示，根据一些实施例，在衬底102上形成伪栅极结构114之后，形成介电层116以覆盖位于衬底102上方的伪栅极结构114。介电层116可以由氮化硅、氧化硅、碳化硅、氮氧化硅或其他适用的材料制成。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD(PECVD)形成介电层116。
[0050] 接下来，如图1G所示，根据一些实施例，实施干蚀刻工艺以形成间隔件119。在一些实施例中，干蚀刻工艺包括使用蚀刻气体，并且蚀刻气体包括氦气(He)、氩气(Ar)、溴化氢(HBr)、氮气(N2)、甲烷(CH4)、四氟甲烷(CF4)、单氟甲烷(CH3F)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、氧气(O2)或它们的组合。
[0051] 根据一些实施例，在形成间隔件119之后，在衬底102中形成源极和漏极区。更具体地，如图1H所示，根据一些实施例，使衬底102凹进以形成凹槽121。在一些实施例中，凹槽121与间隔件119对准。可以通过干蚀刻工艺形成凹槽121。
[0052] 然后，如图1I所示，根据一些实施例，进一步蚀刻凹槽121以形成扩展的凹槽121。在一些实施例中，扩展的凹槽121与间隔件119对准。可以通过湿蚀刻工艺形成扩展的凹槽
121。
121。
[0053] 接下来，如图1J所示，根据一些实施例，在扩展的凹槽121中填充半导体材料以形成应变的源极和漏极(SSD)结构124。在一些实施例中，在衬底102的扩展的凹槽121中形成硅锗(SiGe)以形成SiGe源极和漏极结构。应变的源极和漏极结构124可以可选地称为凸起的源极和漏极区。
[0054] 在一些实施例中，通过外延(epi)工艺形成应变的源极和漏极结构124。外延工艺可以包括选择性外延生长(SEG)工艺、CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他适用的外延工艺。外延工艺可以使用气体和/或液体前体，前体可以与衬底102的组分相互作用。沉积的半导体材料可以与衬底102不同。因此，沟道区可以被应变或施加应力以提高器件的载流子迁移率并且增强器件性能。
[0055] 此外，在外延工艺期间可以原位掺杂或不掺杂应变的源极和漏极结构124。如果在外延工艺期间不掺杂应变的源极和漏极结构124，则可以在后续工艺中掺杂。例如，可以通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气体和/或固体源扩散工艺或者其他适用的工艺掺杂应变的源极和漏极结构124。此外，诸如快速热退火工艺的退火工艺可以对应变的源极和漏极结构124进一步处理。然而，应该注意，虽然在图1H至图1M中示出了应变的源极和漏极结构124，但是它们仅是实例，并且本发明的源极和漏极区不限于应变的源极和漏极结构。
[0056] 如图1K所示，根据一些实施例，在形成应变的源极和漏极结构124之后，形成接触蚀刻停止层(CESL)126以覆盖位于衬底102上方的伪栅极结构114。在一些实施例中，接触蚀刻停止层126由氮化硅、氮氧化硅和/或其他适用的材料制成。可以通过等离子体增强CVD、低压CVD、ALD或其他适用的工艺形成接触蚀刻停止层126。
[0057] 根据一些实施例，在形成接触蚀刻停止层126之后，在衬底102上方的接触蚀刻停止层126上形成层间介电(ILD)层128。层间介电层128可以包括由多种介电材料制成的多层，多种介电材料诸如氧化硅、氮化硅、氮氧化硅、正硅酸乙酯(TEOS)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他适用的介电材料。低k介电材料的实例包括但不限于氟掺杂的硅酸盐玻璃(FSG)、碳掺杂的氧化硅、氟化非晶碳、聚对二甲苯、双苯并环丁烯(BCB)或聚酰亚胺。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺形成层间介电层128。
[0059] 在实施抛光工艺之后，伪栅极结构114被金属栅极结构130代替。更具体地，如图1L所示，根据一些实施例，去除伪栅极结构114以形成沟槽132。如先前描述的，伪栅极结构114具有与顶部宽度Wt和底部宽度Wb相比相对较大的颈部宽度Wn。因此，通过去除伪栅极结构114形成的沟槽132也具有相对较大的颈部宽度，沟槽132的颈部宽度大于沟槽132的顶部宽度和底部宽度。
[0060] 可以通过各种蚀刻工艺去除硬掩模结构112、伪栅电极层108和伪栅极介电层106。如图1M所示，根据一些实施例，在去除硬掩模结构112、伪栅电极层108和伪栅极介电层106之后，在沟槽132中形成金属栅极结构130。
[0061] 在一些实施例中，金属栅极结构130包括高k介电层134、功函金属层136和金属栅电极层138。在一些实施例中，高k介电层134由诸如氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化硅、氮化硅、氮氧化硅、氧化锆、氧化钛、氧化铝或二氧化铪-氧化铝(HfO2-Al2O3)合金的高k介电材料制成。
[0062] 根据一些实施例，在高k介电层134上方形成功函金属层136。功函金属层136调节为具有适当的功函数。例如，如果用于PMOS器件的P型功函金属(P金属)是期望的，则可以使用P型功函材料。P型功函材料的实例包括但不限于氮化钛(TiN)、氮化钨(WN)、钨(W)、钌(Ru)、钯(Pd)、铂(Pt)、钴(Co)、镍(Ni)、导电金属氧化物和/或其他适用的材料。
[0063] 另一方面，如果用于NMOS器件的N型功函金属(N金属)是期望的，则可以使用N型功函材料。N型功函材料的实例包括但不限于铝化钛(TiAl)、氮化钛铝(TiAlN)、碳氮化钽(TaCN)、铪(Hf)、锆(Zr)、钛(Ti)、钽(Ta)、铝(Al)、金属碳化物(例如，碳化铪(HfC)、碳化锆(ZrC)、碳化钛(TiC)、碳化铝(AlC))、铝化物和/或其他适用的材料。
[0064] 应该注意，功函金属层136可以是单层或可以包括由多种功函材料制成的多层，虽然图1M中仅示出了一个层，但是不旨在限制本发明的范围。
[0065] 根据一些实施例，在功函金属层136上方形成金属栅电极层138。在一些实施例中，金属栅电极层138由诸如铝、铜、钨、钛、钽、氮化钛、氮化钽、硅化镍、硅化钴、TaC、TaSiN、TaCN、TiAl、TiAlN或其他适用的材料的导电材料制成。可以通过任何适用的工艺将栅极介电层134、功函金属层136和金属栅电极层138形成为任何适用的厚度。
[0066] 应该注意，可以在栅极介电层134、功函金属层136和金属栅电极层138之上和/或之下形成额外的层，诸如衬垫层、界面层、晶种层、粘合层、阻挡层等。此外，栅极介电层134、功函金属层136和金属栅电极层138可以包括一种或多种材料和/或一个或多个层。
[0067] 如上所述，伪栅极结构114具有相对较大的颈部宽度Wn，并且因此，沟槽132也具有相对较大的颈部宽度。沟槽132的相对较大的颈部宽度能够改进金属栅极结构130和间隔件119之间的粘附。此外，根据一些实施例，金属栅极结构130也具有相对较大的颈部宽度。
[0068] 如图1M所示，金属栅极结构130具有顶面、底面和弯曲侧壁。在一些实施例中，底面和弯曲侧壁之间的角θ1大于90°。在一些实施例中，底面和弯曲侧壁之间的角θ1在从约91°至约91.8°的范围内。当底面和弯曲侧壁之间的角θ1太大时，可以发生热载流子效应。当底面和弯曲侧壁之间的角θ1太小时，可以形成金属空隙。
[0069] 此外，如图1M所示，根据一些实施例，金属栅极结构130具有顶部130a、中间部分130b和底部130c。金属栅极结构130的顶部130a可以具有高度Ht。金属栅极结构130的中间部分130b可以具有高度Hm。金属栅极结构130的底部130c可以具有高度Hb。
[0070] 在一些实施例中，高度Ht基本上等于硬掩模结构112的厚度。在一些实施例中，高度Hm基本上等于伪栅极结构114的上部118的厚度。在一些实施例中，高度Hb基本上等于伪栅极结构114的底部122的厚度。在一些实施例中，金属栅极结构130的中间部分130b的高度Hm与底部130c的高度Hb的比率在约1.5至约3的范围内。当高度Hm与高度Hb的比率太大时，可以形成金属空隙。当高度Hm与高度Hb的比率太小时，可以发生热载流子效应。
[0071] 此外，由于金属栅极结构130具有顶部130a、中间部分130b和底部130c，所以金属栅极结构130的每个弯曲侧壁也具有顶部140a、中间部分140b和底部140c。在一些实施例中，金属栅极结构130的弯曲侧壁的中间部分140b和底部140c之间的角θ2小于180°。在一些实施例中，金属栅极结构130的弯曲侧壁的中间部分140b和底部140c之间的角θ2在从约120°至约170°的范围内。
[0072] 如图1M所示，弯曲侧壁的顶部140a可以视为位于顶部130a处的金属栅极结构130的弯曲侧壁，弯曲侧壁的顶部140a具有第一倾斜度。此外，弯曲侧壁的中间部分140b可以视为位于中间部分130b处的金属栅极结构130的弯曲侧壁，弯曲侧壁的中间部分140b具有第二倾斜度，而弯曲侧壁的底部140c可以视为位于底部130c处的金属栅极结构130的弯曲侧壁，弯曲侧壁的底部140c具有第三倾斜度。在一些实施例中，弯曲侧壁的第一倾斜度、第二倾斜度和第三倾斜度彼此不同。
[0073] 此外，金属栅极结构130具有第一宽度W1、第二宽度W2和第三宽度W3。更具体地，金属栅极结构130的顶部130a和中间部分130b之间的界面具有第一宽度W1。也就是说，第一宽度W1是从金属栅极结构130的弯曲侧壁的顶部140a和中间部分140b的相交处测量的宽度。
[0074] 此外，金属栅极结构130的中间部分130b和底部130c之间的界面具有第二宽度W2。也就是说，第二宽度W2是从金属栅极结构130的弯曲侧壁的中间部分140b和底部140c的相交处测量的宽度。此外，第三宽度W3是从金属栅极结构130的底面测量的宽度。
[0075] 在一些实施例中，第二宽度W2大于第一宽度W1和第三宽度W3。在一些实施例中，第二宽度W2与第一宽度W1的比率在从约1.01至约1.51的范围内。当第二宽度W2与第一宽度W1的比率太大时，可以发生器件正偏移并且器件将不按设计执行。当第二宽度W2与第一宽度W1的比率太小时，可以发生器件负偏移并且器件将变得更慢。在一些实施例中，第二宽度W2与第三宽度W3的比率在从约1.01至约1.44的范围内。当第二宽度W2与第三宽度W3的比率太大时，可以发生热载流子效应。当第二宽度W2与第三宽度W3的比率太小时，可以形成金属空隙。
[0076] 应该注意，虽然图1M中示出的金属栅极结构130分为顶部130a、中间部分130b和底部130c，但是在这些部分之间不存在实际的界面。也就是说，图1M中示出的虚线仅用于更好地理解本发明的概念，并不旨在限制本发明的范围。
[0077] 如先前所述的，伪栅极结构114具有相对较大的颈部宽度Wn，并且因此沟槽132也具有相对较大的颈部宽度。沟槽132的相对较大的颈部宽度使形成在其中的金属栅极结构130能够具有与间隔件119的更好的粘附。因此，可以提高金属栅极结构130的电性能。
[0078] 此外，当在具有相对较大的颈部宽度的沟槽132中形成金属栅极结构130时，产生的金属栅极结构130也可以具有更好的均匀性。因此，也提高了在形成包括金属栅极结构130的半导体结构中的良品率。
[0079] 此外，根据一些实施例，通过调整在第一蚀刻工艺116和第二蚀刻工艺120中使用的第一蚀刻气体和第二蚀刻气体的量来控制伪栅极结构114的轮廓。也就是说，可以在不使用复杂的和/或额外的工艺的情况下通过原位调整蚀刻工艺的条件来形成具有设计的轮廓的伪栅极结构114。
[0080] 提供了用于形成半导体结构的实施例。该半导体结构包括金属栅极结构。通过形成伪栅极结构并且然后由金属栅极结构代替伪栅极结构来形成金属栅极结构。设计伪栅极结构的轮廓，从而使得可以提高金属栅极结构的电性能。此外，不需要复杂的工艺。
[0081] 在一些实施例中，提供了一种半导体结构。该半导体结构包括形成在衬底上方的具有弯曲侧壁的金属栅极结构。该半导体结构还包括形成在金属栅极结构的弯曲侧壁上的间隔件。此外，金属栅极结构的每个弯曲侧壁均具有顶部、中间部分和底部，并且金属栅极结构的弯曲侧壁的中间部分和底部之间的角小于180°。
[0082] 在一些实施例中，提供了一种半导体结构。该半导体结构包括形成在衬底上方的金属栅极结构。该半导体结构还包括形成在金属栅极结构的侧壁上的间隔件。此外，金属栅极结构具有底面和弯曲侧壁，并且底面和弯曲侧壁之间的角大于90°。
[0083] 在一些实施例中，提供了一种形成半导体结构的方法。形成半导体结构的方法包括在衬底上方形成多晶硅层以及在多晶硅层上方形成硬掩模结构。形成半导体结构的方法还包括蚀刻多晶硅层以在硬掩模结构下方形成伪栅极结构。形成半导体结构的方法还包括在伪栅极结构的侧壁上方形成间隔件。形成半导体结构的方法还包括由金属栅极结构代替伪栅极结构。此外，伪栅极结构具有顶部宽度、颈部宽度和底部宽度，并且颈部宽度大于顶部宽度和底部宽度。
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