技术领域
[0001] 本
发明涉及输入脉冲信号的脉宽滤波电路及脉宽滤波方法，属于模拟集成电路技术领域。
背景技术
[0002] 输入脉冲信号中往往夹杂着各种噪声信号，若不对这些噪声信号进行处理，而是直接将包含噪声信号的输入脉冲信号输入芯片电路中，则该芯片电路输出的
输出信号可能会被扭曲甚至出错，从而降低该芯片电路的鲁棒性。其中，噪声信号可以包括噪声尖峰、短脉冲信号等等。如图1所示，图1中的输入脉冲信号IN中包含噪声信号，则输出信号OUT中包含噪声信号对应的不规则信号。
[0003] 为了解决上述问题，通常在芯片电路中的输入级设计一种输入脉冲信号的脉宽滤波电路，该脉宽滤波电路所实现的功能至少包括：当输入脉冲信号的脉冲宽度小于滤波宽度时，该输入脉冲信号被滤除，输出信号保持原状态不变；当输入脉冲信号的脉冲宽度大于滤波宽度时，输出信号为该输入脉冲信号，以使该输入脉冲信号被无失真地传输给下一级电路。
[0004] 相关技术中设计的一种输入脉冲信号的脉宽滤波电路为基于闭环反馈
开关控制RC滤波电路，该脉宽滤波电路包括上升电路、下降电路、电容C1、第一
反相器INV1和
控制器。其中，上升电路包括第一
电流源I1、PMOS管P1和第一开关S1，用于为后接电容C1充电；下降电路包括第二电流源I2、NMOS管N1和第二开关S2，用于为后接电容C1提供电荷泄放通道，且第一电流源I1、第二电流源I2和电容C1共同定义滤波宽度。控制器包括第二反相器INV2、第一脉冲产生单元PG1和第二脉冲产生单元PG2，且第一脉冲产生单元PG1产生的第一短脉冲信号SP1用于控制第一开关S1，第二脉冲产生单元PG2产生的第二短脉冲信号SP2用于控制第二开关S2，如图2所示。下面对上述脉宽滤波电路的工作原理进行说明，假设初始状态时输入脉冲信号IN为低电平，则
节点MDS1处的信号MDS1为高电平，第一短脉冲信号SP1为低电平，第二短脉冲信号SP2为低电平，输出信号OUT为低电平，/OUT为高电平。在T1时刻，输入脉冲信号IN的上升沿来临，NMOS管N1
沟道开启，电容C1通过NMOS管N1和第二电流源I2放电，节点MDS1电位开始下降；T2时刻，节点MDS1电位下降至后接第一反相器INV1的
电压阈值VTH(电容C放电时间tFIT1)，第一反相器INV1的输出信号(即电路输出信号OUT)由低电平翻转为高电平，输出信号OUT通过第二脉冲产生单元PG2产生一个正的窄脉冲SP2至开关S2，以使开关S2闭合，节点MDS1的电位被迅速下拉为低电平；T3时刻，第二短脉冲信号SP2的窄脉冲结束，开关S2断开，此时节点MDS1已降为低电平；T4时刻，输入脉冲信号IN的下降沿来临，PMOS管P1沟道开启，
电源电压VDD通过第一电流源I1和PMOS管P1对电容C进行充电，节点MDS1电位开始上升；T5时刻，节点MDS1电位上升至第一反相器INV1的电压阈值VTH(电容C充电时间tFIT2)，第一反相器INV1的输出信号(即电路输出信号OUT)由高电平翻转为低电平，输出信号OUT通过第一脉冲产生单元PG1产生一个正的窄脉冲SP2至开关S1，以使开关S1闭合，节点MDS1的电位被迅速上拉至电源电压VDD(高电平)；T6时刻，第一短脉冲信号SP1的窄脉冲结束，开关S1断开，此时节点MDS1的电位已升为高电平；T6-T7时刻该脉宽滤波电路恢复至初始状态，电容C1上的电压又被充电至电压VDD，之后，该脉宽滤波电路将按照上述周期T1-T7重复工作。
[0005] 虽然上述脉宽滤波电路可以对输入脉冲信号进行滤波，但是，该电路存在以下缺点：1)当输入的脉冲宽度在该脉宽滤波电路的滤波宽度附近时，输出信号会失真；2)该脉宽滤波电路中包含两个脉冲产生单元，而脉冲产生单元需要额外的电容，从而导致脉宽滤波电路的结构较为复杂，占用面积较大。
发明内容
[0006] 本发明提供了一种输入脉冲信号的脉宽滤波电路及脉宽滤波方法，能够在简化电路结构的同时得到低失真的输出信号，从而解决相关技术中的脉宽滤波电路的电路结构复杂且输出信号容易失真的技术问题。
[0007] 本发明具体采用以下技术方案解决上述技术问题：
[0008] 一种输入脉冲信号的脉宽滤波电路，所述脉宽滤波电路包括信号输入端、第一控制电路、第二控制电路、滤波电路和信号输出端；
[0009] 所述信号输入端分别与所述第一控制电路的第一输入端、所述第二控制电路的第一输入端和所述滤波电路的第一输入端相连；所述信号输出端分别与所述第一控制电路的第二输入端、所述第二控制电路的第二输入端和所述滤波电路的输出端相连；所述第一控制电路的输出端与所述滤波电路的第二输入端相连；所述第二控制电路的输出端与所述滤波电路的第三输入端相连；
[0010] 当所述信号输入端输入的输入脉冲信号的脉冲宽度小于所述脉宽滤波电路的滤波宽度时，所述滤波电路在所述第一控制电路和所述第二控制电路的控制下滤除所述输入脉冲信号，并将得到的输出信号发送给所述信号输出端进行输出；
[0011] 当所述信号输入端输入的输入脉冲信号的脉冲宽度大于或等于所述脉宽滤波电路的滤波宽度时，所述滤波电路在所述第一控制电路和所述第二控制电路的控制下保留所述输入脉冲信号，并将得到的输出信号发送给所述信号输出端进行输出，所述输出信号与所述输入脉冲信号的延迟时间大于或等于所述滤波宽度。
[0012] 在一个可选的实施方式中，所述第一控制电路包括第一延时电路、二输入与非
门和第一P沟道金属
氧化物
半导体场效应PMOS管；
[0013] 所述第一延时电路的第一输入端为所述第一控制电路的第一输入端；所述第一延时电路的输出端与所述二输入与非门的第一输入端相连；所述二输入与非门的第二输入端为所述第一控制电路的第二输入端；所述二输入与非门的输出端与所述第一PMOS管的栅极相连；所述第一PMOS管的源极与电源相连；所述第一PMOS管的漏极为所述第一控制电路的输出端；
[0014] 其中，所述第一延时电路包括第二PMOS管、第三PMOS管、第四PMOS管、第一N沟道金属氧化物半导体场效应NMOS管、第二NMOS管、第三NMOS管和第一电容；所述第二PMOS管的源极与电源相连；所述第二PMOS管的栅极与第一偏置电平相连；所述第二PMOS管的漏极与所述第三PMOS管的源极相连；所述第三PMOS管的栅极和所述第一NMOS管的栅极相连后为所述第一延时电路的输入端；所述第三PMOS管的漏极、所述第一NMOS管的漏极、所述第一电容的一端、所述第四PMOS管的漏极和所述第三NMOS管的漏极相连；所述第一NMOS管的源极与所述第二NMOS管的漏极相连；所述第二NMOS管的栅极与第二偏置电平相连；所述第二NMOS管的源极与所述第一电容的另一端接地；所述第四PMOS管的源极与电源相连；所述第三NMOS管的源极接地；所述第四PMOS管的漏极和所述第三NMOS管的漏极相连后为所述第一延时电路的输出端；其中，所述第一电容的充电速度由所述第二PMOS管控制，所述第一电容的放电速度由所述第二NMOS管控制；
[0015] 所述二输入与非门包括第五PMOS管、第六PMOS管、第四NMOS管和第五NMOS管；所述第五PMOS管的源极和所述第六PMOS管的源极分别与电源相连；所述第五PMOS管的漏极、所述第六PMOS管的漏极和所述第四NMOS管的漏极相连后为所述二输入与非门的输出端；所述第五PMOS管的栅极和所述第四NMOS管的栅极相连后为所述二输入与非门的第二输入端；所述第六PMOS管的栅极和所述第五NMOS管的栅极相连后为所述二输入与非门的第一输入端；所述第四NMOS管的源极与所述第五NMOS管的漏极相连，所述第五NMOS管的源极接地。
[0016] 在一个可选的实施方式中，所述第二控制电路包括第二延时电路、二输入或非门和第六NMOS管；
[0017] 所述第二延时电路的第一输入端为所述第二控制电路的第一输入端；所述第二延时电路的输出端与所述二输入或非门的第一输入端相连；所述二输入或非门的第二输入端为所述第二控制电路的第二输入端；所述二输入或非门的输出端与所述第六NMOS管的栅极相连；所述第六NMOS管的源极接地；所述第六NMOS管的漏极为所述第二控制电路的输出端；
[0018] 其中，所述第二延时电路包括第七PMOS管、第八PMOS管、第九PMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第二电容；所述第七PMOS管的源极与电源相连；所述第七PMOS管的栅极与第一偏置电平相连；所述第七PMOS管的漏极与所述第八PMOS管的源极相连；所述第八PMOS管的栅极和所述第七NMOS管的栅极相连后为所述第二延时电路的输入端；所述第八PMOS管的漏极、所述第七NMOS管的漏极、所述第二电容的一端、所述第九PMOS管的漏极和所述第九NMOS管的漏极相连；所述第七NMOS管的源极与所述第八NMOS管的漏极相连；所述第八NMOS管的栅极与第二偏置电平相连；所述第八NMOS管的源极与所述第二电容的另一端接地；所述第九PMOS管的源极与电源相连；所述第九NMOS管的源极接地；所述第九PMOS管的漏极和所述第九NMOS管的漏极相连后为所述第二延时电路的输出端；其中，所述第二电容的充电速度由所述第七PMOS管控制，所述第二电容的放电速度由所述第八NMOS管控制；
[0019] 所述二输入或非门包括第十PMOS管、第十一PMOS管、第十NMOS管和第十一NMOS管；所述第十PMOS管的源极与电源相连；所述第十PMOS管的栅极和所述第十一NMOS管的栅极相连后为所述二输入或非门的第一输入端；所述第十PMOS管的漏极和所述第十一PMOS管的源极相连；所述第十一PMOS管的栅极和所述第十NMOS管的栅极相连后为所述二输入或非门的第二输入端；所述第十一PMOS管的漏极、所述第十NMOS管的漏极和所述第十一NMOS管的漏极相连后为所述二输入或非门的输出端；所述第十NMOS管的源极和所述第十一NMOS管的源极分别接地。
[0020] 在一个可选的实施方式中，所述滤波电路包括三个反相器和一个充放电电路；所述第一个反相器的输入端为所述滤波电路的第一输入端；所述第一个反相器的输出端与所述充放电电路的输入端相连；所述充放电电路的输出端、所述滤波电路的第二输入端和所述滤波电路的第三输入端相连后与第二个反相器的输入端相连；所述第二个反相器的输出端与第三个反相器的输入端相连；所述第三个反相器的输出端为所述滤波电路的输出端，或者，所述滤波电路包括两个反相器、一个充放电电路和一个
施密特触发器；所述第一个反相器的输入端为所述滤波电路的第一输入端；所述第一个反相器的输出端与所述充放电电路的输入端相连；所述充放电电路的输出端、所述滤波电路的第二输入端和所述滤波电路的第三输入端相连后与所述施密特触发器的输入端相连；所述施密特触发器的输出端与第二个反相器的输入端相连；所述第二个反相器的输出端为所述滤波电路的输出端。
[0021] 在一个可选的实施方式中，所述反相器包括第十二PMOS管和第十二NMOS管；
[0022] 所述第十二PMOS管的源极与电源相连；所述第十二PMOS管的栅极与所述第十二NMOS管的栅极相连后为所述反相器的输入端；所述第十二NMOS管的源极接地；所述第十二PMOS管的漏极与所述第十二NMOS管的漏极相连后为所述反相器的输出端。
[0023] 在一个可选的实施方式中，所述施密特触发器包括第十三PMOS管、第十四PMOS管、第十五PMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管；
[0024] 所述第十三PMOS管的源极与电源相连；所述第十三PMOS管的栅极、所述第十四PMOS管的栅极、所述第十三NMOS管的栅极和所述第十四NMOS管的栅极相连后为所述施密特触发器的输入端；所述第十三PMOS管的漏极、所述第十四PMOS管的源极和所述第十五PMOS管的源极相连，所述第十五PMOS管的漏极接地，所述第十四PMOS管的漏极、所述第十五PMOS管的栅极、所述第十三NMOS管的漏极和所述第十五NMOS管的栅极相连后为施密特触发器的输出端；所述第十四NMOS管的漏极、所述第十三NMOS管的源极和所述第十五NMOS管的源极相连；所述第十四NMOS管的源极接地；所述第十五NMOS管的漏极与电源相连。
[0025] 在一个可选的实施方式中，所述充放电电路包括第十六PMOS管、第十七PMOS管、第十六NMOS管、第十七NMOS管和电容；所述第十七PMOS管的栅极和所述第十七NMOS管的栅极相连后为所述充放电电路的输入端；所述第十七PMOS管的源极与所述第十六PMOS管的漏极相连；所述第十六PMOS管的源极与电源相连；所述第十六PMOS管的栅极与第一偏置电平相连；所述第十七PMOS管的漏极、所述第十七NMOS管的漏极、所述第三电容的一端相连后为所述充放电电路的输出端；所述第十七NMOS管的源极与所述第十六NMOS管的漏极相连；所述第十六NMOS管的源极与所述第三电容的另一端分别接地，所述第十六NMOS管的栅极与第二偏置电平相连；其中，所述第三电容的充电速度由作为第一电流源的所述第十六PMOS管控制，所述电容的放电速度由作为第二电流源的所述第十六NMOS管控制；或者，所述充放电电路包括第一
电阻、第二电阻、第十七PMOS管、第十七NMOS管、第三电阻、第四电阻和第三电容；所述第十七PMOS管的栅极和所述第十七NMOS管的栅极相连后为所述充放电电路的输入端；所述第十七PMOS管的源极与所述第二电阻的一端相连；所述第二电阻的另一端与所述第一电阻的一端相连；所述第一电阻的另一端与电源相连；所述第十七PMOS管的漏极、所述第十七NMOS管的漏极、所述第三电容的一端相连后为所述充放电电路的输出端；所述第十七NMOS管的源极与所述第三电阻的一端相连；所述第三电阻的另一端与所述第四电阻的一端相连；所述第四电阻的另一端与所述电容的另一端分别接地；其中，所述第三电容的充电速度由所述第一电阻和所述第二电阻的阻值大小控制，所述第三电容的放电速度由所述第三电阻和所述第四电阻的阻值大小控制。
[0026] 在一个可选的实施方式中，所述第一电容的充电速度、所述第一电容的放电速度、所述第二电容的充电速度和所述第二电容的放电速度大小相等。
[0027] 在一个可选的实施方式中，所述充放电电路中的所述第一电流源和所述第二电流源的电流大小相等；
[0028] 当所述滤波电路还包括三个反相器时，所述第二个反相器的电压阈值为电源的电压值的一半；
[0029] 当所述滤波电路还包括两个反相器和一个施密特触发器时，所述施密特触发器的正向电压阈值为电源的电压值的三分之二，所述施密特触发器的反向电压阈值为电源的电压值的三分之一。
[0030] 在一个可选的实施方式中，所述充放电电路中的所述第一电阻、所述第二电阻、所述第三电阻和所述第四电阻的阻值相等，所述第一电阻和所述第三电阻为同类具有负
温度系数的轻掺杂Poly电阻，所述第二电阻和所述第四电阻为同类具有
正温度系数的重掺杂Poly电阻，且所述第一电阻和所述第三电阻的负温度系数与所述第二电阻和所述第四电阻的正温度系数之和为0；
[0031] 当所述滤波电路还包括三个反相器时，所述第二个反相器的电压阈值为电源的电压值的一半；
[0032] 当所述滤波电路还包括两个反相器和一个施密特触发器时，所述施密特触发器的正向电压阈值为电源的电压值的三分之二，所述施密特触发器的反向电压阈值为电源的电压值的三分之一。
[0033] 一种输入脉冲信号的脉宽滤波方法，应用于如上所述的脉宽滤波电路中，所述方法包括：
[0034] 接收输入脉冲信号；
[0035] 若所述输入脉冲信号的脉冲宽度小于所述脉宽滤波电路的滤波宽度，则滤除所述输入脉冲信号，并输出输出信号；
[0036] 若所述输入脉冲信号的脉冲宽度大于或等于所述脉宽滤波电路的滤波宽度，则保留所述输入脉冲信号，并输出输出信号，所述输出信号与所述输入脉冲信号的延迟时间大于或等于所述滤波宽度。
[0037] 相比
现有技术，本发明技术方案具有以下有益效果：
[0038] (1)本发明通过输入脉冲信号的前馈和输出信号的反馈来控制第一控制电路和第二控制电路，再通过第一控制电路和第二控制电路来控制滤波电路，以使滤波电路在输入脉冲信号的脉冲宽度小于滤波宽度时滤除输入脉冲信号，并将得到的输出信号发送给信号输出端进行输出，从而达到过滤脉冲宽度小于滤波宽度的输入脉冲信号(即噪声信号)的目的；在输入脉冲信号的脉冲宽度大于或等于滤波宽度时保留输入脉冲信号，并将得到的输出信号发送给信号输出端进行输出。本发明基于前馈和反馈控制策略，相比于传统的RC滤波技术而言，具有低失真和传输时延小的特点。
[0039] (2)本发明中用于反馈输出信号的两个端口由简单的二输入与非门、二输入或非门以及MOS管组成，使得电路结构较为简单。
[0040] (3)相比于传统的RC滤波电路而言，本发明无需开关器件，这就使得电路的占用面积较小，易于集成在智能功率芯片(Smart Power Integrated Circuit，SPIC)的内部。
附图说明
[0041] 图1为包含噪声信号的输入脉冲信号以及输出信号的示意图；
[0042] 图2为相关技术中的一种基于闭环反馈开关控制RC滤波的电路示意图；
[0043] 图3为现有技术中的一种基于闭环反馈开关控制RC滤波的工作
波形示意图；
[0044] 图4为本发明提供的输入脉冲信号的脉宽滤波电路的原理示意图；
[0045] 图5为本发明提供的第一种具体实施方式的电路图；
[0046] 图6为图5中电路的工作波形示意图；
[0047] 图7为图5中电路的噪声滤除的工作波形示意图；
[0048] 图8为本发明提供的第二种具体实施方式的电路图；
[0049] 图9为本发明提供的第三种具体实施方式的电路图；
[0050] 图10为图9中电路的工作波形示意图；
[0051] 图11为图9中电路的噪声滤除的工作波形示意图；
[0052] 图12为本发明提供的第四种具体实施方式的电路图；
[0053] 图13为本发明提供的脉宽滤波方法的流程示意图；
[0054] 图14为本发明提供的脉宽滤波方法的流程示意图。
具体实施方式
[0055] 针对现有的RC滤波电路滤波时输出信号失真且电路结构较为复杂的问题，本发明的解决思路是摒弃传统的RC滤波电路，基于输入脉冲信号的前馈和输出信号的反馈的控制策略进行滤波，具有低失真和传输时延小的有益效果。下面对本发明的脉宽滤波电路进行介绍。
[0056] 请参考图4，本
实施例中的脉宽滤波电路包括信号输入端IN、第一控制电路、第二控制电路、滤波电路和信号输出端OUT。其中，信号输入端IN用于接收输入脉冲信号；第一控制电路和第二控制电路用于控制滤波电路对输入脉冲信号进行滤波，得到输出信号；信号输出端OUT用于输出输出信号。下面对上述几个部分的连接关系进行介绍。
[0057] 信号输入端IN分别与第一控制电路的第一输入端、第二控制电路的第一输入端和滤波电路的第一输入端相连；信号输出端OUT分别与第一控制电路的第二输入端、第二控制电路的第二输入端和滤波电路的输出端相连；第一控制电路的输出端与滤波电路的第二输入端相连；第二控制电路的输出端与滤波电路的第三输入端相连。其中，第一控制电路的第一输入端为前馈信号(即输入脉冲信号)输入端，第二输入端为反馈信号(即输出信号)输入端；第二控制电路的第一输入端为前馈信号(即输入脉冲信号)输入端，第二输入端为反馈信号(即输出信号)输入端。
[0058] 当信号输入端IN输入的输入脉冲信号的脉冲宽度小于脉宽滤波电路的滤波宽度时，滤波电路在第一控制电路和第二控制电路的控制下滤除输入脉冲信号，并将得到的输出信号发送给信号输出端进行输出。其中，滤波宽度是脉宽滤波电路能够过滤的噪声信号的最大宽度。
[0059] 当信号输入端IN输入的输入脉冲信号的脉冲宽度大于或等于脉宽滤波电路的滤波宽度时，滤波电路在第一控制电路和第二控制电路的控制下保留输入脉冲信号，并将得到的输出信号发送给信号输出端进行输出，输出信号与输入脉冲信号的延迟时间大于或等于滤波宽度。
[0060] 需要说明的是，当输入脉冲信号的脉冲宽度等于(也可以是近似于)脉宽滤波电路的滤波宽度时，输出信号中会出现窄脉冲，从而导致输出信号失真。为了解决上述问题，可以在第一控制电路和第二控制电路中设置延时电路，此时，输出信号与输入脉冲信号的延迟时间大于滤波宽度；而若第一控制电路和第二控制电路中不设置延时电路，则输出信号与输入脉冲信号的延迟时间等于滤波宽度。下文中以第一控制电路和第二控制电路中设置有延时电路为例进行说明。
[0061] 为便于公众理解，下面通过四个具体实施例来对本发明的技术方案进行进一步详细说明：
[0062] 实施例1、
[0063] 本实施例的脉宽滤波电路如图5所示，脉宽滤波电路包括信号输入端IN、第一控制电路、第二控制电路、滤波电路和信号输出端OUT，下面对第一控制电路、第二控制电路和滤波电路进行介绍。
[0064] 1、第一控制电路的电路结构如下所示：
[0065] 第一控制电路包括第一延时电路、二输入与非门NAND1和第一PMOS(P-Channel Metal Oxide Semiconductor，P沟道金属氧化物半导体场效应)管P9。
[0066] 第一延时电路的第一输入端为第一控制电路的第一输入端；第一延时电路的输出端与二输入与非门NAND1的第一输入端相连；二输入与非门NAND1的第二输入端为第一控制电路的第二输入端；二输入与非门NAND1的输出端与第一PMOS管P9的栅极相连；第一PMOS管P9的源极与电源VDD相连；第一PMOS管P9的漏极为第一控制电路的输出端。
[0067] 其中，第一延时电路包括第二PMOS管P10、第三PMOS管P11、第四PMOS管P12、第一NMOS(N-Channel Metal Oxide Semiconductor，N沟道金属氧化物半导体场效应)管N10、第二NMOS管N11、第三NMOS管N12和第一电容C2；第二PMOS管P10的源极与电源VDD相连；第二PMOS管P10的栅极与第一偏置电平BP相连；第二PMOS管P10的漏极与第三PMOS管P11的源极相连；第三PMOS管P11的栅极和第一NMOS管N10的栅极相连后为第一延时电路的输入端；第三PMOS管P11的漏极、第一NMOS管N10的漏极、第一电容C2的一端、第四PMOS管P12的漏极和第三NMOS管N12的漏极相连；第一NMOS管N10的源极与第二NMOS管N11的漏极相连；第二NMOS管N11的栅极与第二偏置电平BN相连；第二NMOS管N11的源极与第一电容C2的另一端接地GND；第四PMOS管P12的源极与电源VDD相连；第三NMOS管N12的源极接地GND；第四PMOS管P12的漏极和第三NMOS管N12的漏极相连后为第一延时电路的输出端。其中，第一电容C2的充电速度由第二PMOS管P10控制，第一电容C2的放电速度由第二NMOS管N11控制。
[0068] 其中，二输入与非门NAND1包括第五PMOS管P5、第六PMOS管P6、第四NMOS管N5和第五NMOS管N6；第五PMOS管P5的源极和第六PMOS管P6的源极分别与电源VDD相连；第五PMOS管P5的漏极、第六PMOS管P6的漏极和第四NMOS管N5的漏极相连后为二输入与非门NAND1的输出端；第五PMOS管P5的栅极和第四NMOS管N5的栅极相连后为二输入与非门NAND1的第二输入端；第六PMOS管P6的栅极和第五NMOS管N6的栅极相连后为二输入与非门NAND1的第一输入端；第四NMOS管N5的源极与第五NMOS管N6的漏极相连，第五NMOS管N6的源极接地GND。
[0069] 2、第二控制电路的电路结构如下所示：
[0070] 第二控制电路包括第二延时电路、二输入或非门NOR1和第六NMOS管N9。
[0071] 第二延时电路的第一输入端为第二控制电路的第一输入端；第二延时电路的输出端与二输入或非门NOR1的第一输入端相连；二输入或非门NOR1的第二输入端为第二控制电路的第二输入端；二输入或非门NOR1的输出端与第六NMOS管N9的栅极相连；第六NMOS管N9的源极接地GND；第六NMOS管N9的漏极为第二控制电路的输出端；
[0072] 其中，第二延时电路包括第七PMOS管P13、第八PMOS管P14、第九PMOS管P15、第七NMOS管N13、第八NMOS管N14、第九NMOS管N15和第二电容C3；第七PMOS管P13的源极与电源VDD相连；第七PMOS管P13的栅极与第一偏置电平BP相连；第七PMOS管P13的漏极与第八PMOS管P14的源极相连；第八PMOS管P14的栅极和第七NMOS管N13的栅极相连后为第二延时电路的输入端；第八PMOS管P14的漏极、第七NMOS管N13的漏极、第二电容C3的一端、第九PMOS管P15的漏极和第九NMOS管N15的漏极相连；第七NMOS管P13的源极与第八NMOS管N14的漏极相连；第八NMOS管N14的栅极与第二偏置电平BN相连；第八NMOS管N14的源极与第二电容C3的另一端接地GND；第九PMOS管P15的源极与电源VDD相连；第九NMOS管N15的源极接地GND；第九PMOS管P15的漏极和第九NMOS管N15的漏极相连后为第二延时电路的输出端。其中，第二电容C3的充电速度由第七PMOS管P13控制，第二电容C3的放电速度由第八NMOS管N14控制。
[0073] 其中，二输入或非门NOR1包括第十PMOS管P7、第十一PMOS管P8、第十NMOS管N7和第十一NMOS管N8；第十PMOS管P7的源极与电源VDD相连；第十PMOS管P7的栅极和第十NMOS管N7的栅极相连后为二输入或非门NOR1的第一输入端；第十PMOS管P7的漏极和第十一PMOS管P8的源极相连；第十一PMOS管P8的栅极和第十一NMOS管N8的栅极相连后为二输入或非门NOR1的第二输入端；第十一PMOS管P8的漏极、第十NMOS管N7的漏极和第十一NMOS管N8的漏极相连后为二输入或非门NOR1的输出端；第十NMOS管N7的源极和第十一NMOS管N8的源极分别接地GND。
[0074] 3、滤波电路的电路结构如下所示：
[0075] 滤波电路包括三个反相器和一个充放电电路；其中，第一个反相器INV1的输入端为滤波电路的第一输入端；第一个反相器INV1的输出端与充放电电路的输入端相连；充放电电路的输出端、滤波电路的第二输入端和滤波电路的第三输入端相连后与第二个反相器INV2的输入端相连；第二个反相器INV2的输出端与第三个反相器INV3的输入端相连；第三个反相器INV3的输出端为滤波电路的输出端。
[0076] 本发明中的三个反相器的电路结构相同，下面以第一个反相器INV1为例进行说明。反相器INV1包括第十二PMOS管P1和第十二NMOS管N1；第十二PMOS管P1的源极与电源VDD相连；第十二PMOS管P1的栅极与第十二NMOS管N1的栅极相连后为反相器INV1的输入端；第十二NMOS管N1的源极接地GND；第十二PMOS管P1的漏极与第十二NMOS管N1的漏极相连后为反相器INV1的输出端。
[0077] 需要说明的是，第二个反相器INV2的电路结构和第一个反相器INV1的电路结构相同，为了便于区分，图5中将第二个反相器INV2中的第十二PMOS管记为P3，第十二NMOS管记为N3。第三个反相器INV3的电路结构和第一个反相器INV1的电路结构相同，为了便于区分，图5中将第三个反相器INV3中的第十二PMOS管记为P4，第十二NMOS管记为N4。
[0078] 充放电电路包括第十六PMOS管P16、第十七PMOS管P2、第十六NMOS管N16、第十七NMOS管N2和第三电容C1；第十七PMOS管P2的栅极和第十七NMOS管N2的栅极相连后为充放电电路的输入端；第十七PMOS管P2的源极与第十六PMOS管P16的漏极相连；第十六PMOS管P16的源极与电源VDD相连；第十六PMOS管P16的栅极与第一偏置电平BP相连；第十七PMOS管P2的漏极、第十七NMOS管N2的漏极、第三电容C1的一端相连后为充放电电路的输出端；第十七NMOS管N2的源极与第十六NMOS管N16的漏极相连；第十六NMOS管N16的源极与第三电容C1的另一端分别接地，第十六NMOS管N16的栅极与第二偏置电平BN相连；其中，第三电容C1的充电速度由作为第一电流源I1的第十六PMOS管P16控制，第三电容C1的放电速度由作为第二电流源I2的第十六NMOS管N16控制。
[0079] 在本实施例中，为保证输出信号OUT的脉冲宽度与输入脉冲信号IN的脉冲宽度相同，要求第一电容C2的充电速度、第一电容C2的放电速度、第二电容C3的充电速度和第二电容C3的放电速度相等，第十六PMOS管P16(即第一电流源I1)和第十六NMOS管N16(即第二电流源I2)的电流大小相等。
[0080] 本发明基于双路逻辑前馈与反馈控制策略对输入级脉冲宽度进行滤波，其工作过程如图6所示。假设输入脉冲信号IN的初始状态为低电平“0”，则输出信号OUT的初始状态也为低电平“0”，信号VA的初始状态为高电平“1”，信号VB的初始状态为高电平“1”，信号VC的初始状态为低电平“0”。
[0081] 当输入脉冲信号IN的上升沿来临，即在TA时刻，第一控制电路中的第一延时电路和第二控制电路中的第二延时电路对输入脉冲信号IN的上升沿进行延时，延时时间为td1，TB时刻，输出信号OUT仍为低电平“0”，二输入与非门NAND1的输出端的信号VA的电平为高电平“1”，二输入或非门NOR1的输出端的信号VB发生翻转，由高电平“1”变为低电平“0”，第十七PMOS管P2开启，第三电容C1开始充电，充电电流I1由第十六PMOS管P16(即第一电流源I1)提供：
[0082]
[0083] 其中，μp表示空穴的迁移率，COX是单位面积的栅氧化层电容，(W/L)P16表示第十六PMOS管P16的宽长比，VBP是第十六PMOS管P16的栅源电压，VTHP为第十六PMOS管P16的电压阈值。
[0084] 滤波宽度(即第三电容C1充电时间)tFLT1由充电电流I1、第三电容C1和反相器INV2的电压阈值VTH决定:
[0085]
[0086] tFLT时间后：
[0087]
[0088] 在TC时刻，第三电容C1上的电压VC已充电至后级反相器INV2的电压阈值VTH，由反相器INV2和反相器INV3控制输出信号OUT发生翻转，由低电平“0”变为高电平“1”，二输入与非门NAND1的输出端的信号VA发生翻转，由高电平“1”变为低电平“0”，第一PMOS管P9开启，VC信号立刻从VTH上拉至电源电压VDD。
[0089] 当输入脉冲信号IN的下降沿来临，即在TD时刻，第一控制电路中的第一延时电路和第二控制电路中的第二延时电路对输入脉冲信号IN的下降沿进行延时，延时时间为td2。
[0090] 在TE时刻，二输入与非门NAND1的输出端的信号VA的电平发生翻转，由低电平“0”翻转为高电平“1”，第十七NMOS管N2开启，第三电容C1上的电压值从VDD开始放电，放电电流I2由第十六NMOS管N16(即第二电流源I2)提供：
[0091]
[0092] 其中，μn表示空穴的迁移率，COX是单位面积的栅氧化层电容，(W/L)N16表示第十六NMOS管N16的宽长比，VBN是第十六NMOS管N16的栅源电压，VTHN为第十六NMOS管N16的电压阈值。
[0093] 电容放电时间tFLT2由放电电流I2、第三电容C1和反相器INV2的电压阈值VTH决定：
[0094]
[0095] tFLT2时间后：
[0096]
[0097] 在TF时刻，第三电容C1上的电压已放电至后级反相器INV2的电压阈值VTH，由反相器INV2和反相器INV3控制输出信号OUT发生翻转，由高电平“1”变为低电平“0”，二输入或非门NOR2的输出端的信号VB发生翻转，由低电平“0”翻转为高电平“1”，第六NMOS管N9开启，VC信号立刻从VTH下拉至地信号GND，即低电平“0”。
[0098] 在TG时刻之后，整个脉宽滤波电路的工作过程将按照上文所描述的TA-TF时刻重复。
[0099] 若输入脉冲信号IN中出现噪声信号，如图7所示，TH时刻的输入脉冲信号IN为正窄脉冲噪声，脉冲宽度为tnoise1(tnoise1＜tFLT1)，经过延时时间td1后二输入或非门NOR1的输出端的信号VB发生翻转，由高电平“1”变为低电平“0”，第六NMOS管N9关闭，第一PMOS管P9开启，VDD通过第十六PMOS管P16(即第一电流源I1)和第十七PMOS管P2对第三电容C1充电，充电电流为I1，在TI时刻，正窄脉冲噪声结束，经过延时时间td2后第三电容C1充电结束，由于第三电容C1上的电压VC未充电至后级反相器INV2的电压阈值VTH，反相器INV2的输出端不发生翻转，保持原状态，故输出信号OUT不发生翻转，保持原状态，二输入或非门NOR1的输出端的信号VB发生翻转，由低电平“0”变为高电平“1”，第六NMOS管N9开启，信号VC电压通过第六NMOS管N9被下拉至低电平“0”，正脉冲噪声被滤除；在TJ时刻，输入脉冲信号IN为负窄脉冲噪声，脉冲宽度为tnoise2(tnoise2＜tFLT2)，经过延时时间td2后，二输入与非门NAND1的输出端的信号VA发生翻转，由低电平“0”变为高电平“1”，第十七PMOS管P2关闭，第十七NMOS管N2开启，第三电容C1通过第十七NMOS管N2，第十六NMOS管N16(即第二电流源I2)对GND放电，放电电流为I2，在TI时刻，负脉冲噪声结束，经过延时时间td1后，电容第三C1放电结束,由于第三电容C1上的电压VC未放电至后级反相器INV2的电压阈值VTH，反相器INV2的输出端不发生翻转，保持原状态，故输出信号OUT不发生翻转，保持原状态，二输入与非门NAND1的输出端的信号VA发生翻转，由高电平“1”变为低电平“0”，第一PMOS管P9开启，信号VC的电压通过第一PMOS管P9被上拉至高电平“1”，负脉冲噪声被滤除。
[0100] 在本实施例中，由于第十六PMOS管P16(即第一电流源I1)和第十六NMOS管N16(即第二电流源I2)的电流大小相等，反相器INV2的电压阈值VTH＝0.5VDD，故滤波宽度(即第三电容C1的充电时间)tFLT1与第三电容C1的放电时间tFLT2相等，第一延时电路和第二延时电路对信号的上升沿延时时间为td1，对信号下降沿的延时时间为td2，且td1与td2相等，则输出信号OUT与输入脉冲信号IN的脉冲宽度相等且反相器INV2只有一个电压阈值VTH，那么即使输入脉冲信号IN的脉冲宽度接近于预设置的滤波宽度tFLT，输出信号OUT依然与输入脉冲信号IN的脉宽相同，避免了传统RC滤波电路导致信号失真的问题。
[0101] 实施例2、
[0102] 本实施例的脉宽滤波电路如图8所示，脉宽滤波电路包括信号输入端IN、第一控制电路、第二控制电路、滤波电路和信号输出端OUT，下面对第一控制电路、第二控制电路和滤波电路进行介绍。
[0103] 1、第一控制电路的电路结构与实施例1中的第一控制电路的电路结构相同，此处不作赘述。
[0104] 2、第二控制电路的电路结构与实施例1中的第二控制电路的电路结构相同，此处不作赘述。
[0105] 3、滤波电路的电路结构如下所示：
[0106] 本实施例中滤波电路与实施例1中滤波电路的区别在于充放电电路的电路结构不同，下面对本实施例中的充放电电路的电路结构进行介绍。
[0107] 本实施例中，充放电电路包括第一电阻R1、第二电阻R2、第十七PMOS管P2、第十七NMOS管N2、第三电阻R3、第四电阻R4和第三电容C1；第十七PMOS管P2的栅极和第十七NMOS管N2的栅极相连后为充放电电路的输入端；第十七PMOS管P2的源极与第二电阻R2的一端相连；第二电阻R2的另一端与第一电阻R1的一端相连；第一电阻R1的另一端与电源VDD相连；第十七PMOS管P2的漏极、第十七NMOS管N2的漏极、第三电容C1的一端相连后为充放电电路的输出端；第十七NMOS管N2的源极与第三电阻R3的一端相连；第三电阻R3的另一端与第四电阻R4的一端相连；第四电阻R4的另一端与第三电容C1的另一端分别接地GND；其中，第三电容C1的充电速度由第一电阻R1和第二电阻R2的阻值大小控制，第三电容C1的放电速度由第三电阻R3和第四电阻R4的阻值大小控制。
[0108] 在本实施例中，为保证输出信号OUT的脉冲宽度与输入脉冲信号IN的脉冲宽度相同，即流过第一电阻R1和第二电阻R2的电流I1与流过第三电阻R3和第四电阻R4的电流I2大小相同，要求：
[0109] R1+R2＝R3+R4 公式7
[0110] 第一电阻R1和第三电阻R3为相同类型的轻掺杂的Poly电阻，具有负温度系数：
[0111]
[0112] 第二电阻R2和第四电阻R4为相同类型的重掺杂的Poly电阻，具有正温度系数：
[0113]
[0114] 为保证电路的对称性、匹配性以及不受温度影响，要求第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4的阻值大小相同且：
[0115] TCR++TCR-＝0 公式10
[0116] 本实施例中脉宽滤波电路的工作过程与实施例1中脉宽滤波电路的工作过程相同，此处不作赘述。
[0117] 实施例3、
[0118] 本实施例的脉宽滤波电路如图9所示，脉宽滤波电路包括信号输入端IN、第一控制电路、第二控制电路、滤波电路和信号输出端OUT，下面对第一控制电路、第二控制电路和滤波电路进行介绍。
[0119] 1、第一控制电路的电路结构与实施例1中的第一控制电路的电路结构相同，此处不作赘述。
[0120] 2、第二控制电路的电路结构与实施例1中的第二控制电路的电路结构相同，此处不作赘述。
[0121] 3、滤波电路的电路结构如下所示：
[0122] 滤波电路包括两个反相器、一个充放电电路和一个施密特触发器SCH1；第一个反相器INV1的输入端为滤波电路的第一输入端；第一个反相器INV1的输出端与充放电电路的输入端相连；充放电电路的输出端、滤波电路的第二输入端和滤波电路的第三输入端相连后与施密特触发器SCH1的输入端相连；施密特触发器SCH1的输出端与第二个反相器INV3的输入端相连；第二个反相器INV3的输出端为滤波电路的输出端。
[0123] 本实施例中滤波电路与实施例1中滤波电路的区别在于，本实施例中的滤波电路将实施例1中第二个反相器INV2替换为施密特触发器SCH1，下面对施密特触发器SCH1的电路结构进行说明，反相器和充放电电路的电路结构详见实施例1中的描述，此处不做赘述。
[0124] 施密特触发器SCH1包括第十三PMOS管P17、第十四PMOS管P18、第十五PMOS管P19、第十三NMOS管N17、第十四NMOS管N18和第十五NMOS管N19；
[0125] 第十三PMOS管P17的源极与电源VDD相连；第十三PMOS管P17的栅极、第十四PMOS管P18的栅极、第十三NMOS管N17的栅极和第十四NMOS管N18的栅极相连后为施密特触发器SCH1的输入端；第十三PMOS管P17的漏极、第十四PMOS管P18的源极和第十五PMOS管P19的源极相连，第十五PMOS管P19的漏极接地GND，第十四PMOS管P18的漏极、第十五PMOS管P19的栅极、第十三NMOS管N17的漏极和第十五NMOS管N19的栅极相连后为施密特触发器SCH1的输出端；第十四NMOS管N18的漏极、第十三NMOS管N17的源极和第十五NMOS管N19的源极相连；第十四NMOS管N18的源极接地GND；第十五NMOS管N19的漏极与电源VDD相连。
[0126] 在本实施例中，为保证输出信号OUT的脉冲宽度与输入脉冲信号IN的脉冲宽度相同，要求第十六PMOS管P16(即第一电流源I1)和第十六NMOS管N16(即第二电流源I2)的电流大小相等且施密特触发器SCH1的正向电压阈值VTH+＝2VDD/3，施密特触发器SCH1的反向电压阈值VTH-＝VDD/3。
[0127] 本发明基于双路逻辑前馈与反馈控制策略对输入级脉冲宽度进行滤波，其工作过程如图10所示。假设输入脉冲信号IN的初始状态为低电平“0”，则输出信号OUT的初始状态也为低电平“0”，信号VA的初始状态为高电平“1”，信号VB的初始状态为高电平“1”，信号VC的初始状态为低电平“0”。
[0128] 当输入脉冲信号IN的上升沿来临，即在TA时刻，第一控制电路中的第一延时电路和第二控制电路中的第二延时电路对输入脉冲信号IN的上升沿进行延时，延时时间为td1，在TB时刻，输出信号OUT仍为低电平“0”，二输入与非门NAND1的输出端的信号VA的电平为高电平“1”，二输入或非门NOR1的输出端的信号VB发生翻转，由高电平“1”变为低电平“0”，第十七PMOS管P2开启，第三电容C1开始充电，充电电流I1由第十六PMOS管P16(即第一电流源I1)提供：
[0129]
[0130] 其中，μp表示空穴的迁移率，COX是单位面积的栅氧化层电容，(W/L)P16表示第十六PMOS管P16的宽长比，VBP是第十六PMOS管P16的栅源电压，VTHP为第十六PMOS管P16的电压阈值。
[0131] 滤波宽度(即第三电容C1充电时间)tFLT1由充电电流I1、第三电容C1和施密特触发器SCH1的正向电压阈值VTH+决定：
[0132]
[0133] tFLT时间后：
[0134]
[0135] 在TC时刻，第三电容C1上的电压VC已充电至后级施密特触发器SCH1的正向电压阈值VTH+，由施密特触发器SCH1和反相器INV3控制输出信号OUT发生翻转，由低电平“0”变为高电平“1”，二输入与非门NAND1的输出端的信号VA发生翻转，由高电平“1”变为低电平“0”，第一PMOS管P9开启，VC信号立刻从VTH+上拉至电源电压VDD。
[0136] 当输入脉冲信号IN的下降沿来临，即在TD时刻，第一控制电路中的第一延时电路和第二控制电路中的第二延时电路对输入脉冲信号IN的下降沿进行延时，延时时间为td2，在TE时刻，二输入与非门NAND1的输出端的信号VA的电平发生翻转，由低电平“0”翻转为高电平“1”，第十七NMOS管N2开启，第三电容C1上的电压值从VDD开始放电，放电电流I2由第十六NMOS管N16(即第二电流源I2)提供：
[0137]
[0138] 其中，μn表示空穴的迁移率，COX是单位面积的栅氧化层电容，(W/L)N16表示第十六NMOS管N16的宽长比，VBN是第十NMOS管N16的栅源电压，VTHN为第十六PMOS管N16的电压阈值。
[0139] 电容放电时间tFLT2由放电电流I2、第三电容C1和施密特触发器SCH1的反向电压阈值VTH-决定：
[0140]
[0141] tFLT2时间后：
[0142]
[0143] 在TF时刻，第三电容C1上的电压已放电至后级施密特触发器SCH1的反向电压阈值VTH-，由施密特触发器SCH1和反相器INV3控制输出信号OUT发生翻转，由高电平“1”变为低电平“0”，二输入或非门NOR2的输出端的信号VB发生翻转，由低电平“0”翻转为高电平“1”，第六NMOS管N9开启，VC信号立刻从VTH-下拉至地信号GND，即低电平“0”。
[0144] 在TG时刻之后，整个脉宽滤波电路的工作过程将按照上文所描述的TA-TF时刻重复。
[0145] 若输入脉冲信号IN中出现噪声信号，如图11所示，TH时刻的输入脉冲信号IN为正窄脉冲噪声，脉冲宽度为tnoise1(tnoise1＜tFLT1)，经过延时时间td1后，二输入或非门NOR1的输出端的信号VB发生翻转，由高电平“1”变为低电平“0”，第六NMOS管N9关闭，第一PMOS管P9开启，VDD通过第十六PMOS管P16(即第一电流源I1)和第十一PMOS管P2对第三电容C1充电，充电电流为I1，在TI时刻，正窄脉冲噪声结束，经过延时时间td2后第三电容C1充电结束，由于第三电容C1上的电压VC未充电至后级施密特触发器SCH1的正向电压阈值VTH+，施密特触发器SCH1的输出端不发生翻转，保持原状态，故输出信号OUT不发生翻转，保持原状态，二输入或非门NOR1的输出端的信号VB发生翻转，由低电平“0”变为高电平“1”，第六NMOS管N9开启，信号VC电压通过第六NMOS管N9被下拉至低电平“0”，正脉冲噪声被滤除；在TJ时刻，输入脉冲信号IN为负窄脉冲噪声，脉冲宽度为tnoise2(tnoise2＜tFLT2)，经过延时时间td2后,二输入与非门NAND1的输出端的信号VA发生翻转，由低电平“0”变为高电平“1”，第十七PMOS管P2关闭，第十七NMOS管N2开启，第三电容C1通过第十七NMOS管N2，第十六NMOS管N16(即第二电流源I2)对GND放电，放电电流为I2，在TK时刻，负脉冲噪声结束，经过延时时间td1后第三电容C1放电结束,由于第三电容C1上的电压VC未放电至后级施密特触发器SCH1的反向电压阈值VTH-，施密特触发器SCH1的输出端不发生翻转，保持原状态，故输出信号OUT不发生翻转，保持原状态，二输入与非门NAND1的输出端的信号VA发生翻转，由高电平“1”变为低电平“0”，第一PMOS管P9开启，信号VC的电压通过第一PMOS管P9被上拉至高电平“1”，负脉冲噪声被滤除。
[0146] 在本实施例中，由于第十六PMOS管P16(即第一电流源I1)和第十六NMOS管N16(即第二电流源I2)的电流大小相等，施密特触发器SCH1的正向电压阈值VTH+＝2VDD/3，施密特触发器SCH1的反向电压阈值VTH-＝VDD/3，故滤波宽度(即第三电容C1的充电时间)tFLT1与第三电容C1的放电时间tFLT2相等，第一延时电路和第二延时电路对信号的上升沿延时时间为td1，对信号下降沿的延时时间为td2，且td1与td2相等，则输出信号OUT与输入脉冲信号IN的脉冲宽度相等，避免了传统RC滤波电路导致信号失真的问题。
[0147] 实施例4、
[0148] 本实施例的脉宽滤波电路如图12所示，脉宽滤波电路包括信号输入端IN、第一控制电路、第二控制电路、滤波电路和信号输出端OUT，下面对第一控制电路、第二控制电路和滤波电路进行介绍。
[0149] 1、第一控制电路的电路结构与实施例1中的第一控制电路的电路结构相同，此处不作赘述。
[0150] 2、第二控制电路的电路结构与实施例1中的第二控制电路的电路结构相同，此处不作赘述。
[0151] 3、本实施例中滤波电路与实施例3中滤波电路的区别在于充放电电路的电路结构不同，且本实施例中的充放电电路的电路结构与实施例2中充放电电路的电路结构相同，此处不作赘述。
[0152] 本实施例中脉宽滤波电路的工作过程与实施例3中脉宽滤波电路的工作过程相同，此处不作赘述。
[0153] 请参考图13，其示出了本发明所提供的输入脉冲信号的脉宽滤波方法的流程示意图，该脉宽滤波方法应用于图4-12所示的脉宽滤波电路中，包括：
[0154] 步骤1301，接收输入脉冲信号。
[0155] 步骤1302，若输入脉冲信号的脉冲宽度小于脉宽滤波电路的滤波宽度，则滤除输入脉冲信号，并输出输出信号。
[0156] 若输入脉冲信号IN的脉冲宽度小于预设置的滤波宽度，则输出信号OUT保持不变，即此时的输入脉冲信号IN被滤除。
[0157] 步骤1303，若输入脉冲信号的脉冲宽度大于或等于脉宽滤波电路的滤波宽度，则保留输入脉冲信号，并输出输出信号，输出信号与输入脉冲信号的延迟时间大于或等于滤波宽度。
[0158] 若输入脉冲信号IN的脉冲宽度大于或等于预设置的滤波宽度，第一控制电路在电容C1充电至输出信号OUT发生翻转时产生信号VA，并通过信号VA结束第三电容C1的充电过程，第二控制电路在第三电容C1放电至输出信号OUT发生翻转时产生信号VB，并通过信号VB结束第三电容C1的放电过程，最终，输出信号OUT与输入脉冲信号IN具有相同的脉冲宽度，电路实现原理请参考图14。
[0159] 本发明采用了双路逻辑前馈与反馈的控制策略对输入级的脉冲宽度进行滤波，且本发明由一系列简单的与非门、或门等逻辑功能电路组成，结构简单，无需引入开关器件，具有低失真、传输延时小、占用面积小和易于集成等特点，更加可靠地实现了对输入级的脉宽低失真滤波。
[0160] 以上所述仅为本发明的优选实例而已，并不限于本发明，对于本领域的技术人员来说，本发明可有各种更改和变化。凡在本发明的精神和原则之内，所作的任何
修改、等同替换、改进等，均应包含在本发明的保护范围之内。
