위상동기루프 회로를 구비한 클럭 체배기{CLOCK MULTIPLIER HAVING PHASE-LOCKED LOOP CIRCUIT}

도 1은 본 발명의 하나의 실시예에 따른 클럭 체배기를 나타내는 블록도이다.

도 2는 도 1에 도시된 클럭 체배기에 포함되어 있는 위상동기루프 회로의 하나의 예를 나타내는 회로도이다.

도 3은 도 1에 도시된 클럭 체배기에 포함되어 있는 바이어스 발생회로의 하나의 예를 나타내는 회로도이다.

도 4는 도 1에 도시된 클럭 체배기에 포함되어 있는 제 1 가변 지연 회로의 하나의 예를 나타내는 회로도이다.

도 5는 도 1에 도시된 클럭 체배기에 포함되어 있는 제 2 가변 지연 회로의 하나의 예를 나타내는 회로도이다.

도 6은 도 4 및 도 5에 도시된 가변 지연 회로에 포함되어 있는 지연 셀의 하나의 예를 나타내는 회로도이다.

도 7은 도 1에 도시된 클럭 체배기에 포함되어 있는 위상 비교기의 하나의 예를 나타내는 회로도이다.

도 8은 도 2에 도시된 위상동기루프에 포함되어 있는 전압제어 발진기의 전 압-주파수 커브를 나타내는 도면이다.

도 9a는 최악의 동작환경에서 도 1에 도시된 클럭 체배기의 시뮬레이션 결과를 나타내는 도면이다.

도 9b는 보통의 동작환경에서 도 1에 도시된 클럭 체배기의 시뮬레이션 결과를 나타내는 도면이다.

도 9c는 최선의 동작환경에서 도 1에 도시된 클럭 체배기의 시뮬레이션 결과를 나타내는 도면이다.

* 도면의 주요부분에 대한 부호의 설명 *

100 : 위상동기루프 회로(PLL)

200 : 멀티플렉서

300 : 카운터

400 : 바이어스 발생회로

500 : 가변 지연회로

510 : 제 1 가변 지연회로

511~514, 521~524 : 지연 셀

520 : 제 2 가변 지연회로

600 : 플립플롭

700 : 위상 비교기

800 : 지연 제어회로

900 : 버퍼

본 발명은 클럭 체배기에 관한 것으로, 특히 저전원전압 회로설계에 이용 가능한 클럭 체배기에 관한 것이다.

클럭 체배기(clock multiplier)는 입력 클럭의 주파수를 체배하여 보다 높은 주파수를 갖는 클럭신호를 발생시켜 집적회로 내부에 제공하는 회로이다.

IEEE Journal of Solid-state Circuits, vol. 31, NO.7, July 1996에는 Michel Combes 등에 의해 제안된 디지털 씨모스 표준 셀을 이용한 클럭 체배기가 개시되어 있다.

VLSI 설계에 있어서, 동작 주파수가 빨라짐에 따라 동작 환경에 무관하게 안정적으로 동작하는 클럭 발생기의 설계는 중요한 문제로 대두되고 있다.

본 발명의 목적은 공정, 전압, 온도 등의 동작 환경에 대해 안정적으로 주파수를 체배할 수 있고 지연 셀의 회로 크기를 줄일 수 있는 클럭 체배기를 제공하는 것이다.

본 발명의 다른 목적은 공정, 전압, 온도 등의 동작 환경에 대해 안정적으로 주파수를 체배할 수 있고 지연 셀의 회로 크기를 줄일 수 있는 클럭 체배 방법을 제공하는 것이다.

상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 클럭 체배기는 위상동기루프 회로, 바이어스 발생회로, 카운터, 선택회로, 플립플롭, 위상비교기, 지연 제어회로, 및 가변 지연회로를 구비한다.

위상동기루프 회로는 입력 클럭신호에 응답하여 위상이 동기된 클럭신호와 발진 제어전압을 발생시키고 상기 발진 제어전압을 출력한다. 바이어스 발생회로는 상기 발진 제어전압에 응답하여 지연 셀 바이어스를 발생시킨다. 카운터는 제 1 피드백 신호에 응답하여 카운팅을 수행하고 입력선택 신호를 발생시킨다.

선택회로는 상기 입력선택 신호에 응답하여 상기 입력 클럭신호와 제 2 피드백 신호 중에 하나를 선택하여 세트 신호로서 출력한다. 플립플롭은 상기 세트 신호와 상기 제 1 피드백 신호에 응답하여 하이 레벨 또는 로우 레벨을 갖는 지연 기준신호를 발생시킨다. 위상비교기는 상기 입력 클럭신호와 상기 제 2 피드백 신호를 비교하여 에러신호를 발생시킨다. 지연 제어회로는 상기 에러신호에 응답하여 지연량을 조절하기 위한 지연 선택신호를 발생시킨다.

가변 지연회로는 상기 지연 셀 바이어스에 의해 바이어스 되고, 상기 지연 기준신호를 제 1 지연시간 및 상기 제 1 지연시간보다 긴 제 2 지연시간 지연시키고, 상기 지연 선택신호에 응답하여 상기 제 1 지연시간에 대응하는 상기 제 1 피드백 신호 및 상기 제 2 지연시간에 대응하는 상기 제 2 피드백 신호를 발생시킨다.

본 발명의 하나의 실시형태에 따른 가변 지연회로는 제 1 가변 지연회로, 제 2 가변 지연회로, 제 1 선택회로, 및 제 2 선택회로를 구비한다.

제 1 가변 지연회로는 지연 셀 바이어스에 의해 바이어스 되고, 지연 기준신호를 제 1 시간 지연시키고 제 1 셀 출력신호들 및 제 1 지연 출력신호를 발생시킨다. 제 2 가변 지연회로는 상기 지연 셀 바이어스에 의해 바이어스 되고, 상기 제 1 지연 출력신호를 제 2 시간 지연시키고 제 2 셀 출력신호들을 발생시킨다. 제 1 선택회로는 지연 선택신호에 응답하여 상기 제 1 지연시간에 대응하는 상기 제 1 피드백 신호를 발생시킨다. 제 2 선택회로는 상기 지연 선택신호에 응답하여 상기 제 2 지연시간에 대응하는 상기 제 2 피드백 신호를 발생시킨다.

본 발명의 하나의 실시형태에 따른 클럭 체배 방법은 입력 클럭신호에 응답하여 위상이 동기된 클럭신호와 발진 제어전압을 발생시키고 상기 발진 제어전압을 출력하는 단계; 상기 발진 제어전압에 응답하여 지연 셀 바이어스를 발생시키는 단계; 제 1 피드백 신호에 응답하여 카운팅을 수행하고 입력선택 신호를 발생시키는 단계; 상기 입력선택 신호에 응답하여 상기 입력 클럭신호와 제 2 피드백 신호 중에 하나를 선택하여 세트 신호로서 출력하는 단계; 상기 세트 신호와 상기 제 1 피드백 신호에 응답하여 하이 레벨 또는 로우 레벨을 갖는 지연 기준신호를 발생시키는 단계; 상기 입력 클럭신호와 상기 제 2 피드백 신호를 비교하여 에러신호를 발생시키는 단계; 상기 에러신호에 응답하여 지연량을 조절하기 위한 지연 선택신호를 발생시키는 단계; 및 상기 지연 셀 바이어스에 의해 바이어스 되고, 상기 지연 기준신호를 제 1 지연시간 및 상기 제 1 지연시간보다 긴 제 2 지연시간 지연시키고, 상기 지연 선택신호에 응답하여 상기 제 1 지연시간에 대응하는 상기 제 1 피드백 신호 및 상기 제 2 지연시간에 대응하는 상기 제 2 피드백 신호를 발생시키는 단계를 구비한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.

도 1은 본 발명의 하나의 실시예에 따른 클럭 체배기를 나타내는 블록도이다.

도 1을 참조하면, 클럭 체배기는 위상동기루프 회로(PLL)(100), 바이어스 발생회로(400), 카운터(300), 멀티플렉서(MUX)(200), 플립플롭(600), 위상비교기(700), 지연 제어회로(800), 및 가변 지연회로(500)를 구비한다. 클럭 체배기는 또한 플립플롭(600)의 출력을 버퍼링하여 출력 클럭신호(CLK_OUT)를 발생시키는 버퍼(900)를 구비할 수 있다.

위상동기루프 회로(PLL)(100)는 입력 클럭신호(CLK_REF)에 응답하여 위상이 동기된 클럭신호와 발진 제어전압(VCTRL)을 발생시키고 발진 제어전압(VCTRL)을 출력한다. 바이어스 발생회로(400)는 발진 제어전압(VCTRL)에 응답하여 지연 셀 바이어스(PBIAS, NBIAS)를 발생시킨다. 카운터(300)는 제 1 피드백 신호(VR)에 응답하여 카운팅을 수행하고 입력선택 신호(SELIN)를 발생시킨다. 멀티플렉서(MUX)(200)는 입력선택 신호(SELIN)에 응답하여 입력 클럭신호(CLK_REF)와 제 2 피드백 신호(VS) 중에 하나를 선택하여 세트 신호(S)로서 출력한다. 플립플롭(600)은 세트 신호(S)와 제 1 피드백 신호(VR)에 응답하여 하이 레벨 또는 로우 레벨을 갖는 지연 기준신호(VA)를 발생시킨다. 위상비교기(700)는 입력 클럭신호(CLK_REF)와 제 2 피드백 신호(VS)를 비교하여 에러신호(PCO)를 발생시킨다. 지연 제어회로(800)는 에러신호(PCO)와 입력 클럭신호(CLK_REF)를 수신하고, 에러신호(PCO)에 응답하여 지 연량을 조절하기 위한 지연 선택신호(SEL)를 발생시킨다. 지연 제어회로(800)는 유한 상태기구(finite state machine)를 이용하여 가변 지연회로(500)에서 출력될 핀을 결정한다. 따라서, 지연 선택신호(SEL)의 값에 응답하여 지연회로(500)의 지연시간이 결정된다.

가변 지연회로(500)는 지연 셀 바이어스(PBIAS, NBIAS)에 의해 바이어스 되고, 지연 기준신호(VA)를 제 1 지연시간 및 상기 제 1 지연시간보다 긴 제 2 지연시간 지연시킨다. 또한, 가변 지연회로(500)는 지연 선택신호(SEL)에 응답하여 제 1 지연시간에 대응하는 제 1 피드백 신호(VR) 및 제 2 지연시간에 대응하는 제 2 피드백 신호(VS)를 발생시킨다.

가변 지연회로(500)는 제 1 가변 지연회로(510), 제 2 가변 지연회로(520), 제 1 선택회로(530), 및 제 2 선택회로(540)를 구비한다.

제 1 가변 지연회로(510)는 지연 셀 바이어스(PBIAS, NBIAS)에 의해 바이어스 되고, 지연 기준신호(VA)를 상기 제 1 시간 지연시키고 제 1 셀 출력신호들(D101~D116) 및 제 1 지연 출력신호(DL1O)를 발생시킨다. 제 1 지연 출력신호(DL1O)는 제 1 셀 출력신호들(D101~D116) 중 가장 긴 시간 지연된 신호(D116)일 수 있다.

제 2 가변 지연회로(520)는 지연 셀 바이어스(PBIAS, NBIAS)에 의해 바이어스 되고, 제 1 지연 출력신호(DL1O)를 상기 제 2 시간 지연시키고 제 2 셀 출력신호들(D201~D216)을 발생시킨다.

제 1 선택회로(530)는 지연 선택신호(SEL)에 응답하여 상기 제 1 지연시간에 대응하는 제 1 피드백 신호(VR)를 발생시킨다. 제 2 선택회로(540)는 지연 선택신호(SEL)에 응답하여 상기 제 2 지연시간에 대응하는 제 2 피드백 신호(VS)를 발생시킨다.

이하, 도 1에 도시된 본 발명의 실시예에 따른 클럭 체배기의 동작을 설명한다.

멀티플렉서(200)에 의해 입력 클럭신호(CLK_REF)와 제 2 피드백 신호(VS) 중에 하나가 선택되어 세트 신호(S)로서 출력된다. 제 2 피드백 신호(VS)를 수회 반복하여 세트 신호(S)로서 출력한 후 입력 클럭신호(CLK_REF)가 세트 신호(S)로서 출력된다. 제 2 피드백 신호(VS)가 몇 회 반복된 후 입력 클럭신호(CLK_REF)를 세트 신호(S)로 출력할지는 입력선택 신호(SELIN)에 의해 결정된다. 입력선택 신호(SELIN)는 카운터(300)의 카운트 값에 의해 정해지며, 클럭 체배기의 체배 값을 결정한다.

예를 들어, 입력선택 신호(SELIN)가 로직 "1"이면 제 2 피드백 신호(VS)가 세트 신호(S)로 출력되고, 입력선택 신호(SELIN)가 로직 "0"이면 입력 클럭신호(CLK_REF)가 세트 신호(S)로 출력된다.

제 1 피드백 신호(VR)의 지연시간을 T라하고 제 2 피드백 신호(VS)의 지연시간을 2T라 하면, 지연 기준신호(VA)는 제 1 피드백 신호(VR)의 상승 에지에서 로직 "로우"로 천이하고, 제 2 피드백 신호(VS)의 상승 에지에서 로직 "하이"로 천이한다.

위상비교기(700)를 통해 입력 클럭신호(CLK_REF)와 제 2 피드백 신호(VS)를 비교하여 발생된 에러신호(PCO)는 지연량을 조절하기 위하여 지연 제어회로(800)에 입력된다. 지연 제어회로(800)는 지연 선택신호(SEL)를 발생시키고, 제 1 가변 지연회로(510)와 제 2 가변 지연회로(510)에 의한 지연 시간을 조절한다. 지연 선택신호(SEL)는 4 비트의 신호일 수 있으며, 멀티플렉서들(530, 540)에 인가된다.

멀티플렉서(530)는 지연 선택신호(SEL)에 응답하여 제 1 셀 출력신호들(D101~D116) 중 하나를 선택하여 제 1 피드백 신호(VR)로서 출력하고, 멀티플렉서(540)는 지연 선택신호(SEL)에 응답하여 제 2 셀 출력신호들(D201~D216) 중 하나를 선택하여 제 2 피드백 신호(VR)로서 출력한다. 멀티플렉서들(530, 540)에 의해 선택되는 셀 출력신호들에 의해 지연량이 조절된다.

입력 클럭신호(CLK_REF)의 상승 에지에서 에러신호(PCO)가 로직 "로우"이면, 지연 제어회로(800)는 지연 선택신호(SEL)의 값을 증가시키고 멀티플렉서(530)는 제 1 셀 출력신호들(D101~D116) 중 이전 사이클에서 출력된 셀 출력신호보다 지연시간이 긴 출력신호를 선택한다. 예를 들면, 이전 사이클에서 지연 선택신호(SEL)가 0001이고 제 1 셀 출력신호들(D101~D116) 중 D101이 선택되었다면, 지연 선택신호(SEL)는 0010로 바뀌고 제 1 셀 출력신호들(D101~D116) 중 D102가 선택될 수 있다. 마찬가지로, 입력 클럭신호(CLK_REF)의 상승 에지에서 에러신호(PCO)가 로직 "로우"이면, 멀티플렉서(540)는 제 2 셀 출력신호들(D201~D216) 중 이전 사이클에서 출력된 셀 출력신호보다 지연시간이 긴 출력신호를 선택한다. 예를 들면, 이전 사이클에서 지연 선택신호(SEL)가 0001이고 제 2 셀 출력신호들(D201~D216) 중 D201이 선택되었다면, 지연 선택신호(SEL)는 0010로 바뀌고 제 2 셀 출력신호들 (D201~D216) 중 D202가 선택될 수 있다.

도 1에 도시된 본 발명의 클럭 체배기는 위상동기루프 회로(PLL)(100)에서 발생된 발진 제어전압(VCTRL)을 제 1 가변 지연회로(510)와 제 2 가변 지연회로(510)의 바이어스로 사용한다. 발진 제어전압(VCTRL)은 바이어스 발생회로(400)에 의해 지연 셀 바이어스(PBIAS, NBIAS)로 변환되어 제 1 가변 지연회로(510)와 제 2 가변 지연회로(510)에 제공된다.

본 발명의 클럭 체배기는 발진 제어전압(VCTRL)과 지연 셀들의 지연시간이 공정, 전압, 온도 등의 동작 환경의 변화에 둔감하게 설계함으로써, 지연 탭 수, 즉 단위 지연 셀들의 수를 줄일 수 있다.

도 2는 도 1에 도시된 클럭 체배기에 포함되어 있는 위상동기루프 회로(100)의 하나의 예를 나타내는 회로도이다. 도 1을 참조하면, 위상동기루프(PLL)(100)는 위상/주파수 검출기(PFD)(110), 차지펌프(120), 루프 필터(130), 전압제어 발진기(VCO)(140), 및 분주회로(150)를 구비한다.

PFD(110)는 입력 클럭신호(CLK_REF)와 피드백 신호 사이의 위상차 및 주파수차에 기초하여 업 신호 또는 다운신호를 발생시킨다. 차지펌프(120)는 상기 업 신호 또는 다운 신호의 상태에 따라 서로 다른 레벨을 가지는 출력신호를 출력한다. 루프 필터(130)는 차지펌프(120)의 출력신호를 적분하고 발진 제어전압(VCTRL)을 발생시킨다. VCO(140)는 발진 제어전압(VCTRL)의 직류레벨에 응답하여 변화하는 신호(FVCO)를 출력한다. 분주회로(150)는 VCO(140)의 출력신호(FVCO)에 기초하여 피드백 신호를 발생시켜 PFD(110)에 제공한다. PLL이 락 되면, 입력 클럭신호 (CLK_REF)와 피드백 신호 사이의 위상 및 주파수는 일치한다.

도 3은 도 1에 도시된 클럭 체배기에 포함되어 있는 바이어스 발생회로(400)의 하나의 예를 나타내는 회로도이다.

도 3을 참조하면, 바이어스 발생회로(400)는 PMOS 트랜지스터들(MP1, MP2), 및 NMOS 트랜지스터들(MN1, MN2)을 구비한다.

NMOS 트랜지스터(MN1)는 발진 제어전압(VCTRL)이 인가되는 게이트와 접지전압(VSS)에 연결된 소스를 가진다. NMOS 트랜지스터(MN2)는 접지전압(VSS)에 연결된 소스와 지연 셀 바이어스(NBIAS)가 출력되는 드레인과 드레인에 연결된 게이트를 가진다. PMOS 트랜지스터(MP1)는 전원전압(VDD)에 연결된 소스와 NMOS 트랜지스터(MN1)의 드레인에 공통 연결된 게이트 및 드레인을 가진다. PMOS 트랜지스터(MP2)는 전원전압(VDD)에 연결된 소스와 NMOS 트랜지스터(MN2)의 드레인에 연결된 드레인과 PMOS 트랜지스터(MP1)의 게이트에 연결된 게이트를 가진다. PMOS 트랜지스터(MP2)의 게이트에서 지연 셀 바이어스(PBIAS)가 출력된다.

도 3의 바이어스 발생회로(400)는 발진 제어전압(VCTRL)에 응답하여 지연 셀 바이어스(PBIAS)와 지연 셀 바이어스(NBIAS)를 발생시켜 제 1 가변 지연회로(510)와 제 2 가변 지연회로(520)에 제공한다.

도 4는 도 1에 도시된 클럭 체배기에 포함되어 있는 제 1 가변 지연 회로(510)의 하나의 예를 나타내는 회로도이다. 도 4를 참조하면, 제 1 가변 지연 회로(510)는 지연 셀들(511~514), PMOS 트랜지스터들(MP11~MP14), 및 NMOS 트랜지스터들(MN11~MN14)을 구비한다.

지연 셀들(511~514)은 캐스케이드 연결되어 있고 지연 기준신호(VA)를 단위 시간 지연시키고 제 1 셀 출력신호들(D101~D116)을 발생시킨다. PMOS 트랜지스터들(MP11~MP14)은 제 1 지연 셀 바이어스(PBIAS)에 응답하여 지연 셀들(511~514) 각각을 전원전압(VDD)에 전기적으로 연결한다. NMOS 트랜지스터들(MN11~MN14)은 제 2 지연 셀 바이어스(NBIAS)에 응답하여 지연 셀들(511~514) 각각을 접지전압(VSS)에 전기적으로 연결한다.

도 5는 도 1에 도시된 클럭 체배기에 포함되어 있는 제 2 가변 지연 회로(520)의 하나의 예를 나타내는 회로도로서, 도 4에 도시된 제 1 가변 지연 회로(510)와 회로 구성이 동일하지만, 입력받는 신호는 지연 기준신호(VA)가 아니라 제 1 가변 지연 회로(510)의 출력인 제 1 지연 출력신호(DL1O)이다. 도 5를 참조하면, 제 2 가변 지연 회로(520)는 지연 셀들(521~524), PMOS 트랜지스터들(MP21~MP24), 및 NMOS 트랜지스터들(MN21~MN24)을 구비한다.

지연 셀들(521~524)은 캐스케이드 연결되어 있고 제 1 지연 출력신호(DL1O)를 단위 시간 지연시키고 제 2 셀 출력신호들(D201~D216)을 발생시킨다. PMOS 트랜지스터들(MP21~MP24)은 제 1 지연 셀 바이어스(PBIAS)에 응답하여 지연 셀들(521~524) 각각을 전원전압(VDD)에 전기적으로 연결한다. NMOS 트랜지스터들(MN21~MN24)은 제 2 지연 셀 바이어스(NBIAS)에 응답하여 지연 셀들(521~524) 각각을 접지전압(VSS)에 전기적으로 연결한다.

도 6은 도 4 및 도 5에 도시된 가변 지연 회로에 포함되어 있는 지연 셀의 하나의 예를 나타내는 회로도이다. 도 6을 참조하면, 지연 셀은 PMOS 트랜지스터 (MP31)와 NMOS 트랜지스터(MN31)로 구성할 수 있으며, 출력전압(OUT)은 입력전압(IN)이 반전된 전압신호가 된다.

이하, 도 4 내지 도 6을 참조하여 가변 지연 회로(500)의 동작을 설명한다.

도 4와 도 5에 도시된 제 1 및 제 2 가변 지연 회로(510, 520)는 발진 제어전압(VCTRL)에 응답하여 발생된 제 1 지연 셀 바이어스(PBIAS)와 제 2 지연 셀 바이어스(NBIAS)를 이용하여 바이어스 전류를 발생시킨다. 제 1 가변 지연 회로(510)는 16 개의 탭에서 16 개의 제 1 셀 출력신호들(D101~D116)을 발생시키고, 제 2 가변 지연 회로(520)는 16 개의 탭에서 16 개의 제 2 셀 출력신호들(D201~D216)을 발생시킨다. 지연 셀들(511~514) 각각은 지연 기준신호(VA)를 수신하여 소정의 시간을 지연하는 기능을 하며, 지연 셀들(521~524) 각각은 제 1 지연 출력신호(DL1O)를 수신하여 소정의 시간을 지연하는 기능을 한다.

도 7은 도 1에 도시된 클럭 체배기에 포함되어 있는 위상 비교기(700)의 하나의 예를 나타내는 회로도이다.

도 7을 참조하면, 위상 비교기(700)는 일종의 RS 플립플롭으로 구성되어 있으며, 입력 클럭신호(CLK_REF)와 제 2 피드백 신호(VS)를 비교한다. 도 7에 도시된 진리표(720)를 참조하면, 입력 클럭신호(CLK_REF)가 로직 "1"이고 제 2 피드백 신호(VS)가 로직 "0"이면 출력(Q=PCO)은 로직 "0"이 되고, 입력 클럭신호(CLK_REF)가 로직 "0"이고 제 2 피드백 신호(VS)가 로직 "1"이면 출력(Q=PCO)은 로직 "1"이 된다.

도 8은 도 2에 도시된 위상동기루프에 포함되어 있는 전압제어 발진기의 전 압-주파수 커브를 나타내는 도면이다.

도 8의 커브(curve) 중에서 WORST는 반도체 제조공정 중 느린 공정을 사용한 경우이고, BEST는 빠른 공정을 사용한 경우이고, TYPICAL은 보통의 공정을 사용한 경우의 시뮬레이션 결과를 나타낸다.

도 8을 참조하면, 전압제어 발진기(VCO)는 WORST, TYPICAL, BEST의 공정조건에서, 동일한 VCO 출력주파수(FVCO)를 발생시키는 발진 제어전압(VCTRL)이 각각 0.76V, 0.62V, 및 0.49V로서 공정조건에 따라 크게 변동이 없음을 알 수 있다. 따라서, 위상동기루프 회로 내에서 발생되는 발진 제어전압(VCTRL)을 가변 지연회로의 바이어스로 사용하면, 가변 지연회로의 지연시간이 공정, 전압, 및 온도의 변화에 대해 둔감할 수 있다.

도 9a는 최악(WORST)의 동작환경에서 도 1에 도시된 클럭 체배기의 시뮬레이션 결과를 나타내는 도면이고, 도 9b는 보통의(TYPICAL) 동작환경에서 도 1에 도시된 클럭 체배기의 시뮬레이션 결과를 나타내는 도면이고, 도 9c는 최선의(BEST) 동작환경에서 도 1에 도시된 클럭 체배기의 시뮬레이션 결과를 나타내는 도면들이다.

도 9a, 도 9b, 및 도 9c에는 발진 제어전압(VCTRL), 입력 클럭신호(CLK_REF), 및 출력 클럭신호(CLK_OUT)의 파형이 도시되어 있다.

WORST 조건의 경우 3 비트의 지연 선택신호(SEL[0], SEL[1],SEL[2])가 0010일 때, TYPICAL 조건의 경우 3 비트의 지연 선택신호(SEL[0], SEL[1],SEL[2])가 0111일 때, BEST 조건의 경우 3 비트의 지연 선택신호(SEL[0], SEL[1],SEL[2])가 1011일 때 각각 입력 클럭신호(CLK_REF)와 출력 클럭신호(CLK_OUT)는 동기(lock)되 고 약 108 MHz의 출력 클럭신호(CLK_OUT)가 발생되고 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명에 따른 클럭 체배기는 공정, 전압, 온도 등의 동작 환경에 대해 안정적으로 주파수를 체배할 수 있고 지연 셀의 회로 크기를 줄일 수 있다. 또한, 본 발명에 따른 클럭 체배기는 저전원전압 회로설계에 적용할 수 있다.