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一种基于FPGA的高速串行收发系统

阅读：1015发布：2020-05-25

专利汇可以提供一种基于FPGA的高速串行收发系统专利检索，专利查询，专利分析的服务。并且本发明涉及一种基于FPGA的高速串行收发系统。串行收发器组包含N个收发器，N>2，数据发送模块使用其中一个收发器作为同步帧数据收发器，用于同步帧数据的发送；数据发送模块使用另外N-1个收发器作为数据收发器，用于加扰数据的发送；数据接收模块包含同步帧解析模块、数据解扰模块、数据同步模块；同步帧解析模块根据同步帧数据解析出同步控制信号；数据同步模块使用所述同步控制信号对加扰数据进行对其操作；数据解扰模块根据对齐后的加扰数据恢复出数据发送模块发送的原始数据。本发明提高了传输效率和传输线速率，增加了并行传输带宽，降低了数据传输延迟。，下面是一种基于FPGA的高速串行收发系统专利的具体信息内容。

权利要求

1.一种基于FPGA的高速串行收发系统，其特征在于，包括串行收发器组、数据发送模块、数据接收模块、发送端复位控制模块、接收端复位控制模块；
数据发送模块内包含同步帧合成模块和数据加扰模块，同步帧合成模块用于合成同步帧数据，数据加扰模块用对原始数据进行加扰形成加扰数据；
串行收发器组包含N个收发器，N>2，数据发送模块使用其中一个收发器作为同步帧数据收发器，用于同步帧数据的发送；数据发送模块使用另外N-1个收发器作为数据收发器，用于加扰数据的发送；
数据接收模块包含同步帧解析模块、数据解扰模块、数据同步模块；同步帧解析模块根据同步帧数据解析出同步控制信号；数据同步模块使用所述同步控制信号对加扰数据进行对其操作；数据解扰模块根据对齐后的加扰数据恢复出数据发送模块发送的原始数据。
2.如权利要求1所述的基于FPGA的高速串行收发系统，其特征在于，参考时钟由同步帧数据收发器时钟管脚输出后经FPGA内嵌锁相环滤波后作为基准时钟提供给数据发送模块、数据接收模块以及各收发器；外部输入的全局时钟经FPGA内嵌锁相环滤波后提供给发送复位控制模块和接收复位控制模块。
3.如权利要求1所述的基于FPGA的高速串行收发系统，其特征在于，发送端复位控制模块完成收发器组复位，发送端复位控制模块内部的状态机给出复位信号后，若在设定的等待时间内未完成收发器组的复位，则回到初始状态重启复位流程；收发器组完成复位后，设置收发器内部时钟相位参数，当时钟相位对齐后，发送端复位控制模块完成数据发送模块的复位；发送端复位控制模块完成各项复位工作后继续监视复位控制信号和锁相环锁定状态，判断是否需要重启发送端的复位流程。
4.如权利要求1所述的基于FPGA的高速串行收发系统，其特征在于，接收端复位控制模块由状态机完成，接收端复位控制模块在收发器组复位完成后，完成数据接收模块的复位，并继续监视锁相环锁定状态信号和数据接收模块给出的数据对齐标志信号，判断是否需要重启接收端复位流程。
5.如权利要求1所述的基于FPGA的高速串行收发系统，其特征在于，在N-1路原始数据被加扰后，同时送达给同步帧合成模块以及各通道对应的数据收发器，并行的加扰数据经过数据收发器串化后发送到各个传输通道上；同时，同步帧合成模块为加扰后的数据添加同步帧头和同步控制信息后形成同步帧数据，并将同步帧数据发送给帧同步收发器，帧同步收发器对同步帧数据串化后发送到对应的传输通道上。
6.如权利要求5所述的基于FPGA的高速串行收发系统，其特征在于，同步帧数据包括帧头和数据字段；帧头由三个时钟节拍组成，依次为同步帧头0、同步帧头1、同步控制信息；其中，同步帧头0与同步帧头1用于标识同步帧的开始；帧头之后的数据字段依次放置各通道的加扰数据，每个通道的加扰数据占用4个时钟节拍。
7.如权利要求1所述的基于FPGA的高速串行收发系统，其特征在于，接收端收发器组将传输通道上的串行数据恢复成N-1路加扰数据和一路同步帧数据；同步帧数据送给同步帧解析模块，同步帧解析模块内的状态机解析出同步信息；数据同步模块利用同步信息将接收的加扰数据进行数据对齐；对齐后的加扰数据送给数据解扰模块进行数据恢复，得到原始数据流。
8.如权利要求1所述的基于FPGA的高速串行收发系统，其特征在于，同步帧解析模块内同步流程由状态机实现，状态机复位后，首先在同步数据帧内寻找帧头，超过设定时间未找到帧头的，则通过移位缓冲池滑动搜索数据窗，改变同步帧数据延迟，并再次寻找帧头；找到帧头后进入等待帧头锁定状态，并持续跟踪帧头位置，连续找到帧头的数量到达预设门限后，进入同步帧锁定状态；在同步帧锁定状态，状态机持续监视同步帧通道的数据状态，在每个固定位置判断同步帧头0和同步帧头1是否正确，若均正确，则根据同步帧数据内的数据解析出各通道的同步信息与控制命令，否则进入对应的错误计数状态，当连续错误个数超过预设门限时，重新开始同步流程。
9.如权利要求1所述的基于FPGA的高速串行收发系统，其特征在于，数据同步模块内同步流程由状态机实现，N-1个数据通道分别由N-1个状态机独立控制完成数据同步；状态机在帧同步完成后，各状态机等待下一个同步帧数据的起始位置的到来；进入数据比较流程后将某数据通道连续4个时钟节拍的数据与同步帧数据内对应位置的数据进行比较，如果比较结果均一致，表示该通道数据已经完成相对于同步帧数据的对齐工作，如果存在数据失配，则失配计数器加1，当失配计数值超过预设门限时，则滑动缓冲池改变数据搜索窗口的延时，再次进入上述循环；当某通道完成数据对齐后，给出状态标志信号，状态机进入数据监视阶段，实时监测各通道的数据传输状况。

说明书全文

一种基于FPGA的高速串行收发系统

技术领域

[0001] 本发明属于软件无线电技术领域，特别是基于FPGA的高速串行数据通信，具体涉及一种基于FPGA的高速串行收发系统。

背景技术

[0002] 近年来，通信、雷达与电子对抗领域飞速发展，对低延时大带宽的数据交换的需求逐步上升，基于FPGA的高速串行传输无论在速度还是信号完整性上都得以飞速发展。无论高宽带A/D采样后的数据接收，还是高速实时数据的传输与处理，都离不开高速串行协议。尤其对大型的数据采集与交换架构，往往需要在单位时间里采集与处理海量的高精度实时数据，这就要求在进行串行传输时速率达到千兆每秒，甚至万兆每秒的级别。而基于FPGA的高速串行收发器开发的各种协议正是一种完全可以满足当前需求的解决方案。目前现有协议，如以太网、PCIE、RapidIO等协议在特点上各有偏重，很难找到一种既能够满足低延迟高带宽、性能可扩展、并具备通道检测功能的轻量级传输方案。

发明内容

[0003] 本发明针对FPGA内目前固有高速串行传输技术方案延迟高、有效传输带宽相对较低等缺点，提出一种基于FPGA的高速串行收发系统，能够满足低延迟高带宽、性能可扩展、并具备通道检测功能。

[0004] 为了解决上述技术问题，本发明提供一种基于FPGA的高速串行收发系统，其特征在于，包括串行收发器组、数据发送模块、数据接收模块、发送端复位控制模块、接收端复位控制模块；数据发送模块内包含同步帧合成模块和数据加扰模块，同步帧合成模块用于合成同步帧数据，数据加扰模块用对原始数据进行加扰形成加扰数据；串行收发器组包含N个收发器，N>2，数据发送模块使用其中一个收发器作为同步帧数据收发器，用于同步帧数据的发送；数据发送模块使用另外N-1个收发器作为数据收发器，用于加扰数据的发送；数据接收模块包含同步帧解析模块、数据解扰模块、数据同步模块；同步帧解析模块根据同步帧数据解析出同步控制信号；数据同步模块使用所述同步控制信号对加扰数据进行对其操作；数据解扰模块根据对齐后的加扰数据恢复出数据发送模块发送的原始数据。

[0005] 较佳地，参考时钟由同步帧数据收发器时钟管脚输出后经FPGA内嵌锁相环滤波后作为基准时钟提供给数据发送模块、数据接收模块以及各收发器；外部输入的全局时钟经FPGA内嵌锁相环滤波后提供给发送复位控制模块和接收复位控制模块。

[0006] 较佳地，发送端复位控制模块完成收发器组复位，发送端复位控制模块内部的状态机给出复位信号后，若在设定的等待时间内未完成收发器组的复位，则回到初始状态重启复位流程；收发器组完成复位后，设置收发器内部时钟相位参数，当时钟相位对齐后，发送端复位控制模块完成数据发送模块的复位；发送端复位控制模块完成各项复位工作后继续监视复位控制信号和锁相环锁定状态，判断是否需要重启发送端的复位流程。

[0007] 较佳地，接收端复位控制模块由状态机完成，接收端复位控制模块在收发器组复位完成后，完成数据接收模块的复位，并继续监视锁相环锁定状态信号和数据接收模块给出的数据对齐标志信号，判断是否需要重启接收端复位流程。

[0008] 较佳地，在N-1路原始数据被加扰后，同时送达给同步帧合成模块以及各通道对应的数据收发器，并行的加扰数据经过数据收发器串化后发送到各个传输通道上；同时，同步帧合成模块为加扰后的数据添加同步帧头和同步控制信息后形成同步帧数据，并将同步帧数据发送给帧同步收发器，帧同步收发器对同步帧数据串化后发送到对应的传输通道上。

[0009] 较佳地，同步帧数据包括帧头和数据字段；帧头由三个时钟节拍组成，依次为同步帧头0、同步帧头1、同步控制信息；其中，同步帧头0与同步帧头1用于标识同步帧的开始；帧头之后的数据字段依次放置各通道的加扰数据，每个通道的加扰数据占用4个时钟节拍。

[0010] 较佳地，接收端收发器组将传输通道上的串行数据恢复成N-1路加扰数据和一路同步帧数据；同步帧数据送给同步帧解析模块，同步帧解析模块内的状态机解析出同步信息；数据同步模块利用同步信息将接收的加扰数据进行数据对齐；对齐后的加扰数据送给数据解扰模块进行数据恢复，得到原始数据流。

[0011] 较佳地，同步帧解析模块内同步流程由状态机实现，状态机复位后，首先在同步数据帧内寻找帧头，超过设定时间未找到帧头的，则通过移位缓冲池滑动搜索数据窗，改变同步帧数据延迟，并再次寻找帧头；找到帧头后进入等待帧头锁定状态，并持续跟踪帧头位置，连续找到帧头的数量到达预设门限后，进入同步帧锁定状态；在同步帧锁定状态，状态机持续监视同步帧通道的数据状态，在每个固定位置判断同步帧头0和同步帧头1是否正确，若均正确，则根据同步帧数据内的数据解析出各通道的同步信息与控制命令，否则进入对应的错误计数状态，当连续错误个数超过预设门限时，重新开始同步流程。

[0012] 较佳地，数据同步模块内同步流程由状态机实现，N-1个数据通道分别由N-1个状态机独立控制完成数据同步；状态机在帧同步完成后，各状态机等待下一个同步帧数据的起始位置的到来；进入数据比较流程后将某数据通道连续4个时钟节拍的数据与同步帧数据内对应位置的数据进行比较，如果比较结果均一致，表示该通道数据已经完成相对于同步帧数据的对齐工作，如果存在数据失配，则失配计数器加1，当失配计数值超过预设门限时，则滑动缓冲池改变数据搜索窗口的延时，再次进入上述循环；当某通道完成数据对齐后，给出状态标志信号，状态机进入数据监视阶段，实时监测各通道的数据传输状况。

[0013] 本发明与现有技术相比，其显著优点在于：本发明在原有传输协议基于上采用伪随机序列加扰的方式提高了传输效率，提高了传输线速率，增加并行传输带宽，降低了数据传输延迟，并在无数据存储机制下加入数据传输通道健康管理功能，实时监测各条通道的误码状态。附图说明

[0014] 图1是本发明所述基于FPGA的高速串行收发系统组成框图。

[0015] 图2是本发明中的时钟分配示意图；

[0016] 图3是本发明中的发送端复位控制流程示意图；

[0017] 图4是本发明中的接收端复位控制流程示意图；

[0018] 图5是本发明中的数据发送示意图；

[0019] 图6是本发明中的数据接收示意图；

[0020] 图7是本发明中的同步帧解析流程示意图；

[0021] 图8是本发明中的数据同步流程示意图。

具体实施方式

[0022] 容易理解，依据本发明的技术方案，在不变更本发明的实质精神的情况下，本领域的一般技术人员可以想象出本发明的多种实施方式。因此，以下具体实施方式和附图仅是对本发明的技术方案的示例性说明，而不应当视为本发明的全部或者视为对本发明技术方案的限制或限定。

[0023] 结合图1，本发明基于FPGA的高速串行收发系统包括高速串行收发器组、数据发送模块、数据接收模块、发送端复位控制模块、接收端复位控制模块。高速串行收发器组采用FPGA内嵌硬件完成，其余模块均采用FPGA软件编程方式实现。高速串行收发器组主要用于原始数据的收发并为系统提供基准时钟；数据发送模块内包含同步帧合成模块和数据加扰模块，分别用于合成同步帧和加扰数据流；数据接收模块包含同步帧解析模块、数据解扰模块、数据同步模块，用于接收端数据的解扰，解析出同步帧，同步帧解析模块根据解析的同步信息控制其内部的移位缓冲池完成各通道数据同步对齐；发送端和接收端复位模块主要用于其他各主要模块的复位与初始化。

[0024] 本发明所述高速串行收发系统是一个基于时钟同步的数据收发系统，由FPGA板卡内统一的基准时钟为收发器组提供参考时钟，并利用FPGA内部高速串行收发器组完成高速数据的收发与同步。

[0025] 发送复位控制模块和接收复位控制模块均采用状态机的方法实现各自流程，通过监控高速串行收发器组给出的复位状态信息完成对其上电后的初始化控制，并分别对数据发送模块和数据接收模块完成上电复位工作。

[0026] 高速串行收发器组包含N个收发器，N>2，数据发送模块使用其中一个收发器作为同步帧收发器，用于完成同步帧的发送，使用另外N-1对收发器作为数据收发器，用于完成同步数据的发送，收发器组线速率可根据实际需要设定，用于满足传输带宽的要求。本发明采用伪随机序列加扰方式完成发送数据的加扰，加扰后的数据经过收发器组的串行化后能够保证直流平衡，减少传输通道低通滤波特性的影响，降低误码率。

[0027] 数据接收模块首先利用解扰算法完成数据的解调，同步帧解析模块由同步帧收发器提供数据，同步帧解析模块中的内部控制算法利用其内部移位缓冲池搜索同步帧，在搜索到同步帧后解析出同步控制信息。数据同步模块由数据收发器提供数据，利用解析的出同步控制信息调整移位缓冲池内的数据延迟，达到数据对齐的目的，恢复出发送端发送的原始数据流。

[0028] 如图2所示，参考时钟由帧同步收发器时钟管脚输出后经FPGA内嵌锁相环0滤波后作为系统逻辑工作的基准时钟CLK0，提供给数据发送模块、数据接收模块以及各收发器。除此之外，还需要一个独立的时钟CLK1为发送复位控制模块和接收复位控制模块提供独立的工作时钟，用于保证初始化系统的鲁棒性与独立性。独立时钟CLK1由外部输入的全局时钟经FPGA内嵌锁相环1滤波后提供给发送复位控制模块和接收复位控制模块。

[0029] 如图3所示，发送复位控制模块内部状态机首先完成收发器组复位。复位信号给出后，收发器组给出的复位完成标志信号会拉低置电平0，待复位完成标志信号再次拉高变为高电平1后，此时收发器组复位完成。若在设定的等待时间内，未完成收发器组复位，即复位完成标志信号位于电平0超时，则回到初始状态重启复位流程。收发器组完成复位后，设置收发器内部时钟相位参数，当时钟相位对齐后，复位数据发送模块。发送端复位流程结束后监视系统复位控制信号与锁相环锁定状态，判断是否需要重启复位流程。

[0030] 如图4所示，接收端复位控制模块同样由状态机完成，由于收发器组内既包含发送端又包含接收端，所以该状态机并不复位收发器组。如图3所示，收发器组交给发送复位控制模块完成复位。接收复位状态机只需要等待收发器组复位完成标志信号拉高后，复位数据接收模块，并监视锁相环锁定状态信号和数据接收模块给出数据对齐标志信号，判断是否需要重启接收复位流程。

[0031] 如图5所示，在N-1路原始数据被加扰后，同时送达给同步帧合成模块(图5中示为帧同步模块)以及各通道对应的数据收发器，并行的加扰数据(图5中示为调制数据)经过数据收发器串化后发送到各个传输通道上。同时，同步帧合成模块为加扰后的数据添加同步帧头和控制信息(图5中示为同步帧信息)，从而形成同步帧数据，并将同步帧数据发送给帧同步收发器，帧同步收发器对同步帧数据串化后发送到对应的传输通道上。如图5所示，同步帧数据包括帧头和数据字段。帧头由三个时钟节拍组成：同步帧头0、同步帧头1、控制信息。其中，同步帧头0与同步帧头1用于标识同步帧的开始，控制信息用于扩展协议功能，发送所需的控制命令，如加扰标志信号(图5中示为加扰同步标志信号)。帧头之后的数据字段依次放置各通道的加扰数据，每个通道的加扰数据占用4个时钟节拍。

[0032] 如图6所示，接收端收发器组将传输通道上的串行数据恢复成N-1路加扰数据和一路同步帧数据。同步帧数据送给同步帧解析模块，同步帧解析模块内的状态机解析出加同步信息。数据同步模块利用加同步信息将接收的加扰数据进行数据对齐。对齐后的加扰数据送给数据解扰模块进行数据恢复，得到原始数据流，其中加扰标志信号用于初始化解扰码字。

[0033] 如图7所示，同步帧解析模块内同步流程由状态机实现，状态机复位后，首先在同步帧数据内寻找帧头，超时则通过移位缓冲池滑动搜索数据窗，改变同步帧数据延迟，并再次寻找帧头；找到帧头后进入等待帧头锁定状态，并持续跟踪帧头位置，连续找到帧头数量到达预设门限后，进入同步帧锁定状态；在同步帧锁定状态，状态机持续监视帧同步通道的数据状态，在每个固定位置判断同步帧头0与同步帧头1是否正确，若均正确则根据同步帧数据内的数据解析出各通道的同步信息与控制命令，否则进入对应的错误计数状态，当连续错误个数超过预设门限时，重新开始同步流程。

[0034] 如图8所示，数据同步模块内同步流程由状态机实现，N-1个数据通道分别由N-1个状态机独立控制完成数据同步。状态机在帧同步完成后，各状态机等待下一个同步帧数据的起始位置的到来。进入数据比较流程后将某数据通道连续4拍的数据与同步帧数据内对应位置的数据进行比较。如果比较结果均一致，表示该通道数据已经完成相对于同步帧数据的对齐工作。如果存在数据失配，则失配计数器加1，当失配计数值超过预设门限时，则滑动缓冲池改变数据搜索窗口的延时，再次进入上述循环。当某通道完成数据对齐后，给出状态标志信号，状态机进入数据监视阶段，实时监测各通道的数据传输状况。

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