技术领域
[0001] 本
发明涉及数据转换集成电路领域，尤其涉及异步SAR-ADC(逐次逼近模拟-数字转换器)的延迟控制电路。
背景技术
[0002] 逐次逼近模拟-数字转换器(SAR-ADC)具有结构简单、功耗低、面积小和易于集成等特点，广泛应用于中等
精度(8～16位)中等速度(<150Msps)领域。
[0003] 常规SAR-ADC的时钟控制都是同步方式，即外部接入一个时钟，而片内的
采样、转换、存储、输出的每一个步骤都由外部时钟定义。外部时钟的精度要与SAR-ADC的采样精度匹配。除了需要保证时钟源的纯净，还要对时钟到芯片内部各个环节的噪声都非常小心。此外，高速的时钟
频率需要片内的
逻辑门有很强的驱
动能力，这意味着很大的功耗。对于高速SAR-ADC来说，做到100MS/s以上的速度，10位以上的精度，采用同步控制是非常的不经济，难度也非常大。
[0004] 异步时钟控制是近年来SAR-ADC提速的最重要的系统级解决方案。SAR-ADC自身有一些特点，比如采样对时钟精度要求高，但转换对时钟精度几乎没有要求，刚好给异步时钟提供了发挥优势的空间。控制电路需要的脉冲自己产生，异步时钟控制放弃了同步时钟的分频操作，而是采用跟
采样频率一样的外部时钟，把时钟分割成采样和转换两阶段。转换时系统对操作时钟边沿没有要求，把转换做成异步触发，用比较器触发SAR逻辑，SAR逻辑带动数字-模拟转换阵列(DAC Array)的方式完成N次比较。最后N个依次完成但未对齐时钟的数据通过同步方式输出结果。
[0005] 异步SAR-ADC的基本结构如图2所示，外部时钟
信号经过时钟发生电路产生采样时钟CLKsample。采样时钟对输入
差分信号INP、INN进行采样后，由高速比较器比较，并通过异或产生Ready信号输入到多
相位时钟发生器和逐次逼近逻辑组成的高速数字电路，一方面产生一个
时钟信号通过延迟链给比较器提供比较时钟，另一方面经过DAC(数字-模拟转换)控制电路对SAR-ADC的
开关电容阵列(数字-模拟转换阵列，DAC Array)进行控制。DAC的参考
电压由外部基准源(BG)经过参考电压
缓冲器(VREF BUF)产生。整个异步SAR-ADC的延迟环路由比较器、异或门、多相位时钟产生电路和延迟链构成。由于其他电路的延迟基本都是固定的，所以对延迟链延迟时间的调节成为唯一的可控因子。
[0006] 传统的异步SAR-ADC延迟控制电路如图3所示，VIN做为这个延迟链的
输入信号。多路选择器(MUXN×1)从N个延迟单元(DELAY)的抽头中选择一路作为
输出信号VOUT。由于延迟链的延迟时间随着工艺
角、电压和
温度(PVT)的变化，在不同PVT变化条件下，延迟时间甚至有大于两倍以上的变化。较大的延迟时间，可以增加DAC的稳定时间，从而提高ADC的整体性能，但可能造成ADC最后几个比较脉冲的丢失，影响ADC的大规模生产良率。较小的延迟时间会造成ADC的性能变差。
发明内容
[0007] 本发明的目的在于提供一种异步逐次逼近模拟-数字转换器的延迟控制电路，能够提高ADC的工作速度，改善ADC的线性度和
信噪比(SNR)，增加量产芯片的良率。
[0008] 实现上述目的的技术方案是：
[0009] 一种异步逐次逼近模拟-数字转换器的延迟控制电路，包括：
锁相环校正电路和延迟链电路，其中，
[0010] 所述
锁相环校正电路包括压控
振荡器，所述锁相环校正电路提供压控振荡器的第一控制电压；
[0011] 所述延迟链电路包括：
[0012] 由N级第一延迟单元级联构成的延迟链；N≥2，且为正整数；
[0013] 分别连接所述延迟链中各个第一延迟单元的输出端的多路选择器；
[0014] 输入端接所述第一控制电压，输出端接各个所述第一延迟单元的第一缓冲器；(BUF)以及
[0015] 一端接地，另一端接所述第一缓冲器输出端的第一电容；
[0016] 其中，所述第一控制电压经过所述第一缓冲器和所述第一电容后产生一个分别用于控制各个所述第一延迟单元的延迟时间的第二控制电压。
[0017] 优选的，所述锁相环校正电路还包括：鉴频鉴相器(PFD)、电荷
泵(CP)、环路
滤波器(LPF)、第一
反相器和M
分频器，其中，
[0018] 所述鉴频鉴相器接收基准频率；
[0019] 所述鉴频鉴相器的输出端连接所述
电荷泵的输入端；
[0020] 所述电荷泵的输出端连接所述
环路滤波器和所述压控振荡器；
[0021] 所述环路滤波器产生所述第一控制电压供给所述压控振荡器；
[0022] 所述压控振荡器的输出端依次通过所述第一反相器和所述M分频器连接所述鉴频鉴相器的输入端。
[0023] 优选的，所述压控振荡器包括：N级相互级联的第二延迟单元，以及级联最后一级第二延迟单元并输出反馈给第一级第二延迟单元的第三延迟单元；N≥2，且为正整数；
[0024] 所述第二延迟单元的延迟时间是所述第三延迟单元的延迟时间的两倍；
[0025] 所述第一控制电压分别供给各所述第二延迟单元和所述第三延迟单元。
[0026] 优选的，所述第一延迟单元和所述第二延迟单元结构一致，均由两级可控反相器级联组成；所述第三延迟单元包括一级可控反相器；
[0027] 所述压控振荡器和所述延迟链电路均还包括：误差
放大器(EA)、第一PMOS管、第一
电阻、第二PMOS管和第一NMOS管，其中，所述误差放大器的第一输入端接所述第一控制电压或所述第二控制电压，第二输入端通过所述第一电阻接地，输出端接所述第一PMOS管的栅极和所述第二PMOS管的栅极；
[0028] 所述第一PMOS管的源极接电源，漏极通过所述第一电阻接地；
[0029] 所述第二PMOS管的源极接电源，漏极接所述第一NMOS管的漏极；
[0030] 所述第一NMOS管的漏极和第一NMOS管的栅极连接；
[0031] 所述第一NMOS管的源极接地；
[0032] 所述第二PMOS管的栅极和所述第一NMOS管的栅极分别连接各个所述第一延迟单元或各个所述第二延迟单元和第三延迟单元；
[0033] 所述延迟链电路还包括：连接所述多路选择器的输出端的第二缓冲器。
[0034] 优选的，所述第一延迟单元和所述第二延迟单元结构一致，均由两级差分反相器级联组成；所述第三延迟单元包括一级差分反相器；
[0035] 所述压控振荡器和所述延迟链电路均还包括：将所述第三延迟单元输出的差分信号或所述多路选择器输出的差分信号转化为单路信号的双转单电路；
[0036] 所述延迟链电路还包括：连接所述双转单电路的输出端的第三缓冲器。
[0037] 优选的，所述可控反相器包括：第三PMOS管、第四PMOS管、第二NMOS管和第三NMOS管，其中，
[0038] 所述第三PMOS管的源极接电源，漏极接所述第四PMOS管的源极，栅极接所述第二PMOS管的栅极；
[0039] 所述第四PMOS管的漏极和所述第二NMOS管的漏极的相接端作为输出端；
[0040] 所述第四PMOS管的栅极和所述第二NMOS管的栅极的相接端作为输入端；
[0041] 所述第三NMOS管的源极接地，漏极接所述第二NMOS管的源极，栅极接所述第一NMOS管的栅极。
[0042] 优选的，所述差分反相器包括：可变电容、第五PMOS管、第六PMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，其中，
[0043] 所述可变电容的控制端接所述第一控制电压或所述第二控制电压；
[0044] 所述第五PMOS管和所述第六PMOS管各自的源极接电源；
[0045] 所述第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管各自的源极接地；
[0046] 所述第五PMOS管的栅极和所述第四NMOS管的栅极的相接端作为一个输入端；
[0047] 所述第六PMOS管的栅极和所述第七NMOS管的栅极的相接端作为另一个输入端；
[0048] 所述第五PMOS管的漏极、所述第四NMOS管的漏极、所述第五NMOS管的漏极、所述第六NMOS管的栅极和所述可变电容的第一端相接，该相接端作为一个输出端；
[0049] 所述第六PMOS管的漏极、所述第七NMOS管的漏极、所述第五NMOS管的栅极、所述第六NMOS管的漏极和所述可变电容的第二端相接，该相接端作为另一个输出端。
[0050] 优选的，所述双转单电路包括：第七PMOS管、第八PMOS管、第八NMOS管和第九NMOS管，其中，
[0051] 所述第七PMOS管的源极接电源，漏极接所述第八NMOS管的漏极，栅极接所述第八PMOS管的栅极和所述第七PMOS管的漏极；
[0052] 所述第八PMOS管的源极接电源；
[0053] 所述第八PMOS管的漏极和所述第九NMOS管的漏极的相接端作为输出端；
[0054] 所述第八NMOS管和第九NMOS管各自的源极接地；
[0055] 所述第八NMOS管的栅极和所述第九NMOS管的栅极作为两个输入端。
[0056] 本发明的有益效果是：本发明采用一个锁相环路对延迟控制电路的延迟时间进行实时自动校正，减小了异步SAR-ADC延迟环路产生的比较时钟随工艺角、电压和温度(PVT)的变化。因此，在大规模量产中，ADC转换时间的变化可以大大减少，从而给ADC中电容数字-模拟转换阵列(CDAC)的稳定时间(settling time)留下足够的余度。本发明能够提高异步SAR-ADC的工作速度，并改善ADC的线性度和信噪比，增加量产芯片的良率。
附图说明
[0057] 图1是本发明中异步逐次逼近模拟-数字转换器的延迟控制电路；
[0058] 图2是异步SAR-ADC的基本结构示意图；
[0059] 图3是
现有技术中异步SAR-ADC的延迟控制电路的电路图；
[0060] 图4是本发明中锁相环校正电路的电路图；
[0061] 图5是本发明中压控振荡器一
实施例的电路图；
[0062] 图6是本发明中延迟链电路一实施例的电路图；
[0063] 图7是本发明中压控振荡器二实施例的电路图；
[0064] 图8是本发明中延迟链电路二实施例的电路图。
具体实施方式
[0065] 下面将结合附图对本发明作进一步说明。
[0066] 请参阅图1，本发明的异步逐次逼近模拟-数字转换器的延迟控制电路，包括：锁相环(PLL)校正电路和延迟链电路。
[0067] 锁相环校正电路包括压控振荡器11，锁相环校正电路提供压控振荡器11的第一控制电压VC。
[0068] 延迟链电路包括：延迟链、多路选择器22、第一缓冲器23和第一电容C1。延迟链由N级第一延迟单元21级联构成，N≥2，且为正整数。多路选择器22分别连接延迟链中各个第一延迟单元21的输出端。即：多路选择器22从N个第一延迟单元21的抽头中选择一路作为输出信号VOUT。第一缓冲器23输入端接第一控制电压VC，输出端接各个第一延迟单元21。第一电容C1一端接地，另一端接第一缓冲器23的输出端。其中，第一控制电压VC经过第一缓冲器23和第一电容C1后产生一个分别用于控制各个第一延迟单元21的延迟时间的第二控制电压VTRIM。第一电容C1能够滤除来自锁相环校正电路的高频毛刺。
[0069] 如图4所示，锁相环校正电路还包括：鉴频鉴相器12、电荷泵13、环路滤波器14、第一反相器15和M分频器16。
[0070] 鉴频鉴相器12接收基准频率FREF。鉴频鉴相器12的输出端连接电荷泵13的输入端。电荷泵13的输出端连接环路滤波器14和压控振荡器11。环路滤波器14产生第一控制电压VC供给压控振荡器11。压控振荡器11的输出端依次通过第一反相器15和M分频器16连接鉴频鉴相器12的输入端。
[0071] 具体地，压控振荡器11包括：N级相互级联的第二延迟单元17，以及级联最后一级第二延迟单元17并输出反馈给第一级第二延迟单元17的第三延迟单元18；N≥2，且为正整数。第二延迟单元17的延迟时间是第三延迟单元18的延迟时间的两倍。第一控制电压VC分别供给各第二延迟单元17和第三延迟单元18。
[0072] 如果延迟链电路中的延迟单元和锁相环校正电路中的延迟单元是相同电路的话，锁相环校正电路中压控震荡器11(VCO)的时钟周期就与延迟链的总延迟时间成一定比列关系。由于锁相环的参考电压来自芯片外部稳定的时钟源，因此PLL中压控震荡器11的频率周期不随PVT变化，而延迟链电路中的总延迟时间也不随PVT变化。一旦锁相环路锁定，压控振荡器11的振荡频率等于M倍的外部参考频率，不随PVT变化。压控振荡器11的振荡周期与N阶延迟单元的延迟成一定比列关系。PLL的锁定电压将被取出去控制延迟链电路的延迟单元。
[0073] 如图5和图6所示，第一延迟单元21和第二延迟单元17结构一致，均由两级可控反相器级联组成；第三延迟单元18包括一级可控反相器。
[0074] 压控振荡器11和延迟链电路均还包括：误差放大器31、第一PMOS管PM1、第一电阻R1、第二PMOS管PM2和第一NMOS管NM1。误差放大器31的第一输入端接第一控制电压VC或第二控制电压VTRIM，第二输入端通过第一电阻R1接地，输出端接第一PMOS管PM1的栅极和第二PMOS管PM2的栅极。第一PMOS管PM1的源极接电源，漏极通过第一电阻R1接地。第二PMOS管PM2的源极接电源，漏极接第一NMOS管NM1的漏极。第一NMOS管NM1的漏极和第一NMOS管NM1的栅极连接。第一NMOS管NM1的源极接地。第二PMOS管PM2的栅极和第一NMOS管NM1的栅极分别连接各个第一延迟单元21或各个第二延迟单元17和第三延迟单元18；
[0075] 延迟链电路还包括：连接多路选择器22的输出端的第二缓冲器32。
[0076] 第一控制电压VC或第二控制电压VTRIM通过误差放大器31和第一PMOS管PM1，在第一电阻R1上产生一支可控
电流VC/R，这支电流经过第二PMOS管PM2和第一NMOS管NM1镜像到每一个第一延迟单元21或第二延迟单元17及第三延迟单元18。
[0077] 本实施例中，可控反相器包括：第三PMOS管PM3、第四PMOS管PM4、第二NMOS管NM2和第三NMOS管NM3。
[0078] 第三PMOS管PM3的源极接电源，漏极接第四PMOS管PM4的源极，栅极接第二PMOS管PM2的栅极。第四PMOS管PM4的漏极和第二NMOS管NM2的漏极的相接端作为输出端。第四PMOS管PM4的栅极和第二NMOS管NM2的栅极的相接端作为输入端。第三NMOS管NM3的源极接地，漏极接第二NMOS管NM2的源极，栅极接第一NMOS管NM1的栅极。
[0079] 第一延迟单元21或第二延迟单元17中，两个第四PMOS管PM4和两个第二NMOS管NM2构成延迟缓冲器，两个第三PMOS管PM3和两个第三NMOS管NM3接受可控镜像电流控制，通过充放电以改变振荡频率。图5中，N级第二延迟单元17与第三延迟单元18相连，并输出反馈到第一级第二延迟单元17输入，构成奇数阶环形振荡电路。最后此电路的输出经过第一反相器15输出VCO信号给PLL的分频器电路。图6中，与图5中延迟单元结构相同。之后N阶级第一延迟单元21将输入信号延迟，多路选择器22从N个第一延迟单元21的抽头中选择一路经过第二缓冲器32整形，作为输出信号VOUT。
[0080] 如图7和图8所示，第一延迟单元21和第二延迟单元17结构一致，均由两级差分反相器级联组成；第三延迟单元18包括一级差分反相器。
[0081] 压控振荡器11和延迟链电路均还包括：将第三延迟单元18输出的差分信号或多路选择器22输出的差分信号转化为单路信号的双转单电路41。
[0082] 延迟链电路还包括：连接双转单电路41的输出端的第三缓冲器42。
[0083] 差分反相器包括：可变电容C2、第五PMOS管PM5、第六PMOS管PM6、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6和第七NMOS管NM7。
[0084] 可变电容C2的控制端接第一控制电压VC或第二控制电压VTRIM。第五PMOS管PM5和第六PMOS管PM6各自的源极接电源。第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6和第七NMOS管NM7各自的源极接地。第五PMOS管PM5的栅极和第四NMOS管NM4的栅极的相接端作为一个输入端。第六PMOS管PM6的栅极和第七NMOS管NM7的栅极的相接端作为另一个输入端。第五PMOS管PM5的漏极、第四NMOS管NM4的漏极、第五NMOS管NM5的漏极、第六NMOS管NM6的栅极和可变电容C2的第一端相接，该相接端作为一个输出端。
[0085] 第六PMOS管PM6的漏极、第七NMOS管NM7的漏极、第五NMOS管NM5的栅极、第六NMOS管NM6的漏极和可变电容C2的第二端相接，该相接端作为另一个输出端。
[0086] 双转单电路41包括：第七PMOS管PM7、第八PMOS管PM8、第八NMOS管NM8和第九NMOS管NM9。第七PMOS管PM7的源极接电源，漏极接第八NMOS管NM8的漏极，栅极接第八PMOS管PM8的栅极和第七PMOS管PM7的漏极。第八PMOS管PM8的源极接电源。第八PMOS管PM8的漏极和第九NMOS管NM9的漏极的相接端作为输出端。第八NMOS管NM8和第九NMOS管NM9各自的源极接地。第八NMOS管NM8的栅极和第九NMOS管NM9的栅极作为两个输入端。
[0087] 第一控制电压VC或第二控制电压VTRIM通过两个可变电容C2控制第一延迟单元21或第二延迟单元17的输出电容负载。第五PMOS管PM5、第六PMOS管PM6、第四NMOS管NM4、第七NMOS管NM7构成差分反相器，第五NMOS管NM5、第六NMOS管NM6构成锁存器，对
输出电压进行再生放大。通过调节每级电路中的可变电容C2来改变振荡频率。图7中，N级第二延迟单元17与第三延迟单元18级联，并输出反馈到第一级第二延迟单元17的输入，构成奇数阶环形振荡电路。最后此电路的输出经过双转单电路41将差分信号转化为单路信号，并经过第一反相器15输出VCO信号给PLL的分频器电路。双转单电路41中，两个输入端分别接受两路相位相反的高频电压信号，转化为电流，在输出级相加并转换成电压。图8中，与图7中延迟单元结构相同。输入信号VIN通过一个反相器生成一路反相信号，与自身的信号同时给差分延迟链路作为输入，N阶级联第一延迟单元21将输入信号延迟，多路选择器22从N个第一延迟单元21的抽头中选择一路差分信号，输出给双转单电路41，然后经过第三缓冲器42整形，作为输出信号VOUT。
[0088] 本发明在CMOS工艺下实施。由于PLL电路只是用来产生直流校正电压而不是产生高频时钟，可以用较小的面积和功耗完成。与传统技术相比，本发明采用高频锁相环路自动校正延迟链路的延迟时间，提高ADC的工作速度，改善ADC的线性度和信噪比，增加量产芯片的良率。
[0089] 以上实施例仅供说明本发明之用，而非对本发明的限制，有关技术领域的技术人员，在不脱离本发明的精神和范围的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本发明的范畴，应由各
权利要求所限定。
