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一种低失真尖峰抑制 相位选择器

阅读：1010发布：2020-06-11

专利汇可以提供一种低失真尖峰抑制相位选择器专利检索，专利查询，专利分析的服务。并且本发明涉及一种低失真尖峰抑制相位选择器，包括第一、二电阻负载差分放大器、第一、二双相开关控制器以及用于尖峰抑制互补交叠的时钟信号产生器，第二电阻负载差分放大器的输出端连接第二双相开关控制器，第一、二双相开关控制器的正负输出信号端分别短接并分别连接输出端口VOUT的正负端，时钟信号产生器分别与第一、二双相开关控制器相连接。上述技术方案中，采用尖峰抑制互补交叠时钟信号产生器为相位选择器开关提供控制信号，在该时钟信号产生器中，采用延迟型反相器使得控制各相输出信号的开关控制信号产生交叠，从而使得相位选择器的输出信号在相位转换过程中表现为平滑过渡，进而提高整体锁相环的失真性能和相位噪声性能。，下面是一种低失真尖峰抑制相位选择器专利的具体信息内容。

权利要求

1.一种相位选择器，其特征在于：包括第一、二电阻负载差分放大器、第一、二双相开关控制器以及用于尖峰抑制互补交叠的时钟信号产生器，第一电阻负载差分放大器的输入端连接0°、180°的信号输入端VIN0、VIN180，第一电阻负载差分放大器的输出端连接第一双相开关控制器；第二电阻负载差分放大器的输入端连接90°、270°的信号输入端VIN90、VIN270，第二电阻负载差分放大器的输出端连接第二双相开关控制器，第一、二双相开关控制器的正负输出信号端分别短接并分别连接输出端口VOUT的正负端，时钟信号产生器分别与第一、二双相开关控制器相连接；
时钟信号产生器包括依次串联且首尾连接构成环路的反相器INV2、与非门NAND1、反相器INV3、反相器INV4、与非门NAND2、反相器INV5、反相器INV6、与非门NAND3、反相器INV7、反相器INV8、与非门NAND4以及反相器INV1，与非门NAND4与反相器INV1的短接点连接控制信号输出端A0，与非门NAND1与反相器INV3的短接点连接控制信号输出端A3，与非门NAND2与反相器INV5的短接点连接控制信号输出端A2，与非门NAND3与反相器INV7的短接点连接控制信号输出端A1，控制信号输出端A0、A3与第一双相开关控制器相连接，控制信号输出端A1、A2与第二双相开关控制器相连接，与非门NAND4、与非门NAND2、与非门NAND3、与非门NAND1分别连接外部电路提供的两相互补交叠信号C0、 C1和
2.根据权利要求1所述的相位选择器，其特征在于：反相器INV1、INV3、INV5、INV7的电路结构相同，反相器INV1包反相器输入信号端VIN、反相器输出信号端VOUT、晶体管M5、M6，晶体管M5、M6的源极连接电源VDD，晶体管M5、M6的栅极短接并连接输入信号端VIN；晶体管M5、M6的漏极短接并分别连接负载电容CL的一端和输出信号端VOUT；晶体管M6的源极接地，负载电容CL的另一端接地。
3.根据权利要求1所述的相位选择器，其特征在于：反相器INV2、INV4、INV6、INV8的电路结构相同，反相器VIN2包括反相器输入信号端VIN、反相器输出信号端VOUT、晶体管M7、M8、M9；晶体管M7的源极连接电源VDD，晶体管M7、M9的栅极短接并连接反相器的输入信号端VIN，晶体管M7、M8的漏极短接并连接反相器的输出信号端VOUT；晶体管M8的栅极连接外部电路提供的偏置电压输入端VB，晶体管M8的源极与晶体管M9的漏极短接，晶体管M9的源极接地。
4.根据权利要求1所述的相位选择器，其特征在于：与非门NAND4、与非门NAND2、与非门NAND3、与非门NAND1的电路结构相同，与非门NAND1包括与非门的输入信号端IN1、IN2，与非门的输出信号端OUT以及晶体管M10、M12、M13、M14；晶体管M10、M14的源极分别连接电源VDD，晶体管M10、M12的栅极短接并连接输入信号端IN1；晶体管M11、M13的栅极短接并连接输入信号端IN2；晶体管M10的漏极与晶体管M11的源极短接，晶体管M12、M13的漏极短接并分别连接晶体管M11的漏极以及晶体管M14、M15的栅极；晶体管M14、M15的漏极短接并连接与非门的输出信号端OUT；晶体管M12、M13、M15的源极均接地。

说明书全文

一种低失真尖峰抑制相位选择器

技术领域

[0001] 本发明涉及信号处理设备领域，具体涉及一种蔬菜的种植方法。

背景技术

[0002] 先前锁相环中所使用的四相相位选择器可以提供0°、90°、180°和270°的相位选择，根据数字控制信号，其输出信号在0°、90°、180°和270°四个相位信号支路中进行选择和相位转换，从而完成所需的分频功能；相位的选择与转换通常采用开关来实现，然而，开关的瞬间开启和关断会在输出信号中的相位转换处产生尖峰波形，例如，在0-T1时刻，相位选择器一直选择0°相位的输入信号作为输出，在T2时刻，相位选择器选择90°相位的输入信号作为输出，因此，在T2时刻，信号相位瞬间从0°向90°的转换将使输出信号中出现为尖峰波形，这些尖峰波形会存在于整个锁相环的输出信号中，从而影响整个锁相环的失真性能和相位噪声性能。

发明内容

[0003] 本发明的目的就是提供一种低失真尖峰抑制相位选择器，其可有效解决上述问题，使得相位选择器的输出信号在相位转换过程中表现为平滑过渡。

[0004] 为实现上述目的，本发明采用以下技术方案进行实施：

[0005] 一种低失真尖峰抑制相位选择器，其特征在于：包括第一、二电阻负载差分放大器、第一、二双相开关控制器以及用于尖峰抑制互补交叠的时钟信号产生器，第一电阻负载差分放大器的输入端连接0°、180°的信号输入端VIN0、VIN180，第一电阻负载差分放大器的输出端连接第一双相开关控制器；第二电阻负载差分放大器的输入端连接90°、270°的信号输入端VIN90、VIN270，第二电阻负载差分放大器的输出端连接第二双相开关控制器，第一、二双相开关控制器的正负输出信号端分别短接并分别连接输出端口VOUT的正负端，时钟信号产生器分别与第一、二双相开关控制器相连接。

[0006] 上述技术方案中，通过采用尖峰抑制互补交叠时钟信号产生器为相位选择器开关提供控制信号，在该时钟信号产生器中，采用延迟型反相器使得控制各相输出信号的开关控制信号产生交叠，从而使得相位选择器的输出信号在相位转换过程中表现为平滑过渡，进而提高整体锁相环的失真性能和相位噪声性能。附图说明

[0007] 图1为本发明的结构原理框图；

[0008] 图2为第一、二电阻负载差分放大器和第一、二双相开关控制器的实现原理图；

[0009] 图3为尖峰抑制互补交叠时钟信号产生器的电路结构原理图；

[0010] 图4为反相器INV1、INV3、INV5、INV7的电路结构原理图；

[0011] 图5为反相器INV2、INV4、INV6、INV8的电路结构原理图；

[0012] 图6为与非门NAND4、与非门NAND2、与非门NAND3、与非门NAND1的电路结构原理图；

[0013] 图7为图2中所使用的开关电路结构原理图。

具体实施方式

[0014] 为了使本发明的目的及优点更加清楚明白，以下结合实施例对本发明进行具体说明。应当理解，以下文字仅仅用以描述本发明的一种或几种具体的实施方式，并不对本发明具体请求的保护范围进行严格限定。

[0015] 本发明采取的技术方案如图1所示，一种低失真尖峰抑制相位选择器，包括第一、二电阻负载差分放大器31、32，第一、二双相开关控制,21、22以及用于尖峰抑制互补交叠的时钟信号产生器10，第一电阻负载差分放大器31的输入端连接0°、180°的信号输入端VIN0、VIN180，第一电阻负载差分放大器31的输出端连接第一双相开关控制器21；第二电阻负载差分放大器32的输入端连接90°、270°的信号输入端VIN90、VIN270，第二电阻负载差分放大器32的输出端连接第二双相开关控制器22，第一、二双相开关控制器的正负输出信号端分别短接并分别连接输出端口VOUT的正负端，时钟信号产生器10分别与第一、二双相开关控制器相连接。第一双相开关控制器为0°/180°双相开关控制器，第二双相开关控制器为90°/270°双相开关控制器。尖峰抑制互补交叠时钟信号产生器10分别为0°/180°、90°/270°双相开关控制器提供控制信号，输入信号分别从VIN0、VIN90、VIN180、VIN270端口进入第一、二电阻负载差分放大器中进行预放大，放大后的信号分别进入第一、二双相开关控制器中，
0°/180°双相开关控制器的正负输出信号端与90°/270°双相开关控制器的正负输出信号端分别短接，并连接输出端口VOUT的正负端口。本发明是在传统四相相位选择器的基础上，采用尖峰抑制互补交叠时钟信号产生器10为第一、二双相开关控制器种的开关提供控制信号，通过设置控制信号的延迟，使得相位选择器的输出信号在相位转换过程中表现为平滑过渡，而非传统的尖峰波形。

[0016] 具体操作为：

[0017] 第一、二电阻负载差分放大器和第一、二双相开关控制器组成四相相位选择器的核心电路模块，核心电路模块如图2所示，VIN0、VIN90、VIN180、VIN270为四相信号输入端；电源电压VDD分四路分别连接电阻R1、R2、R3和R4的一端，电阻R1的另一端连接开关S1、S3的输入端以及晶体管M1的漏极，电阻R2的另一端连接开关S2、S4的输出端以及晶体管M2的漏极，电阻R3的另一端连接开关S5、S7的输入端以及晶体管M3的漏极，电阻R4的另一端连接开关S6、S8的输出端以及晶体管M4的漏极；开关S1的输出端分别连接开关S2的输入端、开关S5的输出端、开关S6的输入端以及输出端VOUT的正极输出端；开关S3的输出端分别连接开关S4的输入端、开关S7的输出端、开关S8的输入端以及输出端VOUT的负极输出端；开关S1和S4的控制信号相同，开关S2和S3的控制信号相同，开关S5和S8的控制信号相同，开关S6和S7的控制信号相同；四相信号输入端VIN0、VIN90、VIN180、VIN270分别连接晶体管M1、M3、M2和M4的栅极；晶体管M1、M2的源极短接并连接电流源I1的输入端，电流源I 1的输出端接入地GND；晶体管M3、M4的源极短接并连接电流源I2的输入端，电流源I2的输出端接入地GND。

[0018] 图3为时钟信号产生器10的电路结构原理图；时钟信号产生器10包括依次串联且首尾连接构成环路的反相器INV2、与非门NAND1、反相器INV3、反相器INV4、与非门NAND2、反相器INV5、反相器INV6、与非门NAND3、反相器INV7、反相器INV8、与非门NAND4以及反相器INV1，与非门NAND4与反相器INV1的短接点连接控制信号输出端A0，与非门NAND1与反相器INV3的短接点连接控制信号输出端A3，与非门NAND2与反相器INV5的短接点连接控制信号输出端A2，与非门NAND3与反相器INV7的短接点连接控制信号输出端A1，控制信号输出端A0、A3与第一双相开关控制器相连接，控制信号输出端A1、A2与第二双相开关控制器相连接，具体的可为：控制信号输出端A0用于控制图2中开关S1和S4；控制信号输出端A3，用于控制图2中开关S2和S3；控制信号输出端A2用于控制图2中开关S5和S8；控制信号输出端A1用于控制图2中开关S6和S7。与非门NAND4、与非门NAND2、与非门NAND3、与非门NAND1分别连接外部电路提供的两相互补交叠信号C0、 C1和

[0019] 反相器INV1、INV3、INV5、INV7的电路结构相同，图4为反相器INV1、INV3、INV5、INV7的电路结构原理图，反相器INV1包反相器输入信号端VIN、反相器输出信号端VOUT、晶体管M5、M6，晶体管M5、M6的源极连接电源VDD，晶体管M5、M6的栅极短接并连接输入信号端VIN；晶体管M5、M6的漏极短接并分别连接负载电容CL的一端和输出信号端VOUT；晶体管M6的源极接地，负载电容CL的另一端接地。

[0020] 反相器INV2、INV4、INV6、INV8的电路结构相同，图5为反相器INV2、INV4、INV6、INV8的电路结构原理图；VIN2包括反相器输入信号端VIN、反相器输出信号端VOUT、晶体管M7、M8、M9；晶体管M7的源极连接电源VDD，晶体管M7、M9的栅极短接并连接反相器的输入信号端VIN，晶体管M7、M8的漏极短接并连接反相器的输出信号端VOUT；晶体管M8的栅极连接外部电路提供的偏置电压输入端VB，晶体管M8的源极与晶体管M9的漏极短接，晶体管M9的源极接地。

[0021] 与非门NAND4、与非门NAND2、与非门NAND3、与非门NAND1的电路结构相同，图6所示为与非门NAND4、与非门NAND2、与非门NAND3、与非门NAND1的电路结构原理图，与非门NAND1包括与非门的输入信号端IN1、IN2，与非门的输出信号端OUT以及晶体管M10、M12、M13、M14；晶体管M10、M14的源极分别连接电源VDD，晶体管M10、M12的栅极短接并连接输入信号端IN1；晶体管M11、M13的栅极短接并连接输入信号端IN2；晶体管M10的漏极与晶体管M11的源极短接，晶体管M12、M13的漏极短接并分别连接晶体管M11的漏极以及晶体管M14、M15的栅极；晶体管M14、M15的漏极短接并连接与非门的输出信号端OUT；晶体管M12、M13、M15的源极均接地。

[0022] 图7为图2中所使用的开关电路结构原理图；IN为开关输入信号端，OUT为开关输出信号端，D和为开关控制信号端，当D为数字信号“1”，为数字信号“0”时，开关导通；当D为数字信号“0”，为数字信号“1”时，开关关闭；晶体管M17的栅极连接控制信号端D，漏极与晶体管M18的源极短接，并连接开关输入信号端IN；晶体管M17的源极与晶体管M18的漏极短接，并连接开关输出信号端OUT；晶体管M18的栅极连接控制信号端

[0023] 总之，本发明可使得相位选择器的输出信号在相位转换过程中表现为平滑过渡，避免出现为尖峰波形影响整个锁相环的失真性能和相位噪声性能。

[0024] 以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在获知本发明中记载内容后，在不脱离本发明原理的前提下，还可以对其作出若干同等变换和替代，这些同等变换和替代也应视为属于本发明的保护范围。

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