可变相位累加器电路结构的全数字锁相环及锁相控制方法
专利汇可以提供可变相位累加器电路结构的全数字锁相环及锁相控制方法专利检索，专利查询，专利分析的服务。并且可变 相位 累加器 电路 结构的全数字 锁 相环及锁相控制方法，所述的全数字 锁相环 包括数字鉴相器模 块 、数字环路 滤波器 模块、缓冲寄存器和数控 振荡器 模块。数字 环路滤波器 模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用 电子 设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对 全数字锁相环 的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相 频率 ，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本 发明 具有锁相速度快、锁定 频率范围 宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。，下面是可变相位累加器电路结构的全数字锁相环及锁相控制方法专利的具体信息内容。
1.可变相位累加器电路结构的全数字锁相环，其特征是：包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块，利用电子设计自动化技术完成各个模块电路的设计；
所述数字鉴相器模块包括过零检测器和第一寄存器，该数字鉴相器模块具有两个输入端和一个输出端，两个输入端分别为Fin信号输入端及Fout信号输入端，一个输出端为Q1信号输出端，数字鉴相器模块通过过零检测器检测Fin输入信号的上升沿到来时，第一寄存器对其Fout输入信号进行采样锁存，该锁存信号即为反映此时锁相环输入信号Fin与输出信号Fout之间的瞬时相位误差信号Q1；
所述过零检测器由一位D触发器构成，具有两个输入端和两个输出端；所述第一寄存器由一组D触发器实现，具有两个输入端和一个输出端；过零检测器的第一输入端连接Fin输入信号，第二输入端连接系统时钟信号Clk，第一输出端分别与第一寄存器和缓冲寄存器的时钟信号clk连接，第二输出端与数字环路滤波器模块的clk连接；第一寄存器的第一输入端与过零检测器连接，第二输入端与数控振荡器模块连接，第一寄存器输出端的信号作为数字鉴相器模块输出的相位误差信号Q1；
所述数字环路滤波器模块包括第一可变相位累加器和全加器，数字环路滤波器模块用于抑制全数字锁相环电路的输入噪声，并调节全数字锁相环电路的校正速度；所述数字环路滤波器模块在接收数字鉴相器模块输出的相位误差信号Q1并进行处理之后，产生用于控制数控振荡器模块频率和相位的控制码G；
所述第一可变相位累加器包括分频器、第一内部累加器和可控计数器，第一内部累加器由第一全加器与寄存器构成，可控计数器由计数控制器和计数器构成；所述第一全加器具有两个输入端和一个输出端，第一全加器的第一输入端与寄存器连接，第二输入端与数字鉴相器模块连接，输出端与寄存器连接；所述寄存器具有两个输入端和一个输出端，寄存器的第一输入端与第一全加器连接，第二输入端与分频器的输出端连接，所述分频器的输入端与过零检测器的第二输出端连接，其中分频器的分频系数N1可调，所述寄存器的输出端分别与第一全加器、计数控制器连接；所述计数控制器的输入端与寄存器连接，输出端与计数器连接；所述计数器具有两个输入端和一个输出端，计数器的第一输入端与计数控制器连接，第二输入端与过零检测器的第二输出端连接；所述计数器的输出信号与寄存器的输出信号分别作为第一可变相位累加器输出信号的低位信号和高位信号；
所述全加器具有两个输入端和一个输出端，第一输入端与第一可变相位累加器的输出端连接，第二输入端与数字鉴相器模块连接，输出端作为数字环路滤波器模块的输出信号即控制码G；
所述数控振荡器模块包括第二可变相位累加器，所述第二可变相位累加器包括分频器、第二内部累加器和可控计数器，第二内部累加器由第二全加器与寄存器构成，可控计数器由计数控制器和计数器构成；所述第二全加器具有三个输入端和一个输出端，第二全加器的第一输入端与寄存器连接，第二输入端与缓冲寄存器的输出端连接，第三输入端与外部输入的锁相频率控制字J连接，输出端与寄存器连接；所述寄存器具有两个输入端和一个输出端，寄存器的第一输入端与第二全加器连接，第二输入端与分频器的输出端连接，所述分频器的输入端与系统时钟信号Clk连接，其中分频器的分频系数N2可调，所述寄存器的输出端分别与第二全加器、计数控制器连接；所述计数控制器的输入端与寄存器连接，输出端与计数器连接；所述计数器具有两个输入端和一个输出端，计数器的第一输入端与计数控制器连接，第二输入端与系统时钟信号Clk连接；所述计数器的输出信号与寄存器的输出信号分别作为第二可变相位累加器输出信号的低位信号和高位信号；
所述数字鉴相器模块输出端的相位误差信号Q1分别与第一可变相位累加器的输入端和全加器的输入端连接，所述数字环路滤波器模块输出的控制码G与缓冲寄存器的输入端连接，缓冲寄存器将控制码G一并与外部输入的锁相频率控制字J共同输入至数控振荡器模块的输入端，数控振荡器模块的输出信号Fout为锁相环输出信号，并将其反馈到第一寄存器作为数字鉴相器模块的其中一个输入信号。
2.如权利要求1所述的可变相位累加器电路结构的全数字锁相环，其特征在于：利用电子设计自动化技术，采用自顶而下的设计方法，完成可变相位累加器电路结构的全数字锁相环顶层电路设计；
在可变相位累加器电路结构的全数字锁相环顶层电路中，系统时钟信号Clk分别与过零检测器和数控振荡器模块的输入端clk相接；
过零检测器的第一输出端clk1分别与第一寄存器和缓冲寄存器的输入端clk相接；过零检测器的第二输出端clk2与第一可变相位累加器的输入端clk相接；
系统输入信号Fin的输入端与数字鉴相器模块输入端fin相接；
数字鉴相器模块的输出端分别与第一可变相位累加器的第二输入端和全加器的第二输入端相接；
第一可变相位累加器的输出端与全加器的第一输入端相接；
全加器的输出端与缓冲寄存器的输入端相接；
缓冲寄存器输出控制码G的输出端与外部输入的锁相频率控制字J共同输入至数控振荡器模块的输入端，分别作为数控振荡器模块输入信号B的低位信号和高位信号；
数控振荡器模块的输出信号M为系统的输出端Fout信号，同时反馈到第一寄存器的输入端作为数字鉴相器模块的输入信号D。
3.如权利要求1所述的可变相位累加器电路结构的全数字锁相环，其特征在于：所述第一可变相位累加器的位数为m1，第一内部累加器的位数为n1，第一可变相位累加器的可控计数器的位数为m1-n1；寄存器的输出信号L1[m1:m1-n1+1]作为第一可变相位累加器输出信号L1[m1:1]的高n1位，计数器的输出信号L1[m1-n1:1] 作为第一可变相位累加器输出信号L1[m1:1]的低m1-n1位，可控计数器的计数方式由寄存器的输出信号L1[m1:m1-n1+1]的第m1-n1+1位L1[m1-n1+1]控制，具体控制方式为：当L1[m1-n1+1]为0时，计数器保持初值不变，当L1[m1-n1+1]为1时，计数器进行从 和 的一次循环计数，其中m1、n1为正整数，且m1>n1；所述第一可变相位累加器中分频器分频系数N1与可控计数器位数m1-n1之间的关系为 ；
所述第二可变相位累加器的位数为m2，第二内部累加器的位数为n2，第二可变相位累加器的可控计数器的位数为m2-n2；其中，寄存器的输出信号L2[m2:m2-n2+1]作为第二可变相位累加器输出信号L2[m2:1]的高n2位，计数器的输出信号L2[m2-n2:1] 作为第二可变相位累加器输出信号L2[m2:1]的低m2-n2位，可控计数器的计数方式由寄存器的输出信号L2[m2:m2-n2+1]的第m2-n2+1位L2[m2-n2+1]控制，具体控制方式为：当L2[m2-n2+1]为0时，计数器保持初值不变，当L2[m2-n2+1]为1时，计数器进行从 和 的循环计数,其中m2、n2为正整数，且m2>n2；所述第二可变相位累加器中分频器分频系数N2与可控计数器位数m2-n2之间的关系为 。
4.如权利要求1-3任一项所述可变相位累加器电路结构的全数字锁相环的锁相控制方法，其特征是：
数字鉴相器模块通过过零检测器检测Fin信号输入的上升沿到来时，第一寄存器锁存来自数控振荡器模块的输出并行码，该并行码即为反映输入信号Fin与输出信号Fout在该上升沿到来时刻的瞬时相位误差信号Q1；
数字环路滤波器模块接收相位误差信号Q1，经处理之后产生控制数控振荡器模块频率和相位的控制码G；
缓冲寄存器接收数字环路滤波器模块输出的控制码G，使该控制码G在同一瞬间并行送入数控振荡器模块；
数控振荡器模块接收缓冲寄存器送入的并行的控制码G和外部输入的锁相频率控制字J，以调节数控振荡器模块输出信号的频率和相位，并在下一个输入信号周期的上升沿将反映该时刻瞬时相位误差的信号Fout再次送入数字鉴相器模块，经过系统的动态调节，逐渐减小相位误差，并最终实现锁相环的锁定。
可变相位累加器电路结构的全数字锁相环及锁相控制方法
技术领域
背景技术
发明内容
图3为实施例一中第二可变相位累加器的结构框图；
图4为实施例一可变相位累加器电路结构的全数字锁相环的顶层电路图；
图5为clk=500MHz、Fin=0.06MHz时的波形仿真图；
图6为clk=500MHz、Fin=3.92MHz时的波形仿真图。
具体实施方式
1-2锁存来自数控振荡器模块4的输出并行码，该并行码即为反映输入信号Fin与输出信号Fout在该时刻的瞬时相位误差信号Q1；
数字环路滤波器模块2接收相位误差信号Q1，经处理之后产生控制数控振荡器模块4频率和相位的控制码G；
缓冲寄存器3接收数字环路滤波器模块2输出的控制码G，使该控制码G在同一瞬间并行送入数控振荡器模块4；
数控振荡器模块4接收缓冲寄存器3送入的并行的控制码G和外部输入的锁相频率控制字J，以调节数控振荡器模块4输出信号的频率和相位，并在下一个输入信号周期的上升沿将反映该时刻瞬时相位误差的信号Fout再次送入数字鉴相器模块1，经过系统的动态调节，逐渐减小相位误差，并最终实现锁相环的锁定。
传统ADPLL 1181420 78/232960 0.25～0.98
新型ADPLL 1143280 72/232960 0.06～3.92
由上表分析可知，与传统全数字锁相环相比较，基于可变相位累加器电路结构的全数字锁相环其功耗降低了38140μW，所占用FPGA芯片的逻辑资源略有减少，锁相范围扩大了10倍。同时，由于该锁相环内部的信号是并行传输，故可大大提高系统的锁相速度。而且，在该锁相环电路不同的输出端可分别得到与输入信号同相、倍频或分频的信号。
| 标题 | 发布/更新时间 | 阅读量 |
|---|---|---|
| 一种分数频全数字锁相环及其控制方法 | 2020-05-11 | 562 |
| 用于高频全数字锁相环的高精度数字控制振荡器 | 2020-05-17 | 966 |
| 一种全数字锁相环 | 2020-05-11 | 142 |
| 一种应用于全数字锁相环的数字控制振荡器 | 2020-05-15 | 675 |
| 频率合成器和频率合成方法 | 2020-05-17 | 760 |
| 全数字锁相环的锁定方法及全数字锁相环电路 | 2020-05-08 | 556 |
| 变频域全数字锁相环及锁相控制方法 | 2020-05-18 | 893 |
| 数控振荡器和基于数控振荡器的全数字锁频环和锁相环 | 2020-05-20 | 742 |
| 一种射频接收机 | 2020-05-22 | 38 |
| ALL DIGITAL PHASE LOCKED LOOP | 2020-05-22 | 982 |
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
-
2 一种时钟同步系统
