背景技术
[0001] 许多
电子设备依赖周期时钟
信号操作来使设备内的电子部件之间的数据传送同步。周期
时钟信号可以由例如
电压控制
振荡器（VCO）等振荡器提供。周期时钟信号也在无线电设备和无线设备中使用来产生可以用于多种目的（其包括升频转换、降频转换或载波
频率上的传送）的规定频率。可对无线通信设备分配在其中传送数据的规定范围的频带。VCO可以在
锁相环（PLL）中使用来产生各种频带。时数转换器（TDC）可以在
锁相环（PLL）中使用来将VOC的频率锁定到规定频率。
附图说明
[0002] 本公开的特征和优势将从接着的结合附图来看的详细说明而变得明显，这些附图在一起通过示例图示本公开的特征；并且，其中：
[0003] 图1图示根据示例的
全数字锁相环（ADPLL）的
框图；
[0004] 图2图示根据示例的Vernier时数转换器（TDC）的框图；
[0005] 图3A图示根据示例对于再循环时数转换器（VCO）的触发参考环形振荡器的框图；
[0006] 图3B图示根据示例使用触发参考环形振荡器的周期性环形振荡器信号来对
电压控制振荡器（VCO）信号
采样的时序图；
[0007] 图4A图示根据示例使用电压控制振荡器（VCO）信号的上升边缘的参考环形振荡器的周期性环形振荡器信号测量的时序图；
[0008] 图4B图示根据示例使用电压控制振荡器（VCO）信号的下降边缘的参考环形振荡器的周期性环形振荡器信号测量的时序图；
[0009] 图5图示根据示例对于再循环时数转换器（TDC）的数字锁频模
块的框图；
[0010] 图6A图示根据示例的再循环时数转换器（TDC）的框图；
[0011] 图6B图示根据示例的再循环时数转换器（TDC）的时序图；
[0012] 图7A图示根据示例规格化到全数字锁相环（ADPLL）（其包括再循环时数转换器（TDC））的TDC
分辨率的瞬时VCO周期Tpn的瞬态仿真结果的曲线图；
[0013] 图7B图示根据示例的全数字锁相环（ADPLL）（其包括再循环时数转换器（TDC））的数字相差的瞬态仿真结果的曲线图；
[0014] 图8图示根据示例的全数字锁相环（ADPLL）
相位噪声仿真结果的曲线图，其中该ADPLL包括再循环时数转换器（TDC）；
[0015] 图9图示根据示例的全数字锁相环（ADPLL）（其包括再循环时数转换器（TDC））的框图；
[0016] 图10描绘根据示例用于时数转换的方法的
流程图；以及
[0017] 图11图示根据示例的移动设备的图。
[0018] 现在将参考图示的示范性
实施例，并且将在本文中使用特定语言来描述这些示范性实施例。然而，将理解由此规定本
发明的范围没有限制。
具体实施方式
[0019] 详细说明
[0020] 在公开和描述本发明之前，要理解本发明不限于本文公开的特定结构、过程步骤或材料，而扩展到其等同，如将由相关领域内技术人员认识到的。还应该理解本文采用的术语用于仅描述特定示例而不意在为限制性这样的目的。不同图中相同的标号代表相同的元件。在流程图和过程中提供的数字为了清楚起见在说明步骤和操作中提供并且不一定指示特定顺序或序列。
[0021] 在下文提供技术实施例的初步概述并且随后接着进一步详细描述特定技术实施例。该初步简要描述意在帮助读者更快地理解技术但不意在识别技术的关键特征或必要特征，也不意在限制要求保护的主旨的范围。
[0022] 对于全数字锁相环（ADPLL），时数转换器（TDC）可以用于将电压控制振荡器（VCO）的相位信息转换成数字域。图1图示适合于分数-n操作的ADPLL 100A架构，其可以包括TDC 110A。TDC可包括分数TDC 112（例如，Vernier TDC）和整数TDC 114。为了实现许多无线标准中使用的次闸延迟（sub-gate-delay）分辨率，TDC可实现为延迟Vernier。Vernier TDC可以与闪速
模数转换器类似但在时域中操作。如在图2中示出的，Vernier TDC可以包括延迟单元156A-B、156M-N、154A-B和154M-N以及采样触发器（FF）220A-B和220M-N。Vernier TDC可以包括n个FF和2n个延迟单元或延迟元件。多个FF的输出可以产生不同的输出，其具有参考信号的每个触发边缘。TDC分辨率可以由VCO信号106的VCO延迟（τVCO）与参考信号（REF）104的参考延迟（τref）之间的差确定并且FF可以执行时间比较。然而，由于延迟单元中的变化（στ,VCO和στ,ref）以及FF中的设置/保持时间变化，Vernier TDC可具有非线性特性。这些变化可以形成低频
音调并且引起噪声叠合，其可使ADPLL输出处的
相位噪声增加。为了降低由于变化引起的非线性，TDC延迟单元可在一起匹配，例如对于VCO信号的延迟单元156A与VCO信号的延迟单元156B、M、N匹配，以及对于参考信号的延迟单元154A与对于参考信号的延迟单元154B、M、N匹配。为了降低来自延迟单元错配的非线性，可估计Vernier TDC中的延迟单元的大小（其中部件的特征和工艺尺寸大于使用相同工艺的其他相似部件），这可对TDC导致大的面积和高的功耗。因此，TDC可占据
硅芯片的相对大的面积并且消耗相对大量的功率，从而变成
电路的耗电块。此外，由于需要在延迟单元之间维持充分的匹配，像其他数字电路一样，Vernier TDC未很好地以工艺定标来定标。因此，功率耗散或面积开销可以变成定标的
瓶颈。再循环TDC可以提供定标兼容、低功率及错配以及工艺、电压和
温度（PVT）不敏感TDC。
[0023] TDC（例如Vernier TDC）的非线性可以通过抖动来校正。抖动量可以由TDC的积分非线性（INL）设置。因为TDC可以跨越分数-n合成器中的至少一个完整VCO周期，高分辨率TDC中的延迟级或延迟元件的数量可以是大的。延迟级的数量可具有使INL恶化的效应。用于使TDC线性化的抖动量然后可以使PLL中的白噪声
水平增加，从而使通过增加TDC分辨率来获得较低相位噪声的目标落空。白噪声可以是具有平坦
功率谱密度的随机信号（或过程）。也就是说，白噪声可以在任何中心频率的固定带宽内包含相等功率。校正TDC的非线性的另一个过程可以使用数字后端校准。在数字后端校准中，可以测量TDC非线性并且然后可以数字校准非线性。然而，数字后端校准可以使用
存储器和复杂的数字后端校准电路，从而还导致相对大的硅面积。另外，数字后端校准可对温度漂移和供电变化敏感并且在具有规定或严格标准的设备中实现可能不实际，其中这些设备可总是被连接（例如蜂窝接收器）。
[0024] 再循环TDC和关联的方法可以用于提供具有降低的TDC非线性的时数转换。再循环TDC可以提供具有降低的过程、电压和温度（PVT）变化敏感性的面积高效、低功率、可定标TDC。在示例中，再循环TDC可以重新使用单个延迟单元和采样触发器用于时间比较。在另一个示例中，延迟单元可以配置为具有略短于VCO周期的固定周期的触发环形振荡器。通过重新使用延迟单元，TDC可以以与常规TDC（例如Vernier TDC）相比小得多的面积和功耗实现线性特性。在另一个配置中，用于触发环形振荡器周期调整的锁频可以在数字域中执行并且从而可以自动计算触发环形振荡器周期调整并且将其路由到触发环形振荡器。在另一个示例中，TDC的嵌入式计数系统可以使锁频机构的功耗和面积开销最小化。
[0025] 下面提供示例的额外细节。在示例中，再循环TDC可以重新使用单个延迟单元和触发器（FF）。图3A图示再循环TDC的示例。为了简单说明，再循环TDC可以包括3位再循环TDC。再循环TDC可以包括触发参考环形振荡器210（Ref. Ring OSC）、锁存器220（例如，FF）和延迟模块（例如，移位寄存器230）。触发参考环形振荡器可以包括使能控制输入、重设206控制输入和ringctrl 208控制输入。锁存器（例如触发器）可以是具有两个稳定状态的电路。锁存器可以用于存储状态信息。锁存器可以通过施加到一个或多个控制输入的信号而被改变状态并且锁存器可以具有一个或两个输出。锁存器可以用作数据存储元件。边缘触发锁存器可以通过控制输入的边缘来定时。数据或延迟触发器（D触发器）可以具有输入D、控制时钟输入clk、输出Q。锁存器或触发器还可包括控制设置/重设输入。移位寄存器可以包括共享相同时钟的锁存器（例如触发器）的级联，其可以使锁存器中的任一个（最后的锁存器除外）中的输出连接到链中的下一个的“数据”（D）输入。移位寄存器可以提供状态值（例如，逻辑低、逻辑高、数字“0”或数字“1”），其以电路中存储的一维“位阵列”中的一个
位置进行移位。移位寄存器可以从移位寄存器输入处存在的数据进入移位以及从阵列中的最后的位的数据移出（当通过转变时钟输入而能够这样做时）。移位寄存器可以具有并联和
串联输入和输出两者。尽管具体描述锁存器、触发器和移位寄存器，还可使用执行本文描述的相同功能的其他电路。
[0026] 在示例中，当参考信号REF 104从低转变到高时，触发Ref. Ring OSC 210开始振荡，从而产生周期性环形振荡器信号212。具有环形振荡器周期的周期性环形振荡器信号可以是电压控制振荡器（VCO）周期TVCO 216的所选比率，如在图3B中图示的。例如，如果Ref. Ring OSC的周期Tref,ring 214设置成（7/8）TVCO，VCO信号106上升边缘与Ref. Ring OSC信号上升边缘之间的时间差每个循环减小（1/8）TVCO。FF可以由周期性环形振荡器信号（例如，触发Ref. Ring OSC的输出ringout 212）的上升边缘来定时，这可以存储VCO信号的样本。FF 220将VCO相位与触发Ref. Ring OSC上升边缘的输出ringout比较并且FF输出作为样本存储在移位寄存器中并且样本值或状态值在移位寄存器内在不同的连续时间间隔中移位。每个FF输出可以代表VCO信号与周期性环形振荡器信号之间的时间差极性。例如，在第一ringout上升边缘218A处，移位寄存器输出[TDCOUT[0]=0]可以存储逻辑低。在第二ringout上升边缘218B处，移位寄存器输出[TDCOUT[1]=0]可以存储逻辑低。在第三ringout上升边缘
218C处，移位寄存器输出[TDCOUT[2]=0]可以存储逻辑低。在第四ringout上升边缘218D处，移位寄存器输出[TDCOUT[3]=1]可以存储逻辑高，等等。在Ref. Ring OSC的第八个（8th）循环之后，触发参考环形振荡器和ringout可以被禁用并且可以维持移位寄存器的输出232A-H直到下一个REF上升边缘。在图3B中图示的示例中，移位寄存器输出是00011110。通过发现高到低转变，可以对VCO信号相对于参考信号的相位解码。在图3B中，高到低转变的位置是
6。转变可以代表VCO与REF上升边缘之间的（6/8）TVCO时间差。TDC可以是线性的，这可被随机热/闪变噪声极小地影响。因为Ref. Ring OSC可以在预定数量的循环（例如，在图3B中是8个循环）后重设，振荡器可不是自激振荡器（free running oscillator）。因此，振荡器的相位噪声可未像在正常环形振荡器中那样无限累积并且对于相位噪声，触发参考环形振荡器可不比Vernier TDC更差。尽管图3B中的示例在上升边缘上对样本定时，还可在负边缘上对样本定时。
[0027] 在另一个示例中，Ref. Ring OSC的周期Tref,ring可以设置成（9/8）TVCO，这可以采用与图3B的示例相似的方式但在VCO信号106上升边缘与Ref. Ring OSC信号上升边缘之间的时间差每个循环增加（1/8）TVCO的情况下来工作。因为TDC测量负的相差（在Tref,ring设置成（9/8）TVCO时），PLL可使相位比较的极性逆转来对负的相差校正。
[0028] 环形振荡器周期可以短于或长于VCO周期。环形振荡器周期Tref,ring可以由表示，其中TVCO是VCO周期，NS是TDC样本数，并且该TDC样本数是每VCO周期的正整数个样本。对于具有B位分辨率的再循环TDC，TDC样本数NS可以由2B表示。对于B位再循环TDC，Tref,ring可以设置成 并且环形振荡器周期可以关于ADPLL VCO频
率而自动调整。不失一般性地，Tref,ring可以设置成 。在另一个示例（未描
述）中，可使用 。通过监视规格化到TDC分辨率（TVCO/2B）的瞬时VCO周期Tpn，环形振荡器周期Tref,ring可以调整到正确的值。对Tref,ring设置正确值的操作可以容易地在数字域中执行。
[0029] 通过量化三个连续VCO边缘，可以估计Tpn。图4A图示VCO信号216的三个VCO边缘，其包括相对于用于产生瞬时VCO周期Tpn的参考边缘的两个上升边缘（Trr2,Trr1）和一个下降边缘（Tfr1）。在检测到两个VCO上升边缘时，Tpn可以从量化的上升边缘位点的差（Trr2-Trr1）获得。图4B图示三个VCO边缘，其包括相对于参考边缘的两个下降边缘（Tfr2,Tfr1）和一个上升边缘（Trr1）。在检测到两个VCO下降边缘时，Tpn可以采用相似的方式从量化的下降边缘位点的差（Tfr2-Tfr1）获得。对于瞬时VCO周期Tpn的测量，可使用1.5个VCO循环，其对应于对于规定分辨率的 个环形振荡器周期Tref,rin（g 例如，延迟模块或移位寄存器中至少个锁存器），其中NS是每VCO周期的TDC样本数或样本数量。在TDC样本数NS可
以由2B表示时，环形振荡器周期Tref,rin（g 例如，循环）数量或延迟模块（例如，移位寄存器）中的锁存器的数量可由 表示。例如，6位再循环TDC可以使用96个循环或锁存器来确定Tpn并且Tpn可以具有值64。
[0030] 图5图示对于再循环TDC的触发参考环形振荡器210的数字锁频模块。该数字锁频模块可以包括相加器240、累积器242和量化器244。相加器可以从规格化到TDC分辨率的瞬时VCO周期Tpn 250中扣除测量的TDC样本数NS（例如，在TDC样本数NS由2B表示时是2B 252）来产生VCO周期规格化误差Tpn,err254。累积器可以通过对VCO周期规格化误差Tpn,err积分而产生积分的误差errint 256。量化器可以通过将积分的误差映射到控制设置而产生环形振荡器
控制信号refringctrl 258。量化器可以是用于将大的输入值集映射到较小值集（例如将值取舍到某一
精度单位）的
数字信号处理器。量化器可以截去积分误差的最低有效位（LSB），这可使量化误差增加，因为用于映射积分误差的位的数量的位的数量可降低到环形振荡器控制信号的控制位的数量。在另一个示例中，测量的Tpn可以扣除2B并且所得的Tpn,err可以由累积器积分。量化器可以截去累积器输出errint的LSB，并且量化器输出refringctrl可以调整Tref,ring。再循环TDC中的数字锁频模块的闭环可以迫使Tpn的值变成NS（例如，2B）并且在TDC样本数NS由2B表示时迫使再循环TDC具有B位分辨率。
[0031] 图6A图示具有6位分辨率的再循环TDC的示例架构。在示例中，再循环TDC可以包括触发参考环形振荡器210和延迟模块，例如移位寄存器260。在另一个示例中，再循环TDC可以包括触发参考环形振荡器210和数字锁频模块268。图6图示具有触发参考环形振荡器210（例如，触发Ref. Ring OSC）、延迟模块（例如，97位移位寄存器260）、输出模块（例如，96位TDC输出寄存器262）、TDC后处理和锁频环模块264以及重设模块270的再循环TDC。
[0032] 触发参考环形振荡器210可以包括使能输入、控制输入、设置/重设输入和输出。使能输入可以允许信号（例如参考信号REF 104）触发参考环形振荡器以在输出上产生周期性环形振荡器信号ringout 212。控制输入refringctrl 208可以对触发参考环形振荡器设置环形振荡器周期。设置/重设输入可以将初始参考环形振荡器信号设置成规定值，例如逻辑低。
[0033] 延迟模块可以包括数据输入、时钟输入、设置/重设输入和多个输出。延迟模块的数据输入可以耦合于VCO信号106，其中VCO信号可以对第一锁存器提供输入sreg<0>。延迟模块可以配置为串进并出（SIPO）移位寄存器。97位移位寄存器260可以包括97个锁存器（例如，触发器），其中每个锁存器可以产生输出sreg<96:0> 282。设置/重设输入可以使锁存器中的每个初始化到规定状态，例如0000…0001（图6B的sreg<96:0>）。移位寄存器中的每个锁存器可以关于时钟
输入信号（例如ringout信号）的边缘（例如，上升边缘或下降边缘）将输入锁存入。在另一个示例中，对于延迟模块的锁存器的数量可以是TDC样本数的至少1.5倍，其中TDC样本数是每VCO周期正整数个样本。例如，TDC样本数可以是64，因此对于延迟模块的锁存器的数量可以是至少96。一个额外锁存器可以添加到延迟模块来对输出模块定时并且产生重设信号，因此对于延迟模块的锁存器的数量可以是至少97（即）。可以在延迟模块中使用其他额外锁存器，但这些额外锁存器在未提高再循环TDC的性能的情况下可能是冗余的。
[0034] 输出模块可以包括多个输入、时钟输入和多个输出。输出模块可以配置为并进并出（PIPO）寄存器。96位TDC输出寄存器262可以包括96个锁存器（例如，触发器），其中每个锁存器可以从输入sreg<95:0> 284产生输出tdcout<95:0> 288。输出模块中的每个锁存器可以关于时钟输入信号（例如sreg<96> 286信号）的边缘（例如，上升边缘或下降边缘）对输入锁存入。在另一个示例中，对于输出模块的锁存器的数量可以是TDC样本数的至少1.5倍，其中TDC样本数是每VCO周期正整数个样本。例如，TDC样本数可以是64，因此对于输出模块的锁存器的数量可以是至少96（即， ）。可以在输出模块中使用额外锁存器，但这些额外锁存器在未提高再循环TDC的性能的情况下可能是冗余的。
[0035] 在另一个示例中，输出模块配置成输出延迟模块的多个锁存器的样本。输出可以在采样时间间隔后锁存。该采样时间间隔可以是VCO周期规格化时间间隔加上状态转变时间间隔。VCO周期规格化时间间隔可以对应于规格化到TDC分辨率的瞬时VCO周期Tpn。状态转变时间间隔可以对应于瞬时VCO周期Tpn之后VCO信号的边缘与参考信号的边缘之间的偏移。VCO周期规格化时间间隔可以大致上是TDC样本数乘以VCO周期，其中TDC样本数可以是每VCO周期正整数个样本。状态转变时间间隔可以是在规定锁存器转变到不同数字状态时VCO周期规格化时间间隔之后的可变时间间隔（由正整数个样本表示）。
[0036] TDC后处理和锁频环模块264可以包括数字锁频模块268和TDC后处理模块266。数字锁频模块和TDC后处理模块示出为单个模块，但数字锁频模块和TDC后处理模块可以是独立模块、部件或电路。数字锁频模块可以包括多个输入、时钟输入和多个控制信号输出。数字锁频模块可以从以周期性环形振荡器信号ringout 212定时的VCO信号的样本产生环形振荡器控制信号refringctrl 208，其中样本可以存储在输出模块中并且样本可以向数字锁频模块提供输入tdcout<95:0> 288。环形振荡器控制信号可以对触发参考环形振荡器设置环形振荡器周期。数字锁频模块可以通过时钟输入信号（例如REF 104信号）的边缘（例如，上升边缘或下降边缘）而产生新的环形振荡器控制信号。
[0037] TDC后处理模块266可以包括多个输入、时钟输入和多个输出。TDC后处理模块可以产生TDC输出tdout_bin<5:0> 290（例如，6位二进制输出），其中TDC输出是参考信号与VCO信号之间的相差的二进制表示。TDC后处理模块可以从以周期性环形振荡器信号ringout 212定时的VCO信号的样本产生TDC输出tdout_bin<5:0>，其中样本可以存储在输出模块中并且样本可以向TDC后处理模块提供输入tdcout<95:0> 288。TDC后处理模块可以通过时钟输入信号（例如REF 104信号）的边缘（例如，上升边缘或下降边缘）产生新的二进制表示。
[0038] 重设模块270可以包括数字控制延迟线（DCDL）272和数字
门，例如OR 274、AND、NAND或NOR门。重设模块可以产生设置/重设信号206来指示触发参考环形振荡器停止对周期性环形振荡器信号定时、将振荡器输出重设到预定状态和/或将延迟模块的寄存器设置成预定状态。在示例中，振荡器输出可以重设到逻辑低。在另一个示例中，重设模块可以重设触发参考环形振荡器和延迟模块。延迟模块的每个锁存器在重设延迟模块时设置成预定状态。触发参考环形振荡器可以在重设触发参考环形振荡器时设置成预定状态。DCDL可以在来自延迟模块的规定锁存器转变到不同数字状态时产生重设信号。例如，来自规定锁存器的规定锁存信号（例如sreg<96> 286信号）可以产生对于重设信号的边缘（例如，上升边缘或下降边缘）或状态。在另一个示例中，规定的锁存器可以是延迟模块的多个锁存器的最高有效位（MSB），如在图3A中图示的。DCDL可以包括具有预定或规定延迟τd的延迟元件或延迟单元。数字门可以从DCDL或在再循环TDC外部接收的外部重设命令analog_reset 292产生重设信号。重设信号可以指示触发参考环形振荡器停止对周期性环形振荡器信号定时。
[0039] 图6B示出对于图6A的示例再循环TDC的示例时序图。在示例中，analog_reset可以禁用触发Ref. Ring OSC并且可以将移位寄存器输出sreg<96:0>设置成00000…0001。在REF信号具有上升边缘时，触发Ref. Ring OSC输出ringout可以开始振荡234并且移位寄存器的最低有效位（LSB）锁存器（例如，FF）可以将VCO相位与ringout相位比较。在rignout信号传播时，LSB锁存器输出可以按升序移位，并且再第96个ringout循环处，sreg<96>信号可以从逻辑低转变到逻辑高（例如，数字“0”到数字“1”）。sreg<95:0>可以存储在TDC输出寄存器中。TDC out寄存器的输出tdcout<95:0>可以在TDC后处理模块中位置解码为二进制TDC输出tdout_bin<5:0>并且在数字锁频模块中用于锁频。sreg<96>信号也可以施加于DCDL，并且DCDL输出设置/重设可以禁用触发的Ref. Ring OSC并且将移位寄存器锁存器输出sreg<96:0>重设为00000…0001。由于重设，可以对下一个VCO相位量化236设置再循环TDC。在示例中，sreg<96>信号脉宽可以由移位寄存器中的延迟量τd 296控制。设置/重设信号脉宽可以由DCDL中的延迟量τd 298控制，这可以减少移位寄存器中的急流条件和/或设置/重设信号脉冲中的尖峰。再循环TDC的嵌入式计数和设置-重设配置可以消除在其他类型的TDC（例如Vernier TDC）中使用的高速格雷计数器。高速格雷计数器的消除可以导致功耗和硅面积的降低。尽管图示模块在上升边缘上转变（或定时），在其他示例（未示出）中，模块可以通过下降边缘定时。图6B中的信号脉冲图示为脉冲化为逻辑高并且返回逻辑低的逻辑
低信号，在其他示例（未示出）中，信号脉冲还可以包括脉冲化为逻辑低并且返回逻辑高的逻辑高信号。在一些示例中，正常逻辑低信号可以比正常逻辑高信号消耗更少的功率。
[0040] 为了
加速初始频率采集，参考环形振荡器可以通过触发参考环形振荡器并且通过计数器测量振荡频率而在几个分立调谐设置处特征化。频率测量可以在生产试验中或在参考环形振荡器加电时执行并且存储在存储器（例如，
只读存储器[ROM]或
随机存取存储器[RAM]）中。从频率测量得到的设置，可以内插对期望通道频率的初始估计。初始估计和内插可以使得用于锁频环收敛的时间量降低。再循环TDC还可防止参考环形控制信号208的反馈环和/或PPL的反馈环锁定到 的另一稳定平衡点，这在相位测量被求反时也可以使用。Ref. Ring OSC输出ringout可以在
正交相关器（quadri-correlator）中的VCO的正交相位上被采样来确定两个频率（即，VCO信号频率或周期性环形振荡器信号频率）中的哪个较高并且维持一个信号频率高于另一个信号频率。例如，如果Tref,ring漂移以变成大于TVCO，再循环TDC可以将Tref,ring重设成最小延迟设置。
[0041] 在另一个实施例中，再循环TDC可以包括调谐模块（或初始化模块）（未示出），用于内插期望VCO频率和/或使触发参考环形振荡器在期望VCO频率上收敛的时间降低。调谐模块可以包括存储器和/或正交相关器。存储器可以存储对于触发参考环形振荡器的分立初始化调谐设置。正交相关器可以确定VCO信号与周期性环形振荡器信号之间的频率差的极性并且可以维持一个信号频率（VCO信号频率或周期性环形振荡器信号频率）高于另一个信号频率。
[0042] 图7A示出规格化到使用再循环TDC的ADPLL的TDC分辨率的瞬时VCO周期Tpn320的示例瞬态仿真结果。在示例中，分数频率命令字可以设置成1/64。TDC输出可以递增或递减一以显得像阶梯。通过TDC分辨率规格化的VCO周期Tpn可以在时间300上收敛到64（306）。在示例中，数字相位误差310测量还可以具有初始误差302，其在时间300上收敛到零304，如在图7B中图示的。图8示出以分贝（dB）计的功率谱密度（PSD）340相对于以赫兹（Hz）计的频率330的ADPLL的示例相位噪声仿真。功率谱密度可以用作谱纯度的测量。谱纯度可以是
指定电信号样本的频率的变化332的量化。曲线图示出由于再循环TDC而没有音调（即，信号突峰），而突峰可能由分数TDC非线性（与其他类型的TDC关联）引起。
[0043] 在示例中，与在相同工艺上实现的具有非线性校准的Vernier TDC相比，再循环TDC的功率可以降至三分之一并且面积可以降至四分之一。
[0044] 再循环TDC可以在无线无线电收发器中用于高
数据速率标准，例如第三代合作伙伴计划（3GPP）长期演进（LTE）标准（例如，4G（LTE）/5G（LTE高级）蜂窝）、WiMAX（全球互通
微波接入或电气和电子工程师协会（IEEE）802.16标准（例如，802.16e、802.16m））和WiFi（IEEE 802.11标准）。再循环TDC可以用于产生射频（RF）。再循环TDC在两个独立无线电设备中使用或用作包含一个或多个无线协议的片上系统（SoC）的一部分。在收发器内，再循环TDC可以在全数字频率合成器中用于本地振荡器（LO）产生，其形成线性收发器。再循环TDC还可以在无线数字传送器中用于相位调制。
[0045] 在另一个示例中，再循环TDC可以重新使用单个延迟单元（例如，触发Ref. Ring OSC）和触发器用于时间比较。通过重新使用相同的元件，再循环TDC可以以与常规TDC（例如Vernier TDC）相比小得多的面积和功耗实现线性特性。在另一个示例中，再循环TDC的锁频模块可以实时
跟踪VCO频率使得TDC性能可不下降，即使具有PVT变化也如此。再循环TDC比其他类型的TDC对PVT变化和晶体管模型不准确可能更稳健（使对PVT变化的敏感性最小化）。再循环TDC的锁频模块可容易从
硬件描述语言设计。再循环TDC中的嵌入式计数可未使用高速计数器，这可以降低功耗和硅面积。再循环TDC可以与电压控制振荡器（VCO）、本地振荡器（LO）、延迟
锁定环（DLL）、锁相环（PLL）、正交VCO、
分频器或所列部件的组合一起使用。再循环TDC可以用数字CMOS工艺制造。
[0046] 再循环TDC可以通过重新使用相同的延迟元件创建线性TDC而实现面积高效、低功率、可定标和PVT不敏感数字PLL。节省硅面积可以降低制造再循环TDC的成本。在另一个示例中，再循环TDC可以包括触发环形振荡器和数字逻辑，这可以允许再循环TDC能合成，并且从而设计和开发成本以及
上市时间可以降低。再循环TDC可以是高分辨率TDC、错配免疫的TDC或错配不敏感TDC，其中对于VCO信号或参考信号，在延迟单元或延迟元件（在其他类型的TDC中使用）之间存在错配。
[0047] 在示例（延迟模块再循环TDC示例）中，再循环时数转换器（TDC）可以包括触发参考环形振荡器（TRRO）和延迟模块。触发参考环形振荡器可以在由参考信号边缘触发时产生具有环形振荡器周期（其是电压控制振荡器（VCO）周期的所选比率）的周期性环形振荡器信号。延迟模块可以将由周期性环形振荡器信号定时的VCO信号的样本存储在多个锁存器中。每个锁存器可以产生样本的输出，并且每个锁存器输出可以代表VCO信号与TRRO信号之间的时间差极性。延迟模块可以配置为移位寄存器或多个锁存器形成级联触发器，但也可使用提供相似功能性的其他机构。VCO时钟的样本中的每个可以包括数字状态信息。延迟模块中锁存器的数量可以是TDC样本数的至少1.5倍。TDC样本数可以是每VCO周期正整数个样本。
[0048] 在另一个示例（锁频再循环TDC示例）中，再循环TDC可以包括触发参考环形振荡器、数字锁频模块和TDC后处理模块。触发参考环形振荡器可以在由参考信号边缘触发时产生具有环形振荡器周期（其是电压控制振荡器（VCO）周期的所选比率）的周期性环形振荡器信号。数字锁频模块可以产生环形振荡器控制信号，其对于触发参考环形振荡器设置环形振荡器周期。TDC后处理模块可以产生TDC输出，其可以是参考信号与VCO信号之间的
相位差的二进制表示。
[0049] 在延迟模块再循环TDC示例和锁频再循环TDC示例两者的实施例中，环形振荡器周期可以短于VCO周期，并且环形振荡器周期Tref,ring可以由 表示，其中TVCO是VCO周期，NS是TDC样本数，并且TDC样本数是每VCO周期正整数个样本。在两个示例的另一个实施例中，环形振荡器周期可以长于VCO周期，并且环形振荡器周期Tref,ring可以由表示，其中TVCO是VCO周期，NS是TDC样本数，并且TDC样本数是每VCO周期正整
数个样本。在两个示例的另一个实施例中，环形振荡器周期可以大致上在电压控制振荡器（VCO）周期的一个TDC样本宽度内，其中TDC样本宽度是一比上TDC样本数NS乘以VCO周期，并且TDC样本数是每VCO周期正整数个样本。再循环TDC可以具有B位分辨率，其中TDC样本数NS由2B表示。
[0050] 在延迟模块再循环TDC示例的另一个实施例中，再循环TDC可以进一步包括输出模块，其配置成输出延迟模块的多个锁存器的样本。输出可以在采样时间间隔后锁存。该采样时间间隔可以是VCO周期规格化时间间隔加上状态转变时间间隔。VCO周期规格化时间间隔可以大致上是TDC样本数乘以VCO周期，其中TDC样本数可以是每VCO周期正整数个样本。状态转变时间间隔可以是在规定的锁存器转变到不同数字状态时VCO周期规格化时间间隔之后的可变时间间隔。在延迟模块再循环TDC示例的另一个实施例中，再循环TDC可以进一步包括数字锁频模块和TDC后处理模块。该数字锁频模块可以产生环形振荡器控制信号，其中该环形振荡器控制信号对于触发参考环形振荡器设置环形振荡器周期。TDC后处理模块可以产生TDC输出，其中该TDC输出是参考信号与VCO信号之间的相差的二进制表示。
[0051] 在延迟模块再循环TDC示例和锁频再循环TDC示例两者的实施例中，数字锁频模块可以产生规格化到TDC分辨率的瞬时VCO周期Tpn和VCO周期规格化误差Tpn,er（r 从输出模块的输出），其中VCO周期规格化误差是从瞬时VCO周期扣除TDC样本数NS，并且TDC样本数NS是每VCO周期正整数个样本。在两个示例的另一个实施例中，数字锁频模块可以包括相加器、累积器和量化器。该相加器可以从规格化到TDC分辨率的瞬时VCO周期Tpn扣除TDC样本数NS来产生VCO周期规格化误差Tpn,err，其中TDC样本数NS是每VCO周期正整数个样本。累积器可以通过积分VCO周期规格化误差Tpn,err而产生积分误差。量化器可以通过将积分误差映射到控制设置而产生环形振荡器控制信号。量化器可以截去积分误差的最低有效位（LSB），这可以使量化误差增加，因为用于映射积分误差的位的数量的位数可降低到环形振荡器控制信号的控制位的数量。
[0052] 在延迟模块再循环TDC示例和锁频再循环TDC示例两者的另一个实施例中，触发参考环形振荡器可以配置成停止对周期性环形振荡器信号定时并且用重设信号重设振荡器输出。在示例中，振荡器输出可以重设成逻辑低。在两个示例的另一个实施例中，再循环TDC可以包括重设模块，其配置成重设触发参考环形振荡器，和延迟模块，其中延迟模块的每个锁存器在重设延迟模块时设置成预定状态。触发参考环形振荡器可在重设触发参考环形振荡器时设置成预定状态。重设模块可以包括数字控制延迟线（DCDL）和数字门，例如OR门。DCDL可以在来自延迟模块的规定锁存器转变到不同的数字状态时产生重设信号。数字门可以从DCDL或在再循环TDC外部接收的外部重设命令产生重设信号。重设信号可以指示触发参考环形振荡器停止对周期性环形振荡器信号定时。规定的锁存器可以是延迟模块的多个锁存器的最高有效位（MSB）。
[0053] 在延迟模块再循环TDC示例和锁频再循环TDC示例两者的另一个实施例中，再循环TDC可以包括调谐模块，其配置成内插期望VCO频率并且使触发参考环形振荡器在期望VCO频率上收敛的时间降低。调谐模块可以包括存储器和/或正交相关器。存储器可以存储对于触发参考环形振荡器的分立初始化调谐设置。正交相关器可以确定VCO信号与周期性环形振荡器信号之间的频率差的极性并且可以维持一个信号频率（VCO信号频率或周期性环形振荡器信号频率）高于另一个信号频率。
[0054] 在延迟模块再循环TDC示例和锁频再循环TDC示例两者的另一个实施例中，再循环TDC可以在锁相环（PLL）中配置成在一组电气和电子工程师协会（IEEE）802.11标准、IEEE 802.16标准和第三代合作伙伴计划（3GPP）长期演进（LTE）标准内产生时钟频率。在两个示例的另一个实施例中，再循环TDC可以包括在这样的移动设备中，其连接到无线局域网（WLAN）、无线个人区域网（WPAN）和无线广域网（WWAN）中的至少一个。移动设备可以包括天线、触敏显示屏、扬声器、麦克
风、图形处理器、应用处理器、内部存储器、
非易失性存储器端口或这些部件的组合。
[0055] 在另一个示例中，全数字锁相环（ADPLL）100B可以包括数字相位/频率检测器120、数字环
滤波器122、
数模转换器（DAC）124、电压控制振荡器（VCO）126、再循环TDC 110B和微分器（differenciator）130，如在图9中图示的。数字相位/频率检测器可以通过将频率字输入与反馈环中的微分TDC输出进行比较来积分频率误差108，其可以与频率字102和微分TDC输出之间的频率差成比例。数字环滤波器可以通过对相位误差信号低通滤波而产生滤波相位误差信号。DAC可以将滤波相位误差信号转换成对于VCO的电压输入。VCO可以以规定频率产生周期性VCO信号106，其中电压输入可以用于使得VCO频率收敛至规定频率。再循环TDC可以在之前描述的示例中的任一个中配置以从VCO信号106和参考信号104产生TDC
输出信号。微分器可以通过微分TDC输出信号而产生微分TDC输出。
[0056] 另一个示例提供用于使用触发参考环形振荡器来时数转换的方法600，如在图10中的流程图中示出的。该方法可作为指令在机器上执行，其中这些指令被包括在至少一个计算机可读介质或机器可读介质上。计算机可读介质可以是非暂时性计算机可读存储介质。机器可读介质可以是非暂时性机器可读存储介质。方法包括以下操作：在由参考信号边缘触发时从触发参考环形振荡器对具有环形振荡器周期（其是电压控制振荡器（VCO）周期的所选比率）的周期性环形振荡器信号定时，如在框610中的。接着是对由周期性环形振荡器信号定时的VCO信号采样的操作，如在框620中的。方法的下一个操作可以是将样本存储在多个锁存器中，其中每个锁存器配置成在不同时间间隔中存储样本，如在框630中的。方法进一步包括并行地传送多个锁存器的数字状态，如在框640中的。
[0057] 方法可以进一步包括在采样时间间隔后锁存多个锁存器的数字状态，其包括VCO信号的样本。采样时间间隔可以是VCO周期规格化时间间隔加上状态转变时间间隔。VCO周期规格化时间间隔可以大致上是TDC样本数乘以VCO周期，并且TDC样本数可以是每VCO周期正整数个样本。状态转变时间间隔可以是在规定的锁存器转变到不同数字状态时VCO周期规格化时间间隔之后的可变时间间隔。在另一个示例中，方法可以进一步包括，从锁存的数字状态产生TDC输出。该TDC输出可以是参考信号与VCO信号之间的相差的二进制表示。方法可以进一步包括从锁存的数字状态产生环形振荡器控制信号。环形振荡器控制信号可以对触发参考环形振荡器设置环形振荡器周期。在另一个示例中，方法可以进一步包括在多个锁存器中的规定锁存器转变到不同数字状态时停止对周期性环形振荡器信号定时。方法可以进一步包括在多个锁存器中的规定锁存器转变到不同数字状态时将多个锁存器中的每个锁存器重设到预定状态。方法可以进一步包括在多个锁存器中的规定锁存器转变到不同数字状态时将触发参考环形振荡器的振荡器输出重设到预定或规定状态，例如逻辑低。方法可以进一步包括初始将触发参考环形振荡器调谐到大致上接近期望VCO频率的频率来使触发参考环形振荡器在期望TRRO频率上收敛的时间降低。多个锁存器可以配置为移位寄存器和级联触发器中的至少一个。环形振荡器周期可以大致上在电压控制振荡器（VCO）周期的一个TDC样本宽度内。TDC样本宽度可以是一比上TDC样本数NS乘以VCO周期。TDC样本数可以是每VCO周期正整数个样本。在示例中，环形振荡器周期可以短于VCO周期并且环形振荡器周期Tref,ring由 表示，其中TVCO是VCO周期并且NS是TDC样本数。在另一个示例中，环形振荡器周期可以长于VCO周期并且环形振荡器周期Tref,ring由
表示，其中TVCO是VCO周期，NS是TDC样本数。
[0058] 在另一个示例中，再循环时数转换器（TDC）或全数字锁相环（ADPLL）可以被包括在移动设备或传送站中。图11提供移动设备的示例图示，例如用户设备（UE）、移动台（MS）、移动无线设备、移动通信设备、平板、手持机或其他类型的移动无线设备。移动设备可以包括一个或多个天线，其配置成与例如基站（BS）、演进
节点B（eNB）或其他类型的无线广域网（WWAN）接入点等传送站通信。移动设备可以配置成使用包括第三代合作伙伴计划（3GPP）长期演进（LTE）、WiMAX（全球互通微波接入或电气和电子工程师协会（IEEE）802.16标准（例如，802.16e、802.16m））、高速分组接入（HSPA）、蓝牙和WiFi（IEEE 802.11标准）的至少一个无线通信标准来通信。移动设备可以对每个无线通信标准使用独立天线或对多个无线通信标准使用共享天线来通信。移动设备可以在无线局域网（WLAN）、无线个人区域网（WPAN）和/或WWAN中通信。
[0059] 图11还提供可以用于来自移动设备的音频输入和输出的麦克风和一个或多个扬声器的图示。显示屏可以是
液晶显示（LCD）屏，或例如
有机发光二极管（OLED）显示器等其他类型的显示屏。显示屏可以配置为
触摸屏。该触摸屏可使用电容、
电阻或另一个类型的触摸屏技术。应用处理器和图形处理器可以耦合于内部存储器来提供处理和显示能
力。非易失性存储器端口还可以用于向用户提供数据输入/输出选项。该非易失性存储器端口还可用于扩展移动设备的存储能力。
键盘可与移动设备集成或无线连接到移动设备来提供额外的用户输入。还可使用触摸屏来提供虚拟键盘。
[0060] 各种技术或其某些方面或部分可采取包含在例如
软盘、CD-ROM、硬
驱动器或任何其他机器可读存储介质等有形介质中的程序代码（即，指令）的形式，其中当将程序代码装载到机器（例如计算机）并且由其执行时，该机器变成用于实践各种技术的装置。在可编程计算机上执行程序代码的情况下，计算设备可包括处理器、由该处理器能读取的存储介质（其包括易失性和非易失性存储器和/或存储元件）、至少一个输入设备和至少一个输出设备。该易失性和非易失性存储器和/或存储元件可以是RAM、EPROM、闪速驱动器、
光驱动器、
磁性硬驱动器或用于存储电子数据的其他介质。基站和移动台还可包括收发器模块、计数器模块、处理模块和/或时钟模块或计时器模块。可实现或利用本文描述的各种技术的一个或多个程序可使用应用程序编程
接口（API）、可再用控制及类似物。这样的程序可用高级程序或面向对象的编程语言实现来与
计算机系统通信。然而，如期望的话，可用汇编或机器语言实现程序。在任何情况下，语言可以是编译或解释型语言，并且与
硬件实现进行结合。
[0061] 应该理解在该
说明书中描述的功能单元中的许多已经标记为模块，以便更特定地强调它们的实现独立性。例如，模块可实现为硬件电路，其包括定制VLSI电路或门阵列、例如逻辑芯片、晶体管或其他分立部件等现成
半导体。模块还可在例如
现场可编程门阵列、可编程阵列逻辑、可编程逻辑设备或类似物等可编程硬件设备中实现。
[0062] 模块还可在
软件中实现以供各种类型的处理器执行。可执行代码的识别模块例如可包括计算机指令的一个或多个物理或逻辑块，其例如可组织为对象、规程或功能。然而，识别模块的可执行文件不必在物理上
定位在一起，而可包括存储在不同位点中的全异指令，其在逻辑上联接在一起时构成模块并且实现模块的规定目的。
[0063] 实际上，可执行代码的模块可以是单个指令或许多指令，并且甚至可分布在若干不同的代码段上、不同程序之间以及跨若干存储器设备而分布。相似地，可识别操作数据并且在本文在模块内图示它，并且可采用任何适合的形式体现以及在任何适合类型的数据结构内组织。操作数据可作为单个数据集而被收集，或可分布在不同位点上（包括在不同存储设备上），并且可至少部分地仅作为系统或网络上的电子信号而存在。模块可以是被动或主动的，包括能操作成进行期望功能的代理。
[0064] 在整个说明书中对“示例”的引用意指连同该示例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。从而，在该整个说明书中在各种地方出现的短语“在示例中”不一定都指相同的实施例。
[0065] 如本文使用的，为了方便，多个项目、结构要素、构成要素和/或材料可在公共列表中呈现。然而，应该这样解释这些列表，好像列表中的每个成员单独识别为独立且唯一成员一样。从而，这样的列表中的个体成员在没有相反指示的情况下不会仅基于它们在公共组中的呈现而应解释为相同列表的任何其他成员的事实上的等同。另外，本发明的各种实施例和示例连同其各种部件的备选可在本文中被提及。应理解，这样的实施例、示例和备选不解释为彼此的事实上的等同，而要视为本发明的独立和自主的表示。
[0066] 此外，在一个或多个实施例中，描述的特征、结构或特性可采用任何适合的方式组合。在下面的描述中，提供许多特定细节，例如布局、距离、网络示例等的示例，来提供对本发明的实施例的全面理解。然而，相关领域内技术人员将认识到本发明可在没有这些特定细节中的一个或多个的情况下实践，或用其他方法、部件、布局等实践。在其他实例中，未详细示出或描述众所周知的结构、材料或操作以避免混淆本发明的方面。
[0067] 尽管上述示例在一个或多个特定应用中说明本发明的原理，可以在无需
发明人员的努力并且不偏离本发明的原理和概念的情况下在实现的形式、使用和细节中做出许多
修改，这对于本领域内普通技术人员将是明显的。因此，不是要规定本发明被限制。除非由下文阐述的
权利要求所限制。
