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半导体器件

阅读：1025发布：2020-06-24

专利汇可以提供半导体器件专利检索，专利查询，专利分析的服务。并且本实用新型提供了一种具有新颖隐埋结架构的半导体器件。所述半导体器件可具有三个端子以及所述端子中的两个之间的漂移区。所述漂移区包括上漂移层，下漂移层，以及在所述上漂移层和所述下漂移层之间的隐埋结层，其中所述上漂移层和所述下漂移层具有第一掺杂类型。所述隐埋结层包括第一材料和第二材料的散布图案，所述第一材料具有与所述第一掺杂类型相反的第二掺杂类型，并且所述第二材料具有所述第一掺杂类型并且具有与所述上漂移层和所述下漂移层不同的掺杂浓度。该新颖的隐埋结架构使半导体器件能够通过掺杂材料和反向掺杂材料的散布图案来解决开关损耗和性能退化的技术问题。，下面是半导体器件专利的具体信息内容。

权利要求

1.一种半导体器件，其特征在于包括：
三个端子；
所述三个端子中的两个端子之间的漂移区，其中所述漂移区包括上漂移层、下漂移层、以及所述上漂移层和所述下漂移层之间的隐埋结层，
其中所述上漂移层和所述下漂移层具有第一掺杂类型，并且
其中所述隐埋结层包括第一材料和第二材料的散布图案，所述第一材料具有与所述第一掺杂类型相反的第二掺杂类型，并且所述第二材料具有所述第一掺杂类型并且具有与所述上漂移层和所述下漂移层不同的掺杂浓度。
2.根据权利要求1所述的半导体器件，其特征在于所述漂移区包括多个隐埋结层，在相邻隐埋结层之间具有中间漂移层，其中每个隐埋结层包括第一材料和第二材料的散布图案，所述第一材料具有与所述第一掺杂类型相反的第二掺杂类型，并且所述第二材料具有所述第一掺杂类型并且具有与所述上漂移层和所述下漂移层不同的掺杂浓度。
3.根据权利要求2所述的半导体器件，其特征在于与所述多个隐埋结层对应的所述散布图案被对准。
4.根据权利要求1-3中任一项所述的半导体器件，其特征在于所述散布图案包括由所述第二材料分开的所述第一材料的间隔岛。
5.根据权利要求1-3中任一项所述的半导体器件，其特征在于所述散布图案包括由所述第二材料分开的所述第一材料的间隔线。
6.根据权利要求1-3中任一项所述的半导体器件，其特征在于所述有源区内的散布的间距是恒定的，并且其中所述有源区之外的散布的间距相对于所述有源区内的散布的间距增加。
7.根据权利要求1-3中任一项所述的半导体器件，其特征在于有源区之外的散布的间距作为距所述有源区的距离的函数不断增加。
8.一种半导体器件，其特征在于包括：
具有第一掺杂类型的下漂移区；
在所述下漂移区上方的结层，其中所述结层包括第一材料和第二材料的散布图案，所述第一材料具有与所述第一掺杂类型相反的第二掺杂类型，并且所述第二材料具有所述第一掺杂类型并且具有与所述下漂移区不同的掺杂浓度；和
在所述结层上方的上漂移区，所述上漂移区具有所述第一掺杂类型并且具有与所述第一材料不同的掺杂浓度。
9.根据权利要求8所述的半导体器件，其特征还在于多个结层，在相邻隐埋结层之间具有中间漂移区，其中每个隐埋结层包括所述第一材料和所述第二材料的散布图案。
10.根据权利要求8-9中任一项所述的半导体器件，其特征在于所述结层是通过植入所述第一材料的间隔的散布并且然后在所述间隔的散布周围植入所述第二材料来形成的。
11.根据权利要求8-9中任一项所述的半导体器件，其特征在于所述结层是通过植入所述第一材料和所述第二材料来形成的，并且其中形成所述上漂移区包括应用外延生长工艺。

说明书全文

半导体器件

技术领域

[0001] 本实用新型通常涉及电子器件，并且更具体地涉及半导体器件中的隐埋结层的设计。

背景技术

[0002] 功率晶体管是用于开关电源的半导体器件。不同功率晶体管配置是可用的，包括绝缘栅双极晶体管(IGBT)。IGBT设计结合了双极晶体管的输出开关和导通特性与MOSFET的电压控制。IGBT通常用于但不限于涉及低占空比、低频率(例如，低于20kHz)、高电压(例如，高于1000伏特)、高温(例如，高于100℃)和/或高输出功率(例如，高于5kW)的情况。

[0003] 对IGBT造成负面影响的问题中的一些包括开关损耗以及由于热循环而导致的随时间推移的性能退化。用以改善IGBT特性的最近努力包括将隐埋结(有时称为“浮动”结或“超”结)引入到漂移区中。用以改善隐埋结设计和/或制造技术的努力正在进行中。隐埋结架构及其改善适用于IGBT以及其他半导体器件。实用新型内容

[0004] 因此，为了解决开关损耗和性能退化的技术问题，本文提供了具有新颖隐埋结架构的半导体器件，该半导体器件通过掺杂材料和反向掺杂材料的散布图案来解决技术问题。在至少一些实施方案中，半导体器件具有三个端子以及在端子中的两个之间的漂移区。漂移区包括上漂移层，下漂移层，以及在上漂移层和下漂移层之间的隐埋结层，其中上漂移层和下漂移层具有第一掺杂类型。隐埋结层包括第一材料和第二材料的散布图案，第一材料具有与第一掺杂类型相反的第二掺杂类型，并且第二材料具有第一掺杂类型并且具有与上漂移层和下漂移层不同的掺杂浓度。

[0005] 在至少一些实施方案中，半导体器件包括：具有第一掺杂类型的下漂移区；在所述下漂移区上方的结层，其中所述结层包括第一材料和第二材料的散布图案，所述第一材料具有与所述第一掺杂类型相反的第二掺杂类型，并且所述第二材料具有所述第一掺杂类型并且具有与所述下漂移区不同的掺杂浓度；和在所述结层上方的上漂移区，所述上漂移区具有所述第一掺杂类型并且具有与所述第一材料不同的掺杂浓度。

[0006] 在至少一些实施方案中，用于制造半导体器件的方法包括形成具有第一掺杂类型的下漂移区。该方法还包括在下漂移区上方形成结层，其中结层包括第一材料和第二材料的散布图案，第一材料具有与第一掺杂类型相反的第二掺杂类型，并且第二材料具有第一掺杂类型并且具有与下漂移区不同的掺杂浓度。该方法还包括在结层上方形成上漂移区，该上漂移区具有第一掺杂类型并且具有与第一材料不同的掺杂浓度。

[0007] 前述实施方案中的每个可以组合实现并且/或者可以任何组合包括以下特征中的一个或多个：(a)漂移区包括多个隐埋结层，在相邻隐埋结层之间具有中间漂移层，其中每个隐埋结层包括第一材料和第二材料的散布图案，第一材料具有与第一掺杂类型相反的第二掺杂类型，并且第二材料具有第一掺杂类型并且具有与上漂移层和下漂移层不同的掺杂浓度；(b)对应于多个隐埋结层的散布图案对准；(c)对应于多个隐埋结层的散布图案不对准；(d)散布图案包括由第二材料分开的第一材料的间隔岛；(e)散布图案包括由第二材料分开的第一材料的间隔线；(f)间隔线中的至少一些彼此相交；(g)有源区内的散布的间距是恒定的，并且有源区之外的散布的间距相对于有源区内的散布的间距增加；h)有源区之外的散布的间距作为距有源区的距离的函数不断增加；(i)第一材料和第二材料的散布图案被设计成避免器件关断期间的电流丝化；(j)形成多个结层，在相邻结层之间具有中间漂移区，其中每个结层包括第一材料和第二材料的散布图案；(k)形成多个结层包括将对应于多个结层中的每个的散布图案对准；(l)形成多个结层包括使对应于多个结层中的每个的散布图案中的至少一些不对准；(m)在形成下漂移区、结层和上漂移区之前形成绝缘栅双极晶体管(IGBT)背面结构；(n)在上漂移区上方形成金属氧化物半导体场效应晶体管(MOSFET)顶部结构；(o)形成结层包括植入第一材料的间隔的散布，然后在间隔的散布周围植入第二材料；(p)基于第二掺杂类型的掺杂浓度来选择第一材料的散布之间的间距；(q)形成结层包括植入第一材料和第二材料，并且其中形成上漂移区包括应用外延生长工艺；以及(r)形成下漂移区和上漂移区包括对于下漂移区和上漂移区使用不同的掺杂浓度。
附图说明

[0008] 在附图中：

[0009] 图1A是第一示例性半导体器件的框图。

[0010] 图1B是第二示例性半导体器件的框图。

[0011] 图1C是示例性半导体管芯的俯视图。

[0012] 图1D是示例性封装半导体器件的透视图。

[0013] 图2A是示例性半导体器件的剖视图。

[0014] 图2B是另一个示例性半导体器件的剖视图。

[0015] 图3示出示例性半导体器件的剖视图和对应的电场曲线图。

[0016] 图4A示出与示例性半导体器件相关的示例性接通波形的曲线图。

[0017] 图4B示出与示例性半导体器件相关的示例性关断波形的曲线图。

[0018] 图5A-图5D示出隐埋结层的示例性散布图案的俯视图。

[0019] 图6示出示例性半导体器件制造方法的流程图。

[0020] 应当理解，附图和对应的详细描述并不限制本公开，而是相反，为理解落在所附权利要求范围内的所有修改形式、等同形式和替代形式提供基础。

[0021] 术语

[0022] 在以下描述中，“散布的图案”是指使用至少两种材料形成的重复或非重复图案。为了形成散布图案，提供材料的至少两种间隔的散布，并且至少一种其他材料填充散布周围的空间直到与散布图案相关联的层的边界。每种散布的示例性形状是岛(即，隔离的三维形状，诸如团状、圆柱体、球体、棱柱或立方体)或网格线(例如，平行或以相交方式延伸跨过与散布图案相关联的层的三维形状)。散布图案可包括不同散布形状和尺寸。另外，对于给定层而言，散布之间的间距可保持不变或者可改变。另外，多个散布图案可彼此组合并且/或者可重叠。具有材料的散布图案的层的俯视图显示了该图案。

[0023] 另外，术语“本征”、“轻度掺杂”、“中度掺杂”和“重度掺杂”以及“退化”用于指示相对的掺杂程度。这些术语不旨在指示确定的数值范围，而是旨在(在计算尺上)指示大概的范围，所述范围的上限值和下限值可被允许在任一方向上以4的因数变化。在硅的上下文中，术语“本征”指示1010原子/cm3或更少的掺杂物浓度。“轻度掺杂”指示介于1012原子/cm3与1014原子/cm3之间的范围内的浓度。“中度掺杂”指示介于1015原子/cm3(含)与1017原子/cm3(含)之间的范围内的浓度。“重度掺杂”指示介于1018原子/cm3与1021原子/cm3之间的范围内的浓度。“退化”指示足以提供与金属触点的欧姆(非整流)连接的掺杂水平(通常大于1020原子/cm3)。需注意的是，对于除硅之外的半导体，这些范围可能不同。

具体实施方式

[0024] 本文公开的是具有新颖隐埋结架构的半导体器件以及相关制造方法。根据至少一些实施方案，所公开的隐埋结架构是晶体管漂移区的一部分，该晶体管漂移区具有上漂移层、下漂移层、以及上漂移层和下漂移层之间的隐埋结层。上漂移层和下漂移层具有第一掺杂类型(即，p型或n型掺杂)。同时，隐埋结层包括第一材料和第二材料的散布图案。第一材料具有与第一掺杂类型相反的第二掺杂类型，并且第二材料具有第一掺杂类型并且具有与上漂移层和下漂移层不同的掺杂浓度(即，第二材料相对于第一材料反向掺杂)。在一些实施方案中，第一材料首先被散布，然后至少第二材料填充隐埋结层的剩余空间。在其他实施方案中，第二材料首先被散布，然后至少第一材料填充隐埋结层的剩余空间。不同隐埋结架构选项是可能的，包括不同数量的隐埋结层、不同散布图案、不同掺杂物和反向掺杂物、以及不同掺杂浓度和反向掺杂浓度。利用所公开的隐埋结架构，与其他隐埋结架构相比，“导通”开关(Eon)期间的功率损耗降低，并且由于热循环而导致的性能退化减小。另外，用于隐埋结层的第一材料和第二材料的散布图案可被设计成避免或减少器件关断期间的电流丝化。

[0025] 为了制造具有所公开隐埋结架构的半导体器件，执行各种操作，包括从半导体晶体切割晶圆。晶圆用作被施加其他操作的衬底。其他操作可包括清洁、蚀刻、沉积、掩蔽、植入、扩散、氧化、金属化和钝化。操作的精确顺序(和参数)以及任何掩模或植入物的图案化决定所得半导体器件的结构。由于每个器件通常仅占据衬底的一小部分(块或“管芯”)，因此可将操作设计成同时创建许多半导体器件。一旦该序列的加工操作完成，便可测试并切离(“切割”)单独半导体器件。

[0026] 切割工艺施加高度局部化的应力，所述应力沿每个管芯的边缘造成残余损伤。此类损伤不可预知地影响其附近的电子特性，并通常加速化学和物理形式的退化。为防止此类损伤影响半导体器件的操作，器件设计者将器件的有源区域限制为管芯的被划道围绕的内部，该划道允许锯痕和缓冲区带。在缓冲区带不足以保护器件性能免受边缘损伤影响的情况下，设计者必须提供具有某种形式的终止的有源区域，所述终止对有源区域进行屏蔽。为了使单独半导体器件甚至更坚实，同时也使它们更易于结合到电子电路中，可封装器件。

[0027] 图1A-图1D示出不同半导体器件实施方案。在图1A中，半导体器件100A包括N沟道绝缘栅双极晶体管(IGBT)102和任选部件106。N沟道IGBT 102包括具有掺杂材料和反向掺杂材料的散布图案的隐埋结层，如本文所述。在不同实施方案中，任选部件106可包括在N沟道IGBT 102的端子(栅极、发射极和集电极)中的任意两个之间的电子部件。示例性电子部件包括电阻器、二极管、电感器和/或电容器。此类电子部件可以是芯片级部件或外部部件。任选部件106可除此之外或作为另外一种选择包括封装部件，其中为每个晶体管端子提供一个或多个外部引线。在半导体器件100A的一些实施方案中，多个N沟道IGBT 102可被封装在一起。

[0028] 在图1B中，半导体器件100B包括P沟道IGBT 104和任选部件106。P沟道IGBT 104包括具有掺杂材料和反向掺杂材料的散布图案的隐埋结层，如本文所述。在不同实施方案中，任选部件106可包括在P沟道IGBT 104的端子(栅极、发射极和集电极)中的两个之间的电子部件。示例性电子部件包括电阻器、二极管、电感器和/或电容器。此类电子部件可以是芯片级部件或外部部件。任选部件106可除此之外或作为另外一种选择包括封装部件，其中为每个晶体管端子提供一个或多个外部引线。在半导体器件100B的一些实施方案中，多个P沟道IGBT 104可被封装在一起。

[0029] 图1C示出没有封装(即，管芯)的半导体器件100C的俯视图。从半导体器件100C的顶部，发射极(E)端子和栅极(G)端子是可见的。集电极(C)端子在管芯的底部处。半导体器件100C包括具有掺杂材料和反向掺杂材料的散布图案的隐埋结层，如本文所述。在没有限制的情况下，半导体器件100C可对应于图1A的半导体器件100A和图1B的半导体器件100B中的任一个。

[0030] 图1D示出具有封装的半导体器件100D。如图所示，半导体器件100D包括外壳112以及电耦接(例如，焊接)到晶体管管芯的端子和/或内部电路的其他点的引线114,116和118。管芯可被安装在作为外壳112的一部分的导热且导电的凸片上。在一些实施方案中，该凸片可用作电引线，该电引线连接到晶体管管芯或电路，以及提供热通路以将热量从管芯吸走。
根据至少一些实施方案，半导体器件100D包括具有掺杂材料和反向掺杂材料的散布图案的隐埋结层，如本文所述。在没有限制的情况下，半导体器件100D可对应于图1A的半导体器件
100A和图1B的半导体器件100B中的任一个。如在相关领域中已知的，许多不同的封装选项可用于特征变型形式，诸如引线的形状、尺寸、数量和取向，管芯取向，以及封装在一起的半导体器件的数量。

[0031] 图2A和图2B示出示例性半导体器件的剖视图。在图2A中，半导体器件200A具有单个隐埋结层206，该隐埋结层具有掺杂材料210和反向掺杂材料208的散布图案。同时，图2B的半导体器件200B具有多个隐埋结层206A-206N，每个隐埋结层具有掺杂材料210和反向掺杂材料208的散布图案。更具体地讲，图2A的半导体器件200A包括IGBT背面结构212、漂移区203A和MOSFET顶部结构202。在图2A所示的实施方案中，漂移区203A包括下漂移层204B、隐埋结层206和上漂移层204A。上漂移层204A和下漂移层204B具有第一掺杂类型(n型或p型掺杂)。同时，隐埋结层206具有第一材料210和第二材料208的散布图案。散布的第一材料210具有与用于上漂移层204A和下漂移层204B的第一掺杂类型相反的第二掺杂类型。同时，第二材料208(填充隐埋结层206的剩余空间的反向掺杂材料)具有第一掺杂类型，但是具有不同于上漂移层204A和下漂移层204B的浓度水平。在一些实施方案中，掺杂的第一材料210可首先被散布，然后反向掺杂的第二材料210可填充隐埋结层206的剩余空间。在其他实施方案中，反向掺杂的第二材料208首先被散布，然后掺杂的第一材料210可填充隐埋结层206的剩余空间。在一些实施方案中，上漂移层204A和下漂移层204B均为轻度掺杂的。例如，上漂移层204A可具有3×1013原子/cm3的掺杂浓度，并且下漂移层204B可具有1×1014原子/cm3的掺杂浓度。

[0032] 在图2A中，给出了漂移区203A的各种参数。参数包括下漂移层204B的长度(LDL)，上漂移层204A的长度(LDU)，隐埋结层206中的第一材料210的每个散布的长度(LI)，隐埋结层206中的第一材料210的每个散布的宽度(wI)，隐埋结层206中的散布的第一材料210周围的第二材料208的长度(LM2)，以及第一材料210的散布之间的第二材料208的间隔宽度(wM2)。
漂移区203A的其他相关参数包括上漂移层204A、下漂移层204B、用于隐埋结层206中的散布的第一材料210、以及用于隐埋结层206中的第二材料208的掺杂类型、掺杂物和掺杂浓度。
利用所公开的隐埋结架构(掺杂材料和反向掺杂材料的散布图案)，第一材料210的散布之间的间距/间隙可小于其他隐埋结架构，从而导致散布的第一材料210的更快恢复以及因此更快的接通性能(Eon减小)。另外，第一材料210的散布周围的反向掺杂的第二材料208用于减少由于热循环而导致的散布的第一材料210的长期扩散。因此，漂移区203A和隐埋结层
206的热循环退化与其他隐埋结架构相比减小。

[0033] 在不同实施方案中，可以调整上漂移层204A和下漂移层204B的厚度的比率以调制反向偏置期间的电场分布。另外，随着下漂移层204B缩短，器件的开关速度增加。另外，增加掺杂浓度，下漂移层204B可减少关断期间的振荡。为了快速开关应用，隐埋结层206应当在不损害可靠性的情况下尽可能靠近硅晶圆的背面放置。另外，如果目标是减小硅晶圆表面附近的电场，则隐埋结层206可靠近表面放置。

[0034] 在图2B中，半导体器件200B具有漂移区203B，该漂移区具有上漂移层204A、下漂移层204B、多个隐埋结层206A-206N以及多个中间漂移层214A-214M(一个中间漂移层在相邻隐埋结层之间)。在一些实施方案中，中间漂移层214A-214M中的一个或多个可被省去，使得相邻隐埋结层彼此接触。类似于图2A的半导体器件200A，图2B的半导体器件200B包括IGBT背面结构212和MOSFET顶部结构202。然而，代替如对于图2A的半导体器件200A所述的一个隐埋结层206，图2B的半导体器件200B包括多个隐埋结层206A-206N。在一些实施方案中，隐埋结层206A-206N可如图所示对准，使得每层的散布的第一材料210对准。作为另外一种选择，隐埋结层206A-206N中的一个或多个可相对于其他隐埋结层不对准。在这样的情况下，不对准的隐埋结层中的散布的第一材料210将与其他对准的隐埋结层的散布的第一材料210横向偏移。在一些实施方案中，散布的第一材料210的尺寸和形状对于所有隐埋结层
206A-206N可以是相同的。作为另外一种选择，散布的第一材料210的尺寸和形状对于不同隐埋结层或在单个隐埋结层内可改变。

[0035] 对于半导体器件200B，上漂移层204A、下漂移层204B和中间漂移层214A-214M具有第一掺杂类型(n型或p型掺杂)。同时，隐埋结层206A-206N中的每个具有掺杂的第一材料210和反向掺杂的第二材料208的散布图案。换句话讲，散布的第一材料210具有与用于上漂移层204A和下漂移层204B的第一掺杂类型相反的第二掺杂类型。同时，第二材料208(散布的第一材料210周围的填充材料)具有第一掺杂类型，但是具有与上漂移层204A、下漂移层
204B和任何中间漂移层214A-214M不同的浓度水平。用于散布的第一材料210的散布形状、间距、掺杂浓度和掺杂物对于隐埋结层206A-206N中的每个可改变。同样，用于第二材料208的掺杂浓度和掺杂物对于隐埋结层206A-206N中的每个可改变。另外，用于上漂移层204A、下漂移层204B和中间漂移层214A-214M的特定掺杂浓度和掺杂物可改变。在一些实施方案中，反向掺杂的第二材料208可首先被散布，然后掺杂的第一材料210可填充每个隐埋结层
206A-206N的剩余空间。

[0036] 在图2B中，给出了漂移区203B的各种参数。参数包括下漂移层204B的长度(LDL)，上漂移层204A的长度(LDU)，每个中间漂移层214A-214M的长度(LDI)(不同长度对于每层是可能的)，每个隐埋结层206A-206N的第一材料210的每个散布的长度(LIA-LIN)，每个隐埋结层206A-206N的第一材料210的每个散布的宽度(wIA-wIN)，在每个隐埋结层206A-206N的散布的材料之间的间隔材料的长度(LM2A-LM2N)，以及每个隐埋结层206A-206N的第一材料210的散布之间的第二材料208的间隔宽度(wM2A-wM2N)。漂移区203B的其他相关参数包括上漂移层
204A、下漂移层204B、中间漂移层214A-214M、用于隐埋结层206A-206N中的每个中的散布的第一材料210、以及用于隐埋结层206A-206M中的每个中的第二材料208的掺杂类型、掺杂物和掺杂浓度。利用半导体器件200B的所公开的隐埋结架构(多个隐埋结层，每个隐埋结层具有掺杂材料和反向掺杂材料的散布图案)，散布的第一材料210的更快恢复是可能的，从而导致更快的接通性能和减小的功率损耗(Eon以及可能是Eoff减小)。另外，掺杂的第一材料
210的散布周围的反向掺杂的第二材料208用于减少由于热循环而导致的掺杂的第一材料
210的长期扩散。因此，漂移区203B和隐埋结层206A-206N的热循环退化与其他隐埋结架构相比减小。

[0037] 在半导体器件(诸如图2A的半导体器件200A或图2B的半导体器件200B)的制造期间，可使用各种工艺来形成所讨论的层。例如，在期望的情况下，可使外延生长的缓冲层生长，氧化物层(即，二氧化硅)在该外延生长的缓冲层上方形成，并且提供光致抗蚀剂层以用于掩蔽。另外，离子植入可用于植入合适的离子。根据期望，可执行退火步骤以修复晶体结构并扩散掺杂物。在外延层生长之前可以剥去氧化物。可调整外延层的厚度以实现具有不同击穿电压的器件。根据期望，可使用未掺杂或轻度掺杂的外延层来调整电荷平衡。作为另一种替代形式，未掺杂或轻度掺杂的外延层可用中度掺杂的外延层来代替以提供电荷补偿。代替均匀掺杂，可使用分级掺杂分布来调整电荷平衡。根据期望，可以使用屏蔽氧化物和覆盖层植入物。一个或多个掩模可用于提供或调整期望的图案。根据需要，终止阱可用离子植入形成。氧化和退火步骤也可用于形成“硬”氧化物掩模。一旦形成氧化物，温度可升高以使氧化物致密化，使由植入工艺损坏的硅材料退火，并且使掺杂物朝向其期望的深度扩散。

[0038] 可根据需要使用沟槽形成。例如，可通过沉积被图案化以形成掩模的光致抗蚀剂层来形成沟槽。沟槽的间距可随着器件的期望操作特性而改变。根据期望，可应用干氧化物蚀刻以通过掩模中的孔暴露硅。此后，执行深硅蚀刻以创建沟槽。沟槽可大部分延伸穿过外延层，只在沟槽底部与衬底之间留有小间隙。沟槽侧壁可根据期望通过生长和移除牺牲氧化物层而平滑。可根据期望使用沟槽衬垫和填充材料。如果填充的沟槽在表面上留下凹部，则可用多晶硅或用于限定自对准栅极的另一合适材料来填充这些凹部。在“无盖”器件实施方案中，凹部可由氧化物填充并且不使用多晶硅。

[0039] 根据期望，应用平面化工艺(例如，化学机械平面化或“CMP”)来移除多晶硅或氧化物的升高部分。根据期望应用蚀刻以暴露氮化物层并且为沟槽中的凹槽栅极创建空腔。任何多晶硅盖和氮化物层可根据期望保留或移除。根据需要执行退火以使对栅极氧化物的任何损坏愈合。栅极由一层多晶硅形成。例如，可应用CMP操作以移除层的升高部分，并且仅留下凹槽部分作为栅极。其他步骤包括使用离子植入形成主体阱和源极植入物。根据期望，在离子植入之前，可沉积光致抗蚀剂层并对其进行图案化以保护器件的其他区域(即，外缘区和终止区)。可剥离光致抗蚀剂，并且使器件经受退火操作。

[0040] 在创建了主体阱和/或源极植入物之后，可使用多晶硅凹槽蚀刻来移除栅极的上部部分，使栅极凹陷成略微低于硅表面。然后可提供密封层以保护器件的半导体部分。根据期望，还可形成层间介电层，其中可应用溅射蚀刻或其他平面化技术来使介电层的上表面上的拐角和边缘平滑。在层间电介质上方沉积光致抗蚀剂层并对其进行图案化以限定接触区。使用蚀刻工艺来去除夹层电介质和任何密封层，从而暴露其中需要构建电气触点的硅或多晶硅栅极材料。可使用干法硅蚀刻来使硅接触区凹陷，优选地凹陷得足够远以穿透任何源极植入物。可在接触区的暴露的硅中，通过离子植入形成主体接触植入物。可剥离光致抗蚀剂，并且应用退火操作。在形成金属触点之前，去除因退火操作形成的任何氧化物。在至少一些实施方案中，利用薄的钛和氮化钛层来形成金属触点，所述层经退火以在这些层接触硅的位置处形成硅化物。根据期望，较厚的钨和铝层可被施加并且图案化以形成晶体管电极(端子)。借助适当的设计，端子可驻留在单个金属化层内，该金属化层在经由光致抗蚀剂引导的蚀刻进行图案化之前跨表面形成。在至少一些实施方案中，钝化层可跨器件的表面形成并且经由光致抗蚀剂引导的固化来图案化。半导体器件200A的栅极和发射极端子的部分被暴露以用于连接到外部器件引线。半导体器件200A的相反侧可设置有集电极端子。

[0041] 根据至少一些实施方案，制造每个隐埋结层206涉及使用图案来植入期望的植入物质，然后使厚外延层在植入的隐埋层之上生长。新的外延层成为整个器件漂移区的顶部部分。使用隐埋层植入物和厚外延层(例如，30至70um)增加将顶层对准到隐埋层的难度。根据期望，此类对准问题可用能够前后对准光的工具来解决。另外，在至少一些实施方案中，对准公差不被认为是关键的，因此只有粗晶圆对准就足够了。

[0042] 图3示出示例性半导体器件的剖视图252和对应的电场曲线图254。在剖视图252中，所表示的半导体器件包括具有掺杂材料(例如，第一材料210)和反向掺杂材料(例如第二材料208)的散布图案的隐埋结层，如本文所述。在不限于其他实施方案的情况下，所表示的半导体器件的大致总长度是100μm，并且隐埋结层的大致长度是20μm。在曲线图254中，示出了第一线260(虚线)和第二线262(实线)。第一线260表示没有隐埋结层的半导体器件的漂移区中的电场。同时，第二线262表示具有隐埋结层的半导体器件的漂移区中的电场，如本文所述。利用如本文所述的隐埋结层，穿通对于对应的半导体器件比对于标准半导体器件更快。另外，如本文所述的具有隐埋结层的半导体器件的漂移区(例如，漂移区203A)的总长度与标准半导体器件的漂移区相比可减小。

[0043] 图4A示出与示例性半导体器件相对于传统半导体器件相关的示例性接通波形(W1-W6)的曲线图。W1对应于没有隐埋结层(例如，没有本文所述的隐埋结架构)的IGBT器件的栅极电压。W2对应于具有本文所述的隐埋结架构的IGBT器件的栅极电压。W3对应于没有隐埋结层的IGBT器件的接通电流(Ice_ON)。W4对应于具有本文所述的隐埋结架构的IGBT器件的接通电流(Ice_ON')。W5对应于没有隐埋结层的IGBT器件的接通电压(Vce_ON)。W6对应于具有本文所述的隐埋结架构的IGBT器件的接通电压(Vce_ON')。如图4A所示，Vce_ON'比Vce_ON下降得更快，从而导致具有所公开的隐埋结架构的器件具有比起传统器件减少的接通功率损耗(Eon)。

[0044] 图4B示出与示例性半导体器件相对于传统半导体器件相关的示例性关断波形(W1-W4)的曲线图。W1对应于没有隐埋结层(例如，没有本文所述的隐埋结架构)的IGBT器件的关断电压(Vce_OFF)。W2对应于具有本文所述的隐埋结架构的IGBT器件的关断电压(Vce_OFF')。W3对应于没有隐埋结层的IGBT器件的关断电流(Ice_OFF)。W4对应于具有本文所述的隐埋结架构的IGBT器件的关断电流(Ice_OFF')。如图4B所示，Ice_OFF'比Ice_OFF下降得更快，从而导致具有所公开的隐埋结架构的器件具有比起传统器件减少的关断功率损耗(Eoff)。

[0045] 图5A-图5D示出隐埋结层的示例性散布图案的俯视图。在图5A中，掺杂的第一材料210A的散布具有圆形或圆柱形形状，并且反向掺杂的第二材料208A填充对应的隐埋结层的剩余空间。在图5B中，反向掺杂的第二材料208B的散布具有圆形或圆柱形形状，并且掺杂的第一材料210B填充对应的隐埋结层的剩余空间。在图5C中，掺杂的第一材料210C的散布具有正方形或立方体形状，并且反向掺杂的第二材料208C填充对应的隐埋结层的剩余空间。
在图5D中，反向掺杂的第二材料208D的散布具有正方形或立方体形状，并且掺杂的第一材料210D填充对应的隐埋结层的剩余空间。为了实现图5A-图5D的图案，可使用覆盖层植入物和掩蔽植入物的组合。

[0046] 图5A-图5D中所示的图案仅为示例，并且不旨在将隐埋结层限制为特定图案。在不同实施方案中，散布和填充材料的尺寸、形状、掺杂物、掺杂浓度和/或其他属性可改变。另外，对于给定层而言，散布之间的间距可保持不变或者可在整个层中改变。作为示例，在边缘终止区域(围绕有源单元(区)并且终止电场的区域)中，可相对于有源单元中的散布增加散布的间距。在一些实施方案中，随着散布移动离开有源区，间距可继续增加(作为距有源区的距离的函数而增加)。同时，有源区内的散布之间的间距可以是恒定的。

[0047] 如图5A-图5D所示，隐埋结层中的散布可对应于掺杂材料或反向掺杂材料。一旦形成特定掺杂类型的散布，隐埋结层的剩余空间便被填充有具有相反掺杂类型的至少一种其他材料。使用三种或更多种材料而不是两种材料可能会出现更复杂的图案。虽然图5A-图5D中表示的图案被示为均匀和/或对称的，但这样的均匀性和对称性不是必需的。另外，应当理解，掺杂浓度可改变(例如，分级掺杂分布可用于散布和/或填充材料)。

[0048] 图6示出示例性半导体器件制造方法300的流程图。如图所示，方法300包括在框302处形成具有第一掺杂类型的下漂移区(例如，层204B)。在框304处，结层(例如，层206)形成在下漂移区上方，其中结层具有第一材料和第二材料的散布图案。第一材料具有与第一掺杂类型相反的第二掺杂类型。同时，第二材料具有第一掺杂类型并且具有与下漂移层不同的掺杂浓度。在框306处，上漂移层(例如，层204A)形成在结层上方，其中上漂移层具有第一掺杂类型并且具有与结层的第一材料不同的掺杂浓度。在至少一些实施方案中，方法300可包括与形成半导体器件的漂移区和/或其他层相关的附加步骤。例如，在框304中形成的结层可相对于散布图案、所使用的材料、向结层添加材料的顺序、所使用的掺杂物和/或反向掺杂物、和/或所使用的掺杂物和/或反向掺杂物的浓度而改变。另外，在一些实施方案中，形成多个结层和中间漂移层，如本文所述。另外，上漂移区和下漂移区可相对于至少所使用的掺杂物和掺杂物的浓度而改变。另外，各种漂移区参数(例如，LDL、LDU、LI、wI、LM2、wM2、LIA-LIN、wIA-wIN、LM2A-LM2N和/或wM2A-wM2N)对于不同实施方案可改变。如在方法300中，框302,
304,306和/或与制造半导体器件相关的其他步骤的操作可包括晶圆制备、清洁、蚀刻、沉积、掩蔽、植入、扩散、氧化、金属化、钝化和封装。方法300可以自动化并实现在半导体加工系统或组装线中。所得半导体器件可对应于封装或未封装的n沟道IGBT、封装或未封装的p沟道IGBT、或具有带有掺杂材料和反向掺杂材料的散布图案的隐埋结层的另一种半导体器件。

[0049] 利用所公开的隐埋结架构，可以控制漂移区中的电场分布以增加击穿电压。另外，在漂移区的其余部分的外延再生之前可通过植入物来提供散布，以便具有更紧密的散布间距和/或更小的散布以用于更快的接通。根据期望，上漂移区和下漂移区可具有不同的长度和掺杂以实现：(a)较小的电流尾；(b)边缘终止的优化；和/或(c)沟槽栅极之下减小的峰值电场。另外，所公开的隐埋结架构可实现漂移区的总长度相对于均匀漂移区的减小。与超结架构相比，所公开的隐埋结架构还受益于相对于击穿电压的低掺杂灵敏度。此外，不需要漂移层和/或隐埋结层的对准。因此，顶部MOSFET结构和漂移区可被解耦。

[0050] 一旦完全理解了上述公开的内容，对于本领域技术人员来说这些和许多其他修改形式、等价形式和替代形式就将变得显而易见。旨在使以下权利要求书被解释为在适用情况下包含所有此类修改形式、等价形式和替代形式。

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