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集成芯片及其形成方法

阅读：101发布：2020-05-13

专利汇可以提供集成芯片及其形成方法专利检索，专利查询，专利分析的服务。并且在一些实施例中，本发明涉及集成芯片。该集成芯片包括磁阻随机存取存储器 (MRAM)器件，该MRAM器件由设置在衬底上方的介电结构围绕。MRAM器件包括设置在底部电极和顶部电极之间的磁隧道结。底部电极通孔将底部电极耦合到下部互连线。顶部电极通孔将顶部电极耦合到上部互连线。顶部电极通孔的底面具有第一宽度，该第一宽度小于底部电极通孔的底面的第二宽度。本发明的实施例涉及集成芯片的形成方法。，下面是集成芯片及其形成方法专利的具体信息内容。

权利要求

1.一种集成芯片，包括：
磁阻随机存取存储器(MRAM)器件，由设置在衬底上方的介电结构围绕，其中，所述磁阻随机存取存储器器件包括设置在底部电极和顶部电极之间的磁隧道结；
底部电极通孔，将所述底部电极耦合到下部互连线；以及
顶部电极通孔，将所述顶部电极耦合到上部互连线，其中，所述顶部电极通孔的底面具有第一宽度，所述第一宽度小于所述底部电极通孔的底面的第二宽度。
2.根据权利要求1所述的集成芯片，
其中，第一线与所述顶部电极通孔的第一最外侧壁相切，并且第二线与所述顶部电极通孔的相对的第二最外侧壁相切；并且
其中，所述第一线相对于水平面以第一角度定向，所述水平面平行于所述衬底的上表面，并且所述第二线相对于所述水平面以第二角度定向，所述第二角度小于所述第一角度。
3.根据权利要求1所述的集成芯片，其中，所述顶部电极通孔的底面具有非零斜率。
4.根据权利要求1所述的集成芯片，其中，所述顶部电极通孔的底面具有椭圆形状。
5.根据权利要求1所述的集成芯片，其中，当沿着所述顶部电极通孔的截面图观察时，所述顶部电极通孔相对于等分所述顶部电极通孔的线是不对称的。
6.根据权利要求1所述的集成芯片，其中，所述顶部电极通孔具有沿着所述顶部电极通孔的截面图线性的第一侧壁和沿着所述截面图弯曲的相对侧壁。
7.根据权利要求1所述的集成芯片，
其中，所述顶部电极通孔沿着垂直于所述衬底的上表面的第一轴居中；并且其中，所述上部互连线沿着第二轴居中，所述第二轴垂直于所述衬底的上表面并且与所述第一轴分隔开非零距离。
8.根据权利要求1所述的集成芯片，
其中，所述顶部电极通孔的底面具有沿着第一方向的所述第一宽度和沿着垂直于所述第一方向的第二方向的第一长度；并且
其中，所述第一长度大于所述第一宽度。
9.一种集成芯片，包括：
底部电极，布置在衬底上方；
磁隧道结，设置在所述底部电极上方；
顶部电极，设置在所述磁隧道结上方；
顶部电极通孔，设置在所述顶部电极上，其中，所述顶部电极通孔沿着垂直于所述衬底的上表面的第一轴居中；以及
上部互连线，与所述顶部电极通孔的顶部接触，其中，所述上部互连线沿着第二轴居中，所述第二轴垂直于所述衬底的上表面并且与所述第一轴横向分隔开非零距离。
10.一种形成集成芯片的方法，包括：
在衬底上方的磁阻随机存取存储器器件上方形成上部层间介电层；
在所述上部层间介电层上方形成硬掩模结构，所述硬掩模结构具有限定第一开口的侧壁，所述第一开口位于所述磁阻随机存取存储器器件正上方并且沿着垂直于所述衬底的上表面的第一线居中；
在所述硬掩模结构上方形成图案化结构，所述图案化结构具有限定第二开口的侧壁，所述第二开口位于所述磁阻随机存取存储器器件正上方并且沿着垂直于所述衬底的上表面的第二线居中，其中，所述第二线从所述第一线横向偏移非零距离；
蚀刻位于所述第一开口和所述第二开口的交点正下方的所述上部层间介电层以限定顶部电极导通孔；以及
用导电材料填充所述顶部电极导通孔。

说明书全文

集成芯片及其形成方法

技术领域

[0001] 本发明的实施例涉及集成芯片及其形成方法。

背景技术

[0002] 许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在供电时存储数据，而非易失性存储器能够在断电时存储数据。磁随机存取存储器(MRAM)器件是下一代非易失性存储器技术的有前景的候选。

发明内容

[0003] 本发明的实施例提供了一种集成芯片，包括：磁阻随机存取存储器(MRAM)器件，由设置在衬底上方的介电结构围绕，其中，所述磁阻随机存取存储器器件包括设置在底部电极和顶部电极之间的磁隧道结；底部电极通孔，将所述底部电极耦合到下部互连线；以及顶部电极通孔，将所述顶部电极耦合到上部互连线，其中，所述顶部电极通孔的底面具有第一宽度，所述第一宽度小于所述底部电极通孔的底面的第二宽度。

[0004] 本发明的另一实施例提供了一种集成芯片，包括：底部电极，布置在衬底上方；磁隧道结，设置在所述底部电极上方；顶部电极，设置在所述磁隧道结上方；顶部电极通孔，设置在所述顶部电极上，其中，所述顶部电极通孔沿着垂直于所述衬底的上表面的第一轴居中；以及上部互连线，与所述顶部电极通孔的顶部接触，其中，所述上部互连线沿着第二轴居中，所述第二轴垂直于所述衬底的上表面并且与所述第一轴横向分隔开非零距离。

[0005] 本发明的又一实施例提供了一种形成集成芯片的方法，包括：在衬底上方的磁阻随机存取存储器器件上方形成上部层间介电层；在所述上部层间介电层上方形成硬掩模结构，所述硬掩模结构具有限定第一开口的侧壁，所述第一开口位于所述磁阻随机存取存储器器件正上方并且沿着垂直于所述衬底的上表面的第一线居中；在所述硬掩模结构上方形成图案化结构，所述图案化结构具有限定第二开口的侧壁，所述第二开口位于所述磁阻随机存取存储器器件正上方并且沿着垂直于所述衬底的上表面的第二线居中，其中，所述第二线从所述第一线横向偏移非零距离；蚀刻位于所述第一开口和所述第二开口的交点正下方的所述上部层间介电层以限定顶部电极导通孔；以及用导电材料填充所述顶部电极导通孔。附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

[0007] 图1示出了具有磁阻随机存取存储器(MRAM)单元的集成芯片的一些实施例的截面图，MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0008] 图2A至图2B示出了具有MRAM单元的集成芯片的一些实施例，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0009] 图3至图6示出了具有MRAM单元的集成芯片的一些实施例的额外的截面图，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0010] 图7至图26示出了形成具有MRAM单元的集成芯片的方法的一些实施例的截面图，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0011] 图27示出了形成具有MRAM单元的集成芯片的方法的一些实施例的流程图，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

具体实施方式

[0012] 以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0013] 此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

[0014] 磁阻随机存取存储器(MRAM)器件包括垂直布置在底部电极和顶部电极之间的后段制程(BEOL)金属堆叠件内的磁隧道结(MTJ)。MTJ包括钉扎层和自由层，它们由隧道阻挡层垂直分隔开。钉扎层的磁取向是静态的(即，固定的)，而自由层的磁取向能够相对于钉扎磁层的磁取向在平行配置和反平行配置之间切换。平行配置提供低电阻状态，低电阻状态将数据数字地存储为第一数据状态(例如，逻辑“0”)。反平行配置提供高电阻状态，高电阻状态将数据数字地存储为第二数据状态(例如，逻辑“1”)。

[0015] MRAM器件的顶部电极通常通过顶部电极通孔连接到上面的互连线。可以通过在顶部电极上方的层间介电(ILD)层中蚀刻导通孔以及随后用导电材料填充导通孔来形成顶部电极通孔。可以根据图案化的掩模层蚀刻导通孔，使得顶部电极通孔的尺寸通常由光刻系统的特性限定。应当理解，具有相对较小尺寸的顶部电极通孔更容易落在顶部电极上。还应当理解，如果顶部电极通孔太大，则导通孔可以在顶部电极的侧面上方延伸。由于顶部电极和周围的介电层之间的蚀刻选择性，随后形成的顶部电极通孔可以接触顶部电极下方的MTJ，导致MTJ的短路和MRAM器件的故障。

[0016] 因为顶部电极通孔的尺寸相对较小，所以顶部电极通孔通常作为在光掩模上具有最大精度的部件(例如，光掩模的最小部件尺寸)产生。然而，因此，顶部电极通孔经受临界尺寸(CD)公差(例如，在尺寸上与部件的目标的最大允许偏差)。随着MRAM单元的尺寸继续减小，顶部电极通孔的底部的CD公差也增大，并且使得顶部电极通孔落在下面的顶部电极上变得越来越困难。将顶部电极通孔落在顶部电极上越来越困难会导致过蚀刻，过蚀刻会导致器件故障并且降低产量。

[0017] 在一些实施例中，本发明涉及具有MRAM单元的集成芯片以及相关联的形成方法，该MRAM单元包括顶部电极通孔，顶部电极通孔的尺寸小于由光刻系统的特性限定的最小部件尺寸。集成芯片可以包括磁阻随机存取存储器(MRAM)器件，MRAM器件由设置在衬底上方的介电结构围绕。MRAM器件包括位于底部电极和顶部电极之间的磁隧道结。底部电极通孔将底部电极耦合到下面的导电互连线。顶部电极通孔将顶部电极耦合到上面的互连线。顶部电极通孔的底面的宽度小于底部电极通孔的底面的宽度。顶部电极通孔的底面的较小宽度允许顶部电极通孔在MRAM器件的制造期间更容易地落在顶部电极上，从而防止可能导致MRAM器件损坏的过蚀刻。

[0018] 图1示出了具有磁阻随机存取存储器(MRAM)单元的集成芯片100的一些实施例的截面图，MRAM单元具有顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0019] 集成芯片100包括设置在衬底102上方的介电结构104内的磁阻随机存取存储器(MRAM)器件111。MRAM器件111包括设置在底部电极112和顶部电极116之间的磁隧道结(MTJ)114。MRAM器件111配置为基于MRAM器件111的电阻值来存储数据状态。例如，如果MRAM器件111具有低电阻状态，则MRAM器件111将存储第一数据状态(例如，逻辑“0”)，或者如果MRAM器件111具有高电阻状态，则MRAM器件111将存储第二数据状态(例如，逻辑“1”)。在操作期间，MTJ 114可以通过隧道磁阻(TMR)效应在低电阻状态和高电阻状态之间变化。

[0020] 底部电极通孔110布置在MRAM器件111下方。底部电极通孔110配置为将MRAM器件111耦合到一个或多个下部互连层106，一个或多个下部互连层106设置在MRAM器件111和衬底102之间的介电结构104内。在一些实施例中，一个或多个下部互连层106可以包括导电接触件107以及互连通孔108和互连线109的交替层。一个或多个下部互连层106还耦合到布置在衬底102内的存取器件103。

[0021] 顶部电极116通过顶部电极通孔118耦合到位于MRAM器件111上面的上部互连线109u。顶部电极通孔118沿着垂直于衬底102的上表面102u的第一轴120居中。上部互连线
109u沿着第二轴122居中，第二轴122垂直于衬底102的上表面102u并且与第一轴120分隔开非零距离124。

[0022] 顶部电极通孔118具有第一宽度w1的底面。第一宽度w1小于顶部电极116的宽度wTE。例如，第一宽度w1可以小于顶部电极116的宽度wTE的1/3。在一些实施例中，第一宽度w1也可以小于底部电极通孔110的底面的宽度wBEVA。在一些实施例中，顶部电极通孔118的第一宽度w1小于光刻系统中用于形成顶部电极通孔118的光掩模的最小部件尺寸(例如，光刻系统使用193nm照射)。

[0023] 顶部电极通孔118的底面的较小宽度允许顶部电极通孔118在MRAM器件111的制造期间更容易地落在顶部电极116上，从而防止可能导致MRAM器件111损坏的过蚀刻。

[0024] 图2A至图2B示出了具有MRAM单元的集成芯片的一些额外的实施例，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0025] 如图2A的截面图200所示，集成芯片包括衬底102，衬底102包括嵌入式存储器区域202和逻辑区域204。介电结构104布置在衬底102上方。介电结构104包括由蚀刻停止层208垂直分隔开的多个堆叠的层间介电(ILD)层206a-206c。在一些实施例中，多个堆叠的ILD层
206a-206c可以包括二氧化硅、SiCOH、氟硅酸盐玻璃、磷酸盐玻璃(例如，硼磷硅酸盐玻璃)等中的一种或多种。在一些实施例中，蚀刻停止层208可以包括氮化物(例如，氮化硅)、碳化物(例如，碳化硅)等。

[0026] 在嵌入式存储器区域202内，一个或多个下部互连层106设置在一个或多个下部ILD层206a-206b内。一个或多个下部互连层106耦合到布置在衬底102内的存取器件103和布置在介电结构104内的底部电极通孔110。底部电极通孔110将一个或多个下部互连层106耦合到MRAM器件111，MRAM器件111由介电结构104围绕。在一些实施例中，存取器件103可以包括晶体管器件(例如，MOSFET、双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。在一些实施例中，一个或多个下部互连层106可以包括铜、铝等。在一些实施例中，底部电极通孔110可以包括衬垫110a(例如，粘合层和/或扩散阻挡层)和导电材料110b。在一些实施例中，衬垫110a可以包括氮化钽、氮化钛等。在一些实施例中，导电材料110b可以包括钛、钽、氮化钽、氮化钛等。

[0027] MRAM器件111包括设置在底部电极112和顶部电极116之间的磁隧道结(MTJ)114。底部电极112设置在底部电极通孔110上方。在一些实施例中，底部电极112和顶部电极116可以包括钽、氮化钽、钛、氮化钛等。在一些实施例中，顶部电极116的宽度可以在约50nm和约100nm之间的范围内。

[0028] MTJ 114包括下部铁磁层114a和上部铁磁层114c，它们通过隧道阻挡层114b彼此分隔开。在一些实施例中，下部铁磁层114a可以包括具有固定的磁化的钉扎层，而上部铁磁层114c可以包括相对于钉扎层的磁化具有可以变为平行(P状态)或反平行(AP状态)的磁化的自由层。在一些实施例中，下部铁磁层114a和上部铁磁层114c可以包括铁、钴、镍、铁钴、镍钴、硼化钴铁、硼化铁、铁铂、铁钯等。在一些实施例中，隧道阻挡层114b可以包括氧化镁(MgO)、氧化铝(例如，Al2O3)、氧化镍、氧化钆、氧化钽、氧化钼、氧化钛、氧化钨等。

[0029] 在一些实施例中，下部绝缘结构210可以设置在一个或多个下部ILD层206a-206b上方。下部绝缘结构210包括在底部电极112和一个或多个下部互连层106之间限定开口的侧壁。底部电极通孔110延伸穿过下部绝缘结构210中的开口。在各个实施例中，下部绝缘结构210可以包括氮化硅、二氧化硅、碳化硅、正硅酸乙酯(TEOS)等中的一种或多种。

[0030] 侧壁间隔件214沿着MTJ 114和顶部电极116的相对侧设置。侧壁间隔件214可以具有面向远离MTJ 114的弯曲的最外侧壁。在各个实施例中，侧壁间隔件214可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)等。在一些实施例中，掩模层216可以设置在顶部电极116和侧壁间隔件214上方。在一些实施例中，掩模层216可以具有在约100埃和约400埃之间的范围内的厚度。在各个实施例中，掩模层216可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)、碳化硅等。上部ILD层206c设置在下部绝缘结构210上方并且围绕MRAM器件111。

[0031] 顶部电极通孔118设置在上部ILD层206c内并且延伸穿过掩模层216以接触顶部电极116。顶部电极通孔118将顶部电极116耦合到上部互连线109u。顶部电极通孔118直接设置在顶部电极116上。在一些实施例中，顶部电极通孔118可以包括铝、铜、钨等。在一些实施例中，顶部电极通孔118可以包括与上部互连线109u相同的材料。

[0032] 在一些实施例中，顶部电极通孔118具有第一宽度w1的底面。在一些实施例中，第一宽度w1可以在约25nm和约40nm之间的范围内。在一些额外的实施例中，第一宽度w1可以在约10nm和约30nm之间的范围内。在一些实施例中，上部互连线109u的底部的宽度比第一宽度w1大约3倍和约5倍之间。例如，在一些实施例中，上部互连线109u的底部的宽度在约70nm和约120nm之间的范围内。在一些额外的实施例中，上部互连线109u的底部具有约等于105nm的宽度。第一宽度w1的相对较小的尺寸允许顶部电极通孔118在MRAM器件111的制造期间更容易地落在顶部电极116上，并且防止可能导致MRAM器件111损坏的过蚀刻。

[0033] 在逻辑区域204内，一个或多个额外的互连层设置在介电结构104内。一个或多个额外的互连层包括导电接触件107L、互连通孔108L和互连线109L。一个或多个额外的互连层耦合到布置在衬底102内的逻辑器件218。在一些实施例中，逻辑器件218可以包括晶体管器件(例如，MOSFET、双极结晶体管(BJT)、高电子迁移率晶体管(HEMT)等)。

[0034] 平行于衬底102的上表面的水平平面220延伸穿过顶部电极通孔118的侧壁并且穿过逻辑区域204内的互连通孔108L。在一些实施例中，互连通孔108L可以延伸穿过绝缘结构210。互连通孔108L具有第二宽度w2，第二宽度w2大于第一宽度w1。在一些实施例中，第二宽度w2可以在约50nm和约90nm之间的范围内。在一些实施例中，第一宽度w1可以在第二宽度w2的约1/4和3/4之间。

[0035] 图2B示出了沿着图2A的截面图200的线A-A'示出的顶视图222。

[0036] 如图2B的顶视图222所示，在嵌入式存储器区域202内，顶部电极通孔118具有伸长的形状，沿着第一方向224延伸第一宽度w1并且进一步沿着第二方向延伸第一长度L1，第一长度L1大于第一宽度w1。在一些实施例中，当从顶视图222观察时，顶部电极通孔118的伸长的形状可以是椭圆形的。在一些实施例中，第一长度L1在比第一宽度w1大约150％和约300％之间的范围内。当从顶视图222观察时，第一宽度w1和第一长度L1使得顶部电极通孔118具有第一面积。

[0037] 在逻辑区域204内，互连通孔108L具有关于第一方向224和第二方向226基本对称的形状。互连通孔108L沿着第一方向224延伸第二宽度w2并且进一步沿着第二方向226延伸第二长度L2，第二长度L2基本上等于第二宽度w2。在一些实施例中，当从顶视图222观察时，互连通孔108L具有基本上圆形的形状。在一些实施例中，第二长度L2可以约等于第一长度L1。在其他实施例中，第二长度L2可以小于第一长度L1。当从顶视图222观察时，第二宽度w2和第二长度L2使得互连通孔108L具有第二面积。

[0038] 图3示出了具有MRAM单元的集成芯片300的一些实施例，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的顶部电极的宽度。

[0039] 集成芯片300包括设置在衬底102上方的介电结构104内的MRAM器件111。介电结构104包括由蚀刻停止层208垂直分隔开的多个堆叠的层间介电(ILD)层206a-206c。一个或多个下部互连层106布置在介电结构104内。一个或多个下部互连层106包括互连线109，互连线109具有由第一衬垫304围绕的第一导电材料302，第一衬垫304将第一导电材料302与介电结构104分隔开。在一些实施例中，第一导电材料302可以包括钨、铝、铜等。在一些实施例中，第一衬垫304可以包括扩散阻挡件。在一些实施例中，第一衬垫304可以包括折射金属或折射金属氧化物，诸如钛、氮化钛、钽、氮化钽等。

[0040] 一个或多个下部互连层106将存取器件103耦合到底部电极通孔110，底部电极通孔110接触MRAM器件111。MRAM器件111包括通过MTJ 114与顶部电极116分隔开的底部电极112。在一些实施例中，顶部电极116可以具有面向远离衬底102的弯曲上表面116u。在一些实施例中，一个或多个下部互连层106还可以包括设置在横向位于相邻MRAM器件之间的位置处的伪结构320。伪结构320可以具有比互连线109更小的高度。伪结构320使得光刻工艺能够以小间距形成下部互连线。下部绝缘结构210在伪结构320上方连续延伸。

[0041] 顶部电极通孔118接触顶部电极116。顶部电极通孔118还耦合到顶部电极通孔118上方的上部互连线109u。顶部电极通孔118和上部互连线109u分别包括由第二衬垫308围绕的第二导电材料306，第二衬垫308将第二导电材料306与介电结构104分隔开。顶部电极通孔118具有关于等分顶部电极通孔118的线310不对称的横截面轮廓。在一些实施例中，顶部电极通孔118具有弯曲的侧壁312，弯曲的侧壁312与基本上线性的侧壁314相对。弯曲的侧壁312具有随着与顶部电极116的距离增加而减小的斜率。在一些实施例中，弯曲的侧壁312可以沿着线316延伸，线316相对于与衬底102的上表面平行的水平面以小于约30°的角度θ定向。在一些实施例中，线316以角度θ定向，该角度θ在约10°和约30°之间。

[0042] 在一些实施例中，顶部电极通孔118的最底面318在顶部电极116的顶部下方的位置处接触顶部电极116。在一些这样的实施例中，顶部电极通孔118可以延伸到顶部电极116的弯曲上表面116u内的凹槽，该凹槽由顶部电极116的内表面限定。在一些实施例中，顶部电极116具有关于等分顶部电极116的线(未示出)不对称的横截面轮廓。在一些实施例(未示出)中，由于未对准误差，顶部电极通孔118的最底面318接触顶部电极116和围绕顶部电极116的侧壁间隔件214。在一些实施例中，顶部电极通孔118的最底面318可以具有带有非零斜率的成角度表面。在一些实施例中，成角度的表面在侧壁间隔件214正上方比在顶部电极116正上方更靠近衬底102。

[0043] 图4示出了具有MRAM单元的集成芯片400的一些额外的实施例，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0044] 集成芯片400包括1T1R MRAM单元架构，1T1R MRAM单元架构具有连接到MRAM器件111的存取器件103。存取器件103布置在衬底102内。在一些实施例中，存取器件103可以包括具有栅电极103d的MOSFET器件，栅电极103d布置在源极区域103a和漏极区域103b之间，并且通过栅极电介质103c与衬底102分隔开。在其他实施例中，存取器件103可以包括HEMT、BJT等。在一些实施例中，一个或多个隔离结构402可以沿着存取器件103的相对侧设置在衬底102内。在一些实施例中，一个或多个隔离结构402可以包括浅沟槽隔离(STI)结构。

[0045] 介电结构104布置在衬底102上方。包括导电接触件107、互连通孔108和互连线109的一个或多个下部互连层106由介电结构104围绕。互连线109包括源极线SL，源极线SL包括电耦合到源极区域103a的第一互连线。互连线109还包括字线WL，字线WL包括电耦合到栅电极103d的第二互连线。

[0046] MRAM器件111布置在介电结构104内并且包括通过MTJ 114与顶部电极116分隔开的底部电极112。底部电极112通过一个或多个下部互连层106连接到漏极区域103b。顶部电极116还通过顶部电极通孔118和上部互连线109u耦合到位线BL。

[0047] 尽管集成芯片400示出了字线WL、源极线SL、位线BL和MRAM器件111位于BEOL(后段制程)堆叠件内的某些层级中，但是应当理解，这些元件的位置不限于那些示出的位置。相反，元件可以位于BEOL堆叠件内的不同位置。例如，在一些可选实施例中，MRAM器件111可以位于第二金属互连线和第三金属互连线之间。

[0048] 图5示出了具有MRAM单元的集成芯片500的一些额外的实施例，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0049] 集成芯片500包括设置在一个或多个下部ILD层206a-206b上方的下部绝缘结构210。在一些实施例中，下部绝缘结构210通过蚀刻停止层208与一个或多个下部ILD层206a-
206b分隔开。在一些实施例中，下部绝缘结构210包括第一介电层210a、位于第一介电层
210a上方的第二介电层210b以及位于第一介电层210a上方并且与第二介电层210b横向邻接的第三介电层210c。在一些实施例中，第一介电层210a延伸到底部电极通孔110的顶部。
在这样的实施例中，MRAM器件111的底部电极112可以位于第一介电层210a的顶部上。在一些实施例中，第二介电层210b完全位于底部电极通孔110上方并且横向围绕底部电极112。

[0050] 在一些实施例中，第一介电层210a可以包括富硅氧化物等。在一些实施例中，第一介电层210a的厚度可以在约150埃和约200埃之间的范围内。在一些额外的实施例中，第一介电层210a可以具有约等于180埃的厚度。在一些实施例中，第一介电层210a可以在逻辑区域204中具有比在嵌入式存储器区域202中更大(即，更大)的厚度。在一些实施例中，第二介电层210b可以包括碳化硅、氮化硅等。在一些实施例中，第二介电层210b可以是与MRAM器件111上方的掩模层216相同的材料。在一些实施例中，第三介电层210c可以包括正硅酸乙酯(TEOS)等。

[0051] 在嵌入式存储器区域202内，第一上部ILD层502设置在下部绝缘结构210上方。第一上部ILD层502可以包括二氧化硅、碳掺杂二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。掩模结构504设置在第一上部ILD层502上方。在一些实施例中，掩模结构504包括位于第一上部ILD层502上方的第一掩模层504a和位于第一上掩模层504a上方的第二掩模层504b。在一些实施例中，第一掩模层504a可以包括碳化硅、氮化硅等。在一些实施例中，第二掩模层504b可以包括与第三介电层210c相同的材料。例如，在一些实施例中，第二掩模层504b可以包括TEOS等。

[0052] 第二上部ILD层506设置在掩模结构504上方。第二上部ILD层506沿着第一上部ILD层502的成角度的侧壁502s横向接触第一上部ILD层502。第二上部ILD层506可以包括二氧化硅、碳掺杂二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。在一些实施例中，第二上部ILD层506包括与第一上部ILD层502不同的材料。

[0053] MRAM器件111由第一上部ILD层502围绕。顶部电极通孔118接触MRAM器件111的顶部。顶部电极通孔118延伸穿过第二上部ILD层506和部分掩模结构504。在一些实施例中，顶部电极通孔118可以具有顶部，该顶部与第一掩模层504a的顶部基本对准。在一些实施例中，顶部电极通孔118具有弯曲侧壁，该弯曲侧壁具有由第一半径R限定的第一曲率，第一半径R的中心点是在MRAM器件111下面的底部电极通孔110的底部之上的距离d。

[0054] 图6示出了具有MRAM器件的集成芯片600的一些额外的实施例的截面图，MRAM器件具有顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0055] 集成芯片600包括设置在衬底102上方的底部电极通孔110上方的MRAM器件111。MRAM器件111包括通过MTJ 114与顶部电极116分隔开的底部电极112。顶部电极通孔118接触顶部电极116。在一些实施例中，顶部电极通孔118可以延伸到顶部电极116的顶面下方非零距离602。在一些实施例中，非零距离602可以在约10埃和约50埃之间的范围内。在一些实施例中，顶部电极通孔118可以具有最底面，最底面的底部宽度604在约10纳米和约30纳米之间的范围内。在一些实施例中，顶部电极通孔118的顶部可以具有在约70纳米与约120纳米之间的范围内的顶部宽度606。在一些实施例中，底部电极通孔110的顶部可以具有顶面，顶面的宽度608在约60纳米和约110纳米之间的范围内。

[0056] 在一些实施例中，顶部电极通孔118可以包括下部区段610、位于下部区段610上方的中间区段612以及位于中间区段612上方的上部区段614。第一线610a与顶部电极通孔118的下部区段610的第一侧壁相切。在一些实施例中，第一线610a可以相对于与衬底102的上表面平行的水平面以第一角度α布置。在一些实施例中，第一角度α可以约等于72°。

[0057] 在一些实施例中，第二线612a与顶部电极通孔118的中间区段612的第二侧壁相切。在一些实施例中，第二线612a可以相对于与衬底102的上表面平行的水平面以第二角度β布置。在一些实施例中，第二角度β可以小于第一角度α。在一些实施例中，第二角度β可以约等于43°。

[0058] 在一些实施例中，第三线614a与顶部电极通孔118的上部区段614的第三侧壁相切。在一些实施例中，第三线614a可以相对于与衬底102的上表面平行的水平面以第三角度γ布置。在一些实施例中，第三角度γ可以小于第二角度β。在一些实施例中，第三角度γ可以约等于13°。

[0059] 在一些实施例中，顶部电极通孔118的第四侧壁与第一侧壁、第二侧壁和第三侧壁相对。在一些实施例中，第四侧壁可以相对于与衬底102的上表面平行的水平面以第四角度δ布置。在一些实施例中，第四角度δ可以大于第一角度α。在一些实施例中，第四角度δ可以约等于83°。

[0060] 图7至图25示出了形成具有MRAM单元的集成芯片的方法的一些实施例的截面图700-2500，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。虽然关于方法描述图7至图25，但是应当理解，图7至图25所公开的结构不限于这种方法，而是可以单独作为独立于该方法的结构。

[0061] 如图7的截面图700所示，在衬底102内形成存取器件103。在各个实施例中，衬底102可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，诸如半导体晶圆和/或晶圆上的一个或多个管芯以及与其相关联的任何其他类型的半导体和/或外延层。在一些实施例中，存取器件103可以包括通过在衬底102上方沉积栅极介电膜和栅电极膜而形成的晶体管。随后图案化栅极介电膜和栅电极膜以形成栅极电介质103c和栅电极103d。随后可以注入衬底
102，以在栅电极103d的相对侧上的衬底102内形成源极区域103a和漏极区域103b。

[0062] 在一些实施例中，可以在存取器件103的相对侧上的衬底102内形成一个或多个隔离结构402。在一些实施例中，可以通过选择性地蚀刻衬底102以形成一个或多个浅沟槽702以及随后在一个或多个浅沟槽702内形成一种或多种介电材料来形成一个或多个隔离结构402。在一些实施例中，蚀刻工艺可以包括干蚀刻工艺。例如，蚀刻工艺可以包括等离子体蚀刻工艺，诸如电感耦合等离子体(ICP)蚀刻工艺、电容耦合等离子体(CCP)蚀刻工艺等。在其他实施例中，蚀刻工艺可以包括湿蚀刻工艺。

[0063] 如图8的截面图800所示，一个或多个下部互连层106形成在衬底102上方的一个或多个下层间介电(ILD)层206a-206b内。可以通过在衬底102上方形成一个或多个下部ILD层206a-206b中的一个，选择性地蚀刻ILD层(例如，氧化物、低k电介质或超低k电介质)以在ILD层内限定导通孔和/或沟槽，在导通孔和/或沟槽内形成导电材料(例如，铜、铝等)以填充开口，以及实施平坦化工艺(例如，化学机械平坦化工艺)来形成一个或多个下部互连层
106。

[0064] 如图9的截面图900所示，第一介电层210a形成在一个或多个下部互连层106和一个或多个下部ILD层206a-206b上。在一些实施例中，第一介电层210a可以包括氮化硅、碳化硅等中的一种或多种。在一些实施例中，可以通过多种不同的沉积工艺(例如，物理气相沉积(PVD)、化学气相沉积(CVD)、PE-CVD、原子层沉积(ALD)、溅射等)形成厚度在约200埃至约300埃之间的范围内的第一介电层210a。在沉积之后，选择性地图案化第一介电层210a以限定延伸穿过第一介电层210a到达一个或多个下部互连层106的开口902。

[0065] 在一些实施例中，底部电极通孔110形成在开口902内。在一些实施例中，可以通过在开口902内形成衬垫110a来形成底部电极通孔110。在各个实施例中，衬垫110a可以包括配置为增加相邻层之间的粘附力的粘合层和/或配置为防止相邻层之间的扩散的扩散阻挡层。在开口902内的衬垫110a上方形成导电材料110b。在一些实施例中，衬垫110a和导电材料110b可以通过沉积工艺形成。随后可以实施平坦化工艺(例如，化学机械平坦化工艺)。在一些实施例中，衬垫110a可以包括氮化钽、氮化钛等。在一些实施例中，导电材料110b可以包括钽、钛等。

[0066] 如图10的截面图1000所示，底部电极层1002形成在第一介电层210a和导电材料110b上。随后在底部电极层1002上方形成下部铁磁电极1004、隧道阻挡层1006、上部铁磁电极1008和顶部电极层1010。

[0067] 如图11的截面图1100所示，实施一个或多个图案化工艺以限定MRAM器件111。在一些实施例中，第一图案化工艺包括下部铁磁电极(图10的1004)、隧道阻挡层(图10的1006)、上部铁磁电极(图10的1008)和顶部电极层(图10的1010)的第一蚀刻工艺。第一蚀刻工艺限定下部铁磁层114a、上部铁磁层114c、隧道阻挡层114b和顶部电极116。

[0068] 在第一图案化工艺之后，可以沿着顶部电极116的相对侧形成侧壁间隔件214。在一些实施例中，可以通过使用沉积技术(例如，PVD、CVD、PE-CVD、ALD、溅射等)在衬底102上方沉积间隔件层来形成侧壁间隔件214。随后蚀刻间隔件层以从水平面去除间隔件层，沿着顶部电极118的相对侧留下间隔件层作为侧壁间隔件214。在各个实施例中，间隔件层可以包括氮化硅、二氧化硅(SiO2)、氮氧化硅(例如，SiON)等。在各个实施例中，间隔件层可以形成为在约400埃和约600埃之间的范围内的厚度。随后实施第二蚀刻工艺以去除底部电极层1002的部分并且限定底部电极112。

[0069] 在第二蚀刻工艺之后，可以在MRAM器件111上方形成掩模层216，并且可以在第一介电层210a上方形成第二电介质1102。在一些实施例中，掩模层216和第二电介质1102可以包括相同的材料和/或同时形成。例如，掩模层216和第二电介质1102可以包括碳化硅、氮化硅等。在一些实施例(未示出)中，可以沿着侧壁间隔件214的侧壁形成掩模层216的材料。在这样的实施例中，沿着侧壁间隔件214的侧壁的材料的厚度远小于(例如，1至4个数量级)掩模层216或第二电介质1102的厚度。

[0070] 如图12的截面图1200所示，在第二电介质1102上方形成第一上部ILD层1202。第一上部ILD层1202形成为覆盖MRAM器件111。在一些实施例中，可以通过沉积工艺(例如，PVD、CVD、PE-CVD、ALD等)来沉积第一上部ILD层1202。在各个实施例中，第一上部ILD层1202可以包括二氧化硅、碳掺杂二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。在一些实施例中，第一上部ILD层1202可以形成为约50nm至约175nm之间的厚度。

[0071] 如图13的截面图1300所示，在嵌入式存储器区域202内的第一上部ILD层(图12的1202)上方形成第一掩模层504a。随后根据第一掩模层504a蚀刻第一上部ILD层(图12的
1202)，以从逻辑区域204内去除第一上部ILD层(图12的1202)。蚀刻工艺使第一上部ILD层
502具有面向逻辑区域204的成角度的侧壁502s。在一些实施例中，可以通过一个或多个沉积工艺以及然后进行光刻图案化工艺来沉积第一掩模层504a。在各个实施例中，第一掩模层504a可以包括碳化硅、氮化硅等中的一种或多种。在一些实施例中，碳化硅层的厚度可以在约100埃和约200埃之间的范围内。在一些额外的实施例中，碳化硅层可以具有约等于150埃的厚度。

[0072] 在完成蚀刻工艺之后，在衬底102上方形成第二掩模层504b和第三介电层210c。第二掩模层504b可以形成在第一掩模层504a上，并且第三介电层210c可以形成在第一介电层210a上。在一些实施例中，第二掩模层504b和第三介电层210c可以是相同的材料和/或同时形成。例如，第二掩模层504b和第三介电层210c可以包括TEOS等。在一些实施例(未示出)中，可以沿着成角度的侧壁502s形成第二掩模层504b的材料。在这样的实施例中，由于用于形成材料的工艺的各向异性，沿着成角度的侧壁502s的材料的厚度远小于(例如，1至3个数量级)第二掩模层504b和第三介电层210c的厚度。

[0073] 如图14的截面图1400所示，在下部绝缘结构210上方形成第二上部ILD层506。第二上部ILD层506覆盖第一上部ILD层502。在一些实施例中，可以通过沉积工艺沉积第二上部ILD层506。在各个实施例中，第二上部ILD层506可以包括二氧化硅、碳掺杂二氧化硅、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)、多孔介电材料等。在一些实施例中，第二上部ILD层506可以形成为约100nm至约200nm之间的厚度。在一些实施例中，第二上部ILD层506可以形成为约160nm的厚度。

[0074] 如图15的截面图1500所示，在第二上部ILD层506上方形成硬掩模结构1501。在一些实施例中，硬掩模结构1501可以包括多层硬掩模结构。在一些实施例中，硬掩模结构1501包括下部硬掩模层1502和上部硬掩模层1504。在一些实施例中，下部硬掩模层1502可以包括介电硬掩模层和/或抗反射涂层。例如，在一些实施例中，下部硬掩模层1502可以包括介电硬掩模层(例如，氧化物)和位于介电硬掩模层上方的无氮抗反射层(NFARL)。在一些这样的实施例中，介电硬掩模层可以包括厚度在约50埃和约150埃之间的范围内的介电材料，并且NFARL可以具有在约150埃和约250埃之间的范围内的厚度。在一些额外的实施例中，介电硬掩模层可以具有约等于100埃的厚度，并且NFARL可以具有约200埃的厚度。上部硬掩模层1504可以包括金属，诸如钛、钽等。在一些这样的实施例中，上部硬掩模层1504可以具有在约250埃和约500埃之间的范围内的厚度。在一些额外的实施例中，上部硬掩模层1504可以具有约等于350埃的厚度。

[0075] 在硬掩模结构1501上方形成第一图案化结构1503。第一图案化结构1503具有侧壁，该侧壁在嵌入式存储器区域202内限定第一开口1510a并且在逻辑区域204内限定第二开口1510b。在一些实施例中。第一图案化结构1503包括三层光刻胶。在一些这样的实施例中，第一图案化结构1503可以包括一个或多个平坦化层1506和上面的光刻胶层1508。在一些实施例中，一个或多个平坦化层1506包括含硅的硬掩模、氧化物、有机材料、旋涂碳(SOC)等中的一种或多种。

[0076] 如图16的截面图1600所示，根据第一开口1510a和第二开口1510b图案化硬掩模结构1501，以分别在嵌入式存储器区域202内限定第三开口1602a，并且在逻辑区域204内限定第四开口1602b。第三开口1602a沿着垂直延伸的第一线1604居中，第一线1604与垂直延伸的第二线1606偏移，第二线1606在MRAM器件111上居中。在一些实施例中，第一线1604从第二线1606偏移第一非零距离1608。在一些实施例中，第一非零距离1608可以在约30nm和约55nm之间的范围内。在一些实施例中，第一非零距离1608可以约等于45nm。

[0077] 如图17A的截面图1700所示，在硬掩模结构1501上方形成第二图案化结构1701。第二图案化结构1701具有在第三开口1602a上方限定第五开口1706的侧壁。第五开口1706由第二图案化结构1701的位于第三开口1602a正上方的第一侧壁和第二图案化结构1701的位于第三开口1602a外部的第二侧壁限定。在一些实施例中，第二侧壁位于上部硬掩模层1504正上方。在这样的实施例中，第五开口1706在相反方向上连续地延伸超出限定第三开口1602a的上部硬掩模层1504的侧壁，而第三开口1602a连续延伸超出限定第五开口1706的第二图案化结构1701的侧壁。在一些实施例中，第五开口1706沿着垂直延伸的第二线1708居中，第二线1708从第一线1604偏移第二非零距离1709。在一些实施例中，第二线1708与等分MRAM器件111的垂直线基本对准(例如，在小于约5nm的CD公差内)。

[0078] 在一些实施例中，第五开口1706的宽度可以在约60nm和约80nm之间的范围内。第三开口1602a和第五开口1706的交点限定了顶部电极通孔区域1710(即，随后将形成顶部电极通孔的区域)，顶部电极通孔区域1710的宽度小于第五开口1706的宽度。在一些实施例中，顶部电极通孔区域1710的宽度可以在第五开口1706的宽度的约1/4和约1/2之间。

[0079] 在一些实施例中，第二图案化结构1701包括三层光刻胶。在一些这样的实施例中，第二图案化结构1701可以包括一个或多个平坦化层1702和光刻胶层1704。在一些实施例中，一个或多个平坦化层1702包括含硅的硬掩模、氧化物、有机材料、旋涂碳(SOC)等中的一种或多种。在这样的实施例中，第五开口1706的宽度是显影后检查(ADI)宽度(光刻胶层1704的在显影光刻胶层1704之后出现的开口的宽度)。

[0080] 图17B示出了图17A的截面图1700的顶视图1712(沿着线A-A'截取)。如顶视图1712所示，第三开口1602a和第五开口1706的交点限定顶部电极通孔区域1710，顶部电极通孔区域1710的面积小于第五开口1706的面积。

[0081] 如图18A的截面图1800所示，根据第二图案化结构(图17A的1701)实施第一蚀刻工艺以限定顶部电极导通孔1802。顶部电极导通孔1802延伸穿过第二上部ILD层506到MRAM器件111。硬掩模结构1501限制第一蚀刻工艺蚀刻的第二上部ILD层506的区域，以提供具有第一宽度w1(例如，蚀刻后检查(AEI)宽度)的底部的顶部电极导通孔1802，第一宽度w1小于第五开口(图17A的1706)的宽度。顶部电极导通孔1802的底部的第一宽度w1使得更容易在MRAM器件111正上方形成通孔并且还减少了过蚀刻(因为顶部电极导通孔1802的较小尺寸允许较少的蚀刻剂进入孔，并且因此减少过蚀刻)。在一些实施例中，第一宽度w1在约10nm和约30nm之间的范围内。在一些实施例中，第一宽度w1可以约等于25nm。图18B示出了图18A的截面图1800的顶视图1806(沿线A-A'截取)。

[0082] 在一些实施例中，蚀刻工艺在不同区域中将延伸到不同深度。例如，在第三开口(图17A的1602a)和第五开口(图17A的1706)的正下方的区域中，蚀刻工艺形成延伸到MRAM器件111的顶部电极导通孔1802。在第三开口(图17A的1602a)正下方并且不在第五开口(图17A的1706)下方的区域中，蚀刻工艺暴露下部硬掩模层1502的上表面。在第五开口(图17A的1706)正下方并且不在第三开口(图17A的1602a)下方的区域中，蚀刻工艺去除上部硬掩模层1504的部分以形成位于上部硬掩模层1504的顶部下方的上部硬掩模层1504的上表面
1804。

[0083] 如图19A的截面图1900所示，在硬掩模结构1501上方形成第三图案化结构1901。在一些实施例中，第三图案化结构1901可以包括三层光刻胶，三层光刻胶具有一个或多个平坦化层1902和位于一个或多个平坦化层1902上方的光刻胶层1904。第三图案化结构1901包括在硬掩模结构1501内的第四开口1602b正上方限定第六开口1906的侧壁。第三图案化结构1901的侧壁位于第四开口1602b正上方。在一些实施例中，第六开口1906的宽度可以约等于第五开口(图17A的1706)的宽度。图19B示出了图19A的截面图1900的顶视图1908(沿着线A-A'截取)。

[0084] 如图20的截面图2000所示，根据第三图案化结构1901实施第二蚀刻工艺以限定导通孔2002。导通孔2002延伸穿过第二上部ILD层506至下部绝缘结构210。在一些实施例中，导通孔2002可以具有第二宽度w2，第二宽度w2在约40nm和约60nm之间的范围内。在一些实施例中，第二宽度w2可以约等于45nm。

[0085] 如图21A的截面图2100所示，去除第三图案化结构(图20的1901)。在一些实施例中，可以通过等离子体剥离/灰化工艺去除第三图案化结构。图21B示出了图21A的截面图2100的顶视图2102。

[0086] 如图22的截面图2200所示，实施第三蚀刻工艺以在嵌入式存储器区域202内限定第一互连沟槽2202a，并且在逻辑区域204内限定第二互连沟槽2202b。在一些实施例中。第三蚀刻工艺去除下部硬掩模层1502的未由上部硬掩模层1504覆盖的部分。第五蚀刻工艺使得顶部电极导通孔1802与限定第一互连沟槽2202a的第二上部ILD层506的第一侧壁对准并且与限定第一互连沟槽2202a的第二上部ILD层506的相对的第二侧壁未对准。导通孔2002基本上与第二互连沟槽2202b对中。

[0087] 如图23的截面图2300所示，对第一上部ILD层502和第二上部ILD层506实施湿蚀刻工艺。湿蚀刻工艺去除在完成第三蚀刻工艺之后剩余的残留物和/或污染物。湿蚀刻工艺还可以去除第一上部ILD层502和第二上部ILD层506的被第三蚀刻工艺损坏(例如，通过等离子体损坏)的部分。湿蚀刻工艺减小第一上部ILD层502和第二上部ILD层506的侧壁的斜率(即，增加侧壁相对于垂直线的角度)。在一些实施例中，湿蚀刻工艺可以导致顶部电极导通孔1802在MRAM器件111内的顶部电极116的顶部下方延伸非零距离602。

[0088] 如图24的截面图2400所示，在顶部电极导通孔1802、导通孔2002、第一互连沟槽2202a和第二互连沟槽2202b内形成导电材料2402。导电材料2402填充顶部电极导通孔
1802、导通孔2002、第一互连沟槽2202a和第二互连沟槽2202b。在一些实施例中，可以通过沉积技术(例如，PVD、CVD、PE-CVD、ALD等)和随后的镀工艺(例如，电镀、化学镀等)来沉积导电材料。在各个实施例中，导电材料可以包括例如钨、铜或铝铜。

[0089] 如图25的截面图2500所示，实施平坦化工艺。平坦化工艺从第二上部ILD层506上方去除过量的导电材料(图24的2402)以限定上部互连线109u。在一些实施例中，平坦化工艺还可以去除硬掩模结构(图24的1501)。在一些实施例中，平坦化工艺可以包括化学机械平坦化(CMP)工艺。

[0090] 如图26的截面图2600所示，在上部互连线109u上方形成一个或多个额外的互连层2602。在一些实施例中，一个或多个额外的互连层2602可以通过镶嵌工艺形成。在这样的实施例中，在第二上部ILD层506上方形成额外的ILD层2604。随后蚀刻额外的ILD层2604以形成导通孔和/或沟槽，用导电材料(例如，钨、铜和/或铝)填充导通孔和/或沟槽。随后实施化学机械平坦化(CMP)工艺以从额外的ILD层2604上方去除过量的导电材料。

[0091] 图27示出了形成具有MRAM单元的集成芯片的方法2700的一些实施例的流程图，该MRAM单元包括顶部电极通孔，顶部电极通孔的宽度小于下面的底部电极通孔的宽度。

[0092] 虽然方法2700在本文中被示出并描述为一系列动作或事件，但是应当理解，这些动作或事件的所示顺序不应被解释为限制意义。例如，一些动作可以以不同的顺序发生和/或与除了这里示出和/或描述的动作或事件之外的其他动作或事件同时发生。另外，可能不需要所有示出的动作来实现本文描述的一个或多个方面或实施例。此外，本文描绘的一个或多个动作可以在一个或多个单独的动作和/或阶段中实施。

[0093] 在2702处，在衬底内形成存取器件。图7示出了对应于动作2702的一些实施例的截面图700。

[0094] 在2704处，在衬底上方形成一个或多个下部互连层。图8示出了对应于动作2704的一些实施例的截面图800。

[0095] 在2706处，在一个或多个下部互连层上方形成MRAM器件。图9至图11示出了对应于动作2706的一些实施例的截面图900-1100。

[0096] 在2708处，在MRAM器件上方形成一个或多个上部层间介电(ILD)层。图12至图14示出了对应于动作2708的一些实施例的截面图1200-1400。

[0097] 在2710处，图案化一个或多个上部层间介电(ILD)层以在MRAM器件上方限定具有第一宽度的顶部电极导通孔。在一些实施例中，顶部电极导通孔可以根据动作2712-2718形成。

[0098] 在2712处，在一个或多个上部ILD层上方形成硬掩模结构。图15示出了对应于动作2712的一些实施例的截面图1500。

[0099] 在2714，根据第一图案化结构图案化硬掩模结构，以形成由第一线等分的第一开口，第一线从等分MRAM器件的第二线横向偏移。图16示出了对应于动作2714的一些实施例的截面图1600。

[0100] 在2716处，形成具有第二开口的第二图案化结构，该第二开口与限定第一开口的硬掩模结构的侧壁横向重叠。图17A示出了对应于动作2716的一些实施例的截面图1700。

[0101] 在2718处，图案化第一开口和第二开口的交点正下方的一个或多个上部ILD层，以限定顶部电极导通孔。图18A示出了对应于动作2718的一些实施例的截面图1800。

[0102] 在2720处，图案化一个或多个上部ILD层以在与顶部电极导通孔横向分隔开的位置处限定具有第二宽度的导通孔，该第二宽度大于第一宽度。图19A至图21A示出了对应于动作2720的一些实施例的截面图1900-2100。

[0103] 在2722处，图案化一个或多个上部ILD层以在顶部电极导通孔上方和导通孔上方限定互连沟槽。图22至图23示出了对应于动作2722的一些实施例的截面图2200-2300。

[0104] 在2724处，在顶部电极导通孔、导通孔和互连沟槽内形成导电材料。图24至图25示出了对应于动作2724的一些实施例的截面图2400-2500。

[0105] 在2726处，在一个或多个上部ILD层上方的额外的ILD层中形成一个或多个额外的互连线。图26示出了对应于动作2726的一些实施例的截面图2600。

[0106] 尽管方法2700描述了在形成互连沟槽之前形成顶部电极导通孔，但是应当理解，在一些可选实施例中，可以在形成顶部电极导通孔之前在一个或多个上部ILD层中形成金属沟槽。在这样的实施例中，限定互连沟槽的掩模层中的开口横跨限定顶部电极导通孔的掩模层中的开口。

[0107] 此外，尽管关于磁随机存取存储器(MRAM)器件描述了所公开的附图和说明书，但是应当理解，所公开的反应性降低层不限于这种存储器器件。相反，在一些可选实施例中，所公开的顶部电极通孔可以形成在其他类型的存储器器件上方，诸如但不限于相变随机存取存储器(PCRAM)、电阻随机存取存储器(RRAM)、铁电随机存取存储器(FRAM)、可编程金属化存储器、碳纳米管存储器等。

[0108] 因此，在一些实施例中，本发明涉及一种集成芯片以及相关联的形成方法，集成芯片包括具有顶部电极通孔的MRAM单元，顶部电极通孔的尺寸小于由光刻系统的特性限定的最小部件尺寸。

[0109] 在一些实施例中，本发明涉及集成芯片。该集成芯片包括磁阻随机存取存储器(MRAM)器件，该磁阻随机存取存储器器件由设置在衬底上方的介电结构围绕，该磁阻随机存取存储器器件包括：磁隧道结，设置在底部电极和顶部电极之间；底部电极通孔，将底部电极耦合到下部互连线；和顶部电极通孔，将顶部电极耦合到上部互连线，顶部电极通孔的底面具有第一宽度，该第一宽度小于底部电极通孔的底面的第二宽度。在一些实施例中，第一线与顶部电极通孔的第一最外侧壁相切，并且第二线与顶部电极通孔的相对的第二最外侧壁相切；并且第一线相对于水平面以第一角度定向，水平面平行于衬底的上表面，并且第二线相对于水平面以第二角度定向，第二角度小于第一角度。在一些实施例中，顶部电极通孔的底面具有非零斜率。在一些实施例中，顶部电极通孔的底面具有椭圆形状。在一些实施例中，当沿着顶部电极通孔的截面图观察时，顶部电极通孔相对于等分顶部电极通孔的线是不对称的。在一些实施例中，顶部电极通孔具有沿着顶部电极通孔的截面图基本上线性的第一侧壁和沿着截面图弯曲的相对侧壁。在一些实施例中，顶部电极通孔沿着垂直于衬底的上表面的第一轴居中；并且上部互连线沿着第二轴居中，该第二轴垂直于衬底的上表面并且与第一轴分隔开非零距离。在一些实施例中，顶部电极通孔的底面具有沿着第一方向的第一宽度和沿着垂直于第一方向的第二方向的第一长度；并且第一长度大于第一宽度。在一些实施例中，第一长度比第一宽度大约150％至约300％之间。在一些实施例中，顶部电极通孔的底面位于顶部电极的顶部下方。在一些实施例中，顶部电极通孔的底面的第一宽度小于顶部电极通孔的第三宽度的1/3。在一些实施例中，集成芯片还包括：下部绝缘结构，横向围绕底部电极通孔；第一上部层间介电(ILD)层，横向围绕磁阻随机存取存储器器件；第二上部层间介电层，设置在第一上部层间介电层上方并且横向接触第一上部层间介电层的成角度的侧壁，顶部电极通孔延伸穿过第一上部层间介电层，并且上部互连线延伸穿过第二上部层间介电层。

[0110] 在其他实施例中，本发明涉及集成芯片。集成芯片包括：底部电极，布置在衬底上方；磁隧道结，设置在底部电极上方；顶部电极，设置在磁隧道结上方；顶部电极通孔，设置在顶部电极上，顶部电极通孔沿着垂直于衬底的上表面的第一轴居中；以及上部互连线，与顶部电极通孔的顶部接触，上部互连线沿着第二轴居中，该第二轴垂直于衬底的上表面并且与第一轴横向分隔开非零距离。在一些实施例中，集成芯片还包括：下部互连线，布置在底部电极下方的下部层间介电层内；和下部绝缘层，布置在下部层间介电层上并且横向围绕底部电极通孔，底部电极通孔将下部互连线耦合到底部电极，顶部电极通孔的底面具有第一宽度，第一宽度小于底部电极通孔的第二宽度。在一些实施例中，集成芯片还包括：额外的互连通孔，沿着与衬底的上表面平行的水平面与磁隧道结横向分隔开，顶部电极通孔的底面具有第一宽度，第一宽度小于额外的互连通孔的底面的第二宽度。在一些实施例中，当从顶部电极通孔和额外的互连通孔的顶视图观察时，顶部电极通孔具有与额外的互连通孔不同的形状。在一些实施例中，顶部电极具有内表面，该内表面在顶部电极的弯曲上表面内限定凹槽，顶部电极通孔接触内表面的一个或多个。在一些实施例中，顶部电极通孔包括由衬垫围绕的导电材料。

[0111] 在又其他实施例中，本发明涉及一种形成集成芯片的方法。该方法包括在衬底上方的磁阻随机存取存储器器件上方形成上部层间介电层；在上部层间介电层上方形成硬掩模结构，该硬掩模结构具有限定第一开口的侧壁，该第一开口位于磁阻随机存取存储器器件正上方并且沿着垂直于衬底的上表面的第一线居中；在硬掩模结构上方形成图案化结构，该图案化结构具有限定第二开口的侧壁，第二开口位于磁阻随机存取存储器器件正上方并且沿着垂直于衬底的上表面的第二线居中，第二线从第一线横向偏移非零距离；蚀刻位于第一开口和第二开口的交点正下方的上部层间介电层以限定顶部电极导通孔；以及用导电材料填充顶部电极导通孔。在一些实施例中，第二开口在第一方向上延伸超出第一开口，并且第一开口在相反的第二方向上延伸超出第二开口。

[0112] 上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不面向远离本发明的精神和范围，并且在不面向远离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

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