存储单元、形成存储单元的方法以及操作存储单元的方法
阅读：1010发布：2020-06-30
专利汇可以提供存储单元、形成存储单元的方法以及操作存储单元的方法专利检索，专利查询，专利分析的服务。并且本 发明 公开了存储单元、形成存储单元的方法以及操作存储单元的方法。提供一种存储单元，所述存储单元包括：第一二端存储元件；第二二端存储元件； 控制器 电路 ，其被配置成将所述第一二端存储元件编程至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及测量电路，其被配置成测量与所述第一二端存储元件的状态相关联的第一二端存储元件 信号 和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号。，下面是存储单元、形成存储单元的方法以及操作存储单元的方法专利的具体信息内容。
1.一种存储单元，包括：
第一二端存储元件；
第二二端存储元件；
控制器电路，其被配置成通过在所述第一二端存储元件和所述第二二端存储元件上施加第一电压或第二电压，将所述第一二端存储元件编程至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及
测量电路，其被配置成测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号。
2.根据权利要求1所述的存储单元，
其中，所述控制器电路被配置成将所述第一二端存储元件和所述第二二端存储元件编程至不同状态。
3.根据权利要求1所述的存储单元，
其中，所述控制器电路被配置成相互依赖地将所述第一二端存储元件编程至第一状态并将二端存储元件编程至第二状态，以及相互依赖地将所述第一二端存储元件编程至第二状态并将二端存储元件编程至第一状态。
4.根据权利要求1所述的存储单元，
其中，所述第一二端存储元件信号和所述第二二端存储元件信号中的每个包括电流信号。
5.根据权利要求1所述的存储单元，
其中，所述第一二端存储元件和所述第二二端存储元件被布置成使得，响应于在所述第一二端存储元件和所述第二二端存储元件上施加的电压，将所述第一二端存储元件和所述第二二端存储元件编程至不同状态。
6.根据权利要求3所述的存储单元，
其中，所述第一状态包括第一电阻值并且所述第二状态包括第二电阻值，其中所述第一电阻值不同于所述第二电阻值。
7.根据权利要求1所述的存储单元，
其中，所述存储单元包括单比特存储单元。
8.根据权利要求1所述的存储单元，
其中，所述存储单元被配置成被编程至第一比特值，其中所述第一二端存储元件被编程至第一状态，并且二端存储被编程至第二状态，以及
其中所述存储单元被配置成被编程至第二比特值，其中所述第一二端存储元件被编程至第二状态，并且二端存储元件被编程至第一状态。
9.根据权利要求1所述的存储单元，
其中，所述存储单元被配置成被编程至第一比特值，以及
其中所述存储单元被配置成被编程至第二比特值。
10.根据权利要求9所述的存储单元，
其中，所述第一电压与所述第二电压相等且相反。
11.根据权利要求1所述的存储单元，
其中，所述第一二端存储元件和所述第二二端存储元件中的一个相对于在所述第一二端存储元件和所述第二二端存储元件上施加的电压被反向连接。
12.根据权利要求11所述的存储单元，
其中，所述第一二端存储元件和所述第二二端存储元件被电耦合在至少一个位线与至少一个存取晶体管之间。
13.根据权利要求12所述的存储单元，
其中，所述至少一个存取晶体管包括：
第一存取晶体管，其被电耦合至所述第一二端存储元件；以及
第二存取晶体管，其被电耦合至所述第二二端存储元件。
14.根据权利要求12所述的存储单元，
其中，所述至少一个存取晶体管被配置成控制经过所述第一二端存储元件和所述第二二端存储元件的电流，其中经过所述第一二端存储元件和所述第二二端存储元件的电流之差确定所述存储单元的比特值。
15.根据权利要求1所述的存储单元，还包括：
至少一个存取晶体管，其包括：
第一源极/漏极区；
第二源极/漏极区；以及
栅极区；
其中所述第一源极/漏极区被电耦合至所述第一二端存储元件和所述第二二端存储元件；
其中所述第二源极/漏极区被电耦合至所述存储单元的源极线；以及
其中所述栅极区被电耦合至所述存储单元的字线。
16.根据权利要求1所述的存储单元，
其中，所述第一二端存储元件和所述第二二端存储元件中的每个包括磁阻随机存取二端存储元件。
17.根据权利要求1所述的存储单元，
其中，所述第一二端存储元件和所述第二二端存储元件中的每个包括磁隧道结堆叠；
其中所述磁隧道结堆叠包括：
自由磁层；以及
通过隔离层与所述自由磁层分离的固定磁层。
18.根据权利要求17所述的存储单元，
其中，至少一个位线被电耦合至所述第一二端存储元件的自由磁层和所述第二二端存储元件的固定磁层；以及
其中至少一个存取晶体管被电耦合至所述第一二端存储元件的固定磁层和所述第二二端存储元件的自由磁层。
19.根据权利要求1所述的存储单元，
其中，所述第一二端存储元件和第二二端存储元件中的每个包括导电桥接随机存取存储元件。
20.根据权利要求1所述的存储单元，
其中，所述第一二端存储元件和第二二端存储元件中的每个包括电阻随机存取存储元件。
21.根据权利要求1所述的存储单元，还包括：
至少一个存取晶体管，其包括：
第一源极/漏极区；
第二源极/漏极区；以及
栅极区；
其中所述栅极区被电耦合至所述存储单元的字线；其中所述字线包括字线体区和字线延伸区，所述字线延伸区被配置成与所述字线体区成角度，其中所述字线延伸区被布置在所述第一二端存储元件与所述第二二端存储元件之间。
22.根据权利要求21所述的存储单元，其中，所述字线延伸区形成另一存取晶体管，所述另一存取晶体管被配置成将电耦合至所述第一二端存储元件的源极/漏极区与电耦合至所述第二二端存储元件的源极/漏极区隔离。
23.一种存储单元，包括：
第一二端存储元件；
第二二端存储元件；
控制器电路；以及
测量电路，
其中所述控制器电路和所述测量电路被配置成操作于第一模式或第二模式；
其中在所述第一模式中，所述控制器电路被配置成将所述第一二端存储元件编程至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及所述测量电路被配置成测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号；以及
其中在所述第二模式中，所述控制器电路被配置成将所述第一二端存储元件和所述第二二端存储元件中的一个编程至一个或多个状态；以及所述测量电路被配置成测量与所述第一二端存储元件和所述第二二端存储元件中的一个的状态相关联的所述第一二端存储元件和所述第二二端存储元件中的一个中的信号。
24.一种用于形成存储单元的方法，所述方法包括：
形成第一二端存储元件；
形成第二二端存储元件；以及
形成控制器电路，所述控制器电路用于将所述第一二端存储元件编程至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及
形成测量电路，所述测量电路用于测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号。
25.根据权利要求24所述的方法，还包括：
相对于在所述第一二端存储元件和所述第二二端存储元件上施加的电压，反向连接所述第一二端存储元件和所述第二二端存储元件中的一个。
26.一种用于操作存储单元的方法，所述方法包括：
通过在第一二端存储元件和第二二端存储元件上施加第一电压或第二电压，将所述第一二端存储元件编程至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号。
存储单元、形成存储单元的方法以及操作存储单元的方法
技术领域
[0001] 各种实施例总体上涉及存储单元、用于形成存储单元的方法、以及用于操作存储单元的方法。
背景技术
[0002] 与传统浮栅FLASH单元相比，许多创新的非易失性存储器NVM应用和概念（例如磁阻随机存取存储器MRAM，例如电阻随机存取存储器RRAM，例如导电桥随机存取存储器CBRAM，例如相变存储器PCRAM）经受非常小的读电流窗口。在存储单元的寿命内，存储单元可能经受不稳定的读电流窗口，尤其是当考虑较大单元场中的典型地大的分布宽度时。直到现在，已经试图使小的读窗口可使用，例如通过可变参考，通过使用更强的纠错码ECC、复杂程序算法，以及通过对规范（例如温度和周期数）的限制。遗憾的是，存储器的出错率如此高，以致针对更高级或复杂的应用还未考虑它们。
[0003] 例如，自旋转移力矩磁随机存取存储器STT-MRAM单元在经擦除的和经写入的状态之间具有低电阻差，典型地具有100%电阻改变，例如2k欧姆对4k欧姆。为了在读取期间区分电平，必须将读出放大器的参考电流精确地定位在两个电平之间，即精确地定位在经擦除的和经写入的状态之间。STT-MRAM阵列中面临的挑战在于：尽管通常可以使用经擦除的且经编程的参考单元的组合来生成参考电流（这可能有助于读取所选单元的状态），但是如果全部存储器的电流分布为宽的或者靠近，则它们可能失效。发明内容
[0004] 各种实施例提供一种存储单元，其包括：第一二端存储元件；第二二端存储元件；控制器电路，其被配置成将所述第一二端存储元件编程（program）至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及测量电路，其被配置成测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号。
附图说明
附图说明
[0005] 在附图中，相同的附图标记一般指代贯穿不同视图的相同部分。附图不一定是按比例的，而是一般将重点放在说明本发明的原理上。在下列描述中，参照下列附图来描述本发明的各种实施例，在附图中：
[0006] 图1示出根据一个实施例的存储单元；
[0007] 图2示出根据一个实施例的存储单元；
[0008] 图3示出根据一个实施例的用于操作存储单元的方法；
[0009] 图4A至4C示出根据一个实施例的用于操作存储单元的方法；
[0010] 图5示出根据一个实施例的存储单元；
[0011] 图6示出根据一个实施例的读电路；
[0012] 图7示出根据一个实施例的用于形成存储单元的方法；
[0013] 图8示出根据一个实施例的存储单元；
[0014] 图9示出根据一个实施例的存储单元；
[0015] 图10示出根据一个实施例的存储单元；
[0016] 图11示出根据一个实施例的存储单元。
具体实施方式
[0017] 下列详细描述参照了附图，所述附图通过例图（illustration）示出其中可以实践本发明的具体细节和实施例。
[0018] 本文中使用词“示例性”来指“用作实例、例子、或例图”。本文中描述为“示例性”的任何实施例或设计不一定被解释为相对于其他实施例或设计是优选的或有利的。
[0019] 本文中用来描述“在”侧或表面“上方”形成特征（例如层）的词“在…上方”可以被用来指，可以“直接地在”所暗指的侧或表面“上”（例如与其直接接触）形成该特征（例如该层）。本文中用来描述“在”侧或表面“上方”形成特征（例如层）的词“在…上方”可以被用来指，可以“间接地在”所暗指的侧或表面“上”形成该特征（例如该层），其中一个或多个附加层被布置在所暗指的侧或表面与所形成的层之间。
[0020] 各种实施例针对差分感测提供使用新兴非易失性存储器（例如STT-MRAM，例如CBRAM，例如RRAM）的二元件存储单元。
[0021] 各种实施例在1比特存储单元中提供两个互补存储元件，其中用于确定存储单元的状态的读（READ）窗口可以被加倍。
[0022] 各种实施例提供差分读取概念，该概念可以避免使用全局参考（即将存储单元与全局参考单元的状态进行比较）以用于读取存储单元的状态，并且还可以优化存储单元的面积。
[0023] 各种实施例提供可在每个单元中包括局部参考元件的存储单元。
[0024] 图1示出根据一个实施例的存储单元102。
[0025] 存储单元102包括第一二端存储元件104、第二二端存储元件106、控制器电路18和测量电路112。控制器电路108可以被配置成将将第一二端存储元件104编程至一个或多个状态，并将第二二端存储元件106编程至一个或多个状态，其中第一二端存储元件104的状态（例如存储状态）和第二二端存储元件106的状态（例如存储状态）可以相互依赖。测量电路112可以被配置成测量与第一二端存储元件104的状态相关联的第一二端存储元件信号和与第二二端存储元件106的状态相关联的第二二端存储元件信号之间的差信号。控制器电路108可以被实施为硬布线逻辑控制器电路，例如控制器电路108可以包括硬布线逻辑微处理器。控制器电路108可以被实施为可编程逻辑控制器电路，例如控制器电路108可以包括可编程逻辑微处理器，例如控制器电路108可以包括可编程逻辑阵列，例如控制器电路108可以包括现场可编程门阵列FPGA集成电路。
[0026] 二端存储元件（例如104，例如106）可以包括下述存储元件，该存储元件可以在任一时间包括被配置成使电荷载流子进入到元件中的单个端子和被配置成使电荷载流子从元件退出的单个端子。二端存储元件（例如104，例如106）可以包括在任一时间具有电流流动的单个源的存储元件。二端存储元件（例如104，例如106）可以包括可使用流过存储单元的电流进行编程和读取的存储元件。二端存储元件（例如104，例如106）可以包括存储元件，其中相同的两个端子可以被用于对电流流动进行编程和读取，其中电流流动可以经过用于所有前述操作的相同的两个端子。
[0027] 图2示出根据一个实施例的存储单元202。
[0028] 相对于存储单元102描述的所有特征的基本功能适用于存储单元202。
[0029] 第一二端存储元件104和第二二端存储元件106可以被集成至存储单元202中，其中存储单元202是1比特单元。
[0030] 第一二端存储元件104和第二二端存储元件106中的每个可以包括磁阻随机存取二端存储元件，例如磁隧道结MTJ堆叠。磁隧道结堆叠可以包括：自由磁层；以及通过隔离层（参见图4）与自由磁层分离的固定磁层。固定磁层434和自由磁层432中的每个可以包括铁磁层，例如固定磁层434和自由磁层432中的每个可以包括来自下列材料组中的至少一个，该组由下述构成：钴、铁、钴铁、硼。固定磁层434可以具有由反铁磁钉扎层（未示出）固定的其磁化。反铁磁钉扎层可以是与固定磁层434相邻地形成的。可以在固定磁层434的与反铁磁钉扎层相对的侧上形成隔离层。隔离层436可以包括隧道势垒材料。隔离层436可以包括氧化镁MgO。自由磁层432可以具有范围从约0.5 nm至约5 nm（例如约1 nm至约3 nm，例如约1.2 nm至约2.5 nm）的厚度。固定磁层434可以具有范围从约0.5 nm至约5 nm（例如约1 nm至约3 nm，例如约1.2 nm至约2.5 nm）的厚度。
[0031] 第一二端存储元件104和第二二端存储元件106中的每个可以包括导电桥接随机存取存储器CBRAM元件。
[0032] 第一二端存储元件104和第二二端存储元件106中的每个可以包括电阻随机存取存储器RRAM元件，例如包括基于碳的存储元件（例如可在第一电阻状态（例如低电阻值）与第二电阻状态（例如高电阻值）之间切换的基于碳的存储元件）的RRAM元件。基于碳的存储元件可以在sp2-富状态与sp3-富状态之间切换，其中sp2-富状态可以包括低电阻状态并可以表示“1”比特值，以及sp3-富状态可以包括高电阻状态并可以表示“0”比特值。
[0033] 第一二端存储元件104和第二二端存储元件106中的每个可以被电耦合在至少一个位线214与至少一个存取晶体管216之间。根据各种实施例，第一二端存储元件104和第二二端存储元件106可以被电耦合至不同位线214A、214B，例如第一二端存储元件104可以被电耦合至位线BL1 214A，例如第二二端存储元件106可以被电耦合至位线BL2 214B。
[0034] 至少一个存取晶体管216可以包括：第一源极/漏极区218；第二源极/漏极区222；以及栅极区224。第一源极/漏极区218可以被电耦合至第一二端存储元件104和第二二端存储元件106。第二源极/漏极区222可以被电耦合至存储单元202的源极线226。栅极区224可以被电耦合至存储单元202的字线228。
[0035] 第一二端存储元件104和第二二端存储元件106中的一个可以被反向连接（例如相对于另一存储元件相反地连接），以允许简单擦除/写操作。
[0036] 可以在第一二端存储元件104和第二二端存储元件106上施加电压。可以在位线BL1 214A与SL 226之间在第一二端存储元件104上施加电压。可以在位线BL2 214B与SL 226之间在第二二端存储元件106上施加电压。
[0037] 第一二端存储元件104和第二二端存储元件106中的一个可以相对于在第一二端存储元件104和第二二端存储元件106上施加的电压被反向连接。
[0038] 取决于在源极线226和位线BL1 214A、BL2 214B处施加的电压，在相同步骤中将擦除第一二端存储元件104和第二二端存储元件106中的一个并将写入另一个，即通过在第一二端存储元件104和第二二端存储元件106上施加电压。
[0039] 控制器电路108（未示出）可以被配置成将第一二端存储元件104和第二二端存储元件106编程至不同状态。
[0040] 控制器电路108可以被配置成相互依赖地将第一二端存储元件104编程至第一状态并将第二二端存储元件106编程至第二状态，以及相互依赖地将第一二端存储元件104编程至第二状态并将第二二端存储元件106编程至第一状态，其中第二状态不同于第一状态（例如与第一状态相反或相逆）。
[0041] 图3示出根据一个实施例的用于操作存储单元（例如存储单元102，例如存储单元202）的方法300。
[0042] 方法300可以包括：将第一二端存储元件编程至一个或多个状态并将第二二端存储元件编程至一个或多个状态，其中第一二端存储元件的状态和第二二端存储元件的状态相互依赖（在310中）；以及
[0043] 测量与第一二端存储元件的状态相关联的第一二端存储元件信号和与第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号（在320中）。
[0044] 图4A至4C示出根据一个实施例的用于操作存储单元（例如存储单元102，例如存储单元202）的方法400。
[0045] 方法400可以包括：将第一二端存储元件104编程至一个或多个状态并将第二二端存储元件106编程至一个或多个状态，其中第一二端存储元件的状态和第二二端存储元件的状态相互依赖（如方法300的310中那样）。
[0046] 将相对于用于操作存储单元202的方法400来描述图4A至4C，其中存储单元202可以包括磁阻随机存取二端存储元件104、106，例如磁隧道结MTJ堆叠，例如双磁隧道结DMTJ堆叠。然而，二端存储元件104、106不限于磁阻随机存取二端存储元件，例如自旋力矩转移磁隧道结MTJ堆叠。二端存储元件104、106可以包括可切换电阻存储单元，例如电阻随机存取存储器RRAM存储元件。二端存储元件104、106可以包括导电桥随机存取存储器CBRAM元件。
[0047] 第一二端存储元件104和第二二端存储元件106中的每个可以包括磁阻随机存取二端存储元件，例如磁隧道结MTJ堆叠。
[0048] 每个MTJ堆叠可以包括自由磁层432和通过隔离层436与自由磁层432分离的固定磁层434。
[0049] 每个个体二端存储元件104、106可以被编程至两个不同状态。假定二端存储元件104、106中的每个基本上相同，那么可以响应于所施加的电压，将二端存储元件104、106中的每个编程至第一状态，并响应于不同的所施加的电压，将二端存储元件104、106中的每个编程至第二状态（例如不同的状态）。
[0050] 第一状态可以包括第一电阻值（例如低电阻值），其中响应于所施加的电压，自由磁层432可以与固定磁层434平行。
[0051] 第二状态可以包括第二电阻值（例如高电阻值），其中响应于所施加的电压，自由磁层432可以与固定磁层434反向平行。
[0052] 根据各种实施例，第一二端存储元件104（例如第一MTJ堆叠）可以被编程至第一状态或第二状态。第二二端存储元件106（例如第二MTJ堆叠）可以包括两个可编程状态。第二二端存储元件106可以被编程至第一状态或第二状态。
[0053] 存储单元202可以包括单个比特（即1比特单元）。存储单元202可以被配置成被编程至第一比特值（例如擦除（ERASE）状态）。存储单元202可以被编程至第二比特值（例如写（WRITE）状态）。
[0054] 如图4A中所示，存储单元202可以被配置成被编程至第一比特值（例如擦除状态），其中可以在第一二端存储元件104和第二二端存储元件106上施加第一电压（例如擦除电压）。第一电压的施加可以将第一二端存储元件104编程至第一状态。因此，由于自由磁层432与固定磁层434的平行对准，可以将第一二端存储元件104编程至第一状态，例如至“1”状态，例如至低电阻值。由于第一二端存储元件104和第二二端存储元件106中的一个可以相对于在第一二端存储元件和第二二端存储元件上施加的第一电压被反向连接，因此，由于自由磁层432与固定磁层434的反向平行对准，代之以可以将第二二端存储元件106编程至第二状态，例如至“0”状态，例如至高电阻值。
[0055] 可以如下施加第一电压（例如擦除电压）：可以对BL1 214A施加0 V的电压。可以对BL2 214B施加0 V的电压。可以对SL 226施加1.2 V的电压。可以对WL 228施加1.5 V的电压。
[0056] 因此，可以布置二端存储元件104、106，其中可以响应于相同的所施加的电压，将二端存储元件104、106中的每个编程至不同状态。
[0057] 如图4B中所示，存储单元202可以被配置成被编程至第二比特值（例如写状态），其中可以在第一二端存储元件104和第二二端存储元件106上施加第二电压（例如写电压）。可以如下启用第二电压（例如写电压）：可以对BL1 214A施加1.2 V的电压。可以对BL2 214B施加1.2 V的电压。可以对SL 226施加0 V的电压。可以对WL 228施加1.5 V的电压。
[0058] 由于第一二端存储元件104和第二二端存储元件106中的一个可以相对于在第一二端存储元件和第二二端存储元件上施加的第二电压被反向连接，因此，由于自由磁层432与固定磁层434的反向平行对准，可以将第一二端存储元件104编程至第二状态，例如至高电阻值，而由于自由磁层432与固定磁层434的平行对准，可以将第二二端存储元件106编程至第一状态，例如至低电阻值。
[0059] 至少一个存取晶体管216可以被配置成控制经过第一二端存储元件104和第二二端存储元件106的电流。这可以通过在字线228处施加对应电压而执行。
[0060] 图4C示出用于读取存储单元202的比特值的方法。
[0061] 假定如图4C中所示将存储单元202编程至擦除状态，那么由于自由磁层432与固定磁层434的平行对准，可以将第一二端存储元件104编程至第一状态（例如至低电阻值），而由于自由磁层432与固定磁层434的反向平行对准，可以将第二二端存储元件106编程至第二状态（例如至高电阻值）。
[0062] 可以在第一二端存储元件104和第二二端存储元件106上施加读电压。例如，可以对BL1 214A施加0.1 V的电压。可以对BL2 214B施加0.1 V的电压。可以对SL 226施加0 V的电压。可以对WL 228施加1.2 V的电压。
[0063] 因此，经过第一二端存储元件104的电流I1可以不同于经过第二二端存储元件106的电流I2。在该实例中，由于第一二端存储元件104可以处于低电阻值并且第二二端存储元件106可以处于高电阻值，因此经过第一二端存储元件104的电流I1可以大于经过第二二端存储元件106的电流I2。
[0064] 可以测量与第一二端存储元件104的状态相关联的第一二端存储元件信号438和与第二二端存储元件的状态相关联的第二二端存储元件信号442之间的差信号（如方法300的320中那样）。
[0065] 第一二端存储元件信号438和第二二端存储元件信号442中的每个可以包括电流信号。
[0066] 取决于差信号的符号，可以检测到经擦除的状态或经写入的状态。例如，如果电流差I1-I2可以是正值，则可以检测到存储单元202的擦除状态。
[0067] 假定如图4B中所示将存储单元202编程至写状态，那么在第一二端存储元件104和第二二端存储元件106上施加读电压。因为由于自由磁层432与固定磁层434的反向平行对准，可以将第一二端存储元件104编程至第二状态（例如至高电阻值），而由于自由磁层432与固定磁层434的平行对准，可以将第二二端存储元件106编程至第一状态（例如至低电阻值），因此第一二端存储元件104可以处于高电阻值并且第二二端存储元件106可以处于低电阻值。因此，经过第一二端存储元件104的电流I1可以小于经过第二二端存储元件106的电流I2。因此，电流差I1-I2可以是负值。因此，检测到存储单元202中的写状态。
[0068] 第一电压（例如擦除电压）、第二电压（例如写电压）、以及读电压可以不限于上面提供的示例值。第一电压可以基本上与第二电压相等且相反。
[0069] 在施加第一电压（例如擦除电压）时，位线BL1 214A和BL2 214B这二者可以具有对其施加的相同电位。可以对BL1 214A施加范围从约0 V至约0.1 V（例如约0V）的电压。可以对BL2 214B施加范围从约0 V至约0.1 V（例如约0V）的电压。可以对SL 226施加范围从约0 V至约0.1 V（例如约0V）的电压。可以对WL 228施加范围从约1 V至约2 V（例如约1.2 V至约1.8 V，例如约1.3 V至约1.5 V）的电压。
[0070] 在施加第二电压（例如写电压）时，位线BL1 214A和BL2 214B这二者可以具有对其施加的相同电位。可以对BL1 214A施加范围从约1 V至约5 V（例如约1.5 V至约4.5 V，例如约3 V至约4 V）的电压。可以对BL2 214B施加范围从约1 V至约1.5 V的电压。可以对SL 226施加范围从约0 V至约0.1 V的电压。可以对WL 228施加范围从约1 V至约2 V（例如约1.3 V至约1.5 V）的电压。
[0071] 在施加读电压时，位线BL1 214A和BL2 214B这二者可以具有对其施加的相同电压值（例如电位）。不对相邻单元施加干扰。可以对BL1 214A施加范围从约0.1 V至约0.2 V的电压。可以对BL2 214B施加范围从约0.1 V至约0.2 V的电压。可以对SL 226施加范围从约0 V至约0.1 V的电压。可以对WL 228施加范围从约1 V至约1.5 V的电压。
[0072] 由于单比特存储单元202的比特值可以根据经过第一二端存储元件104和第二二端存储元件106的互补状态的电流I1、I2之差来确定，而不是将绝对电流与这两个电流电平之间的参考电平进行比较，因此用于读取存储单元的状态的读窗口可以被加倍。可以在位线BL1 214A与位线BL2 214B之间测量电流差。
[0073] 图5示出根据一个实施例的存储单元502。存储单元502可以包括上面相对于图2描述的存储单元202。相对于存储单元102和202描述的所有特征的基本功能适用于存储单元502。用于操作存储单元（例如存储单元202）的方法300和400还可以被用来操作存储单元
502。
502。
[0074] 存储单元502可以包括相对于存储单元202描述的所有特征。存储单元502可以包括第一二端存储元件104、第二二端存储元件106、控制器电路108和测量电路112。
[0075] 与存储单元202一样，第一二端存储元件104和第二二端存储元件106可以被配置成被相互依赖地编程。换言之，第二二端存储元件106的状态依赖于第一二端存储元件104的状态，并且反之亦然。可以响应于在第一二端存储元件104和第二二端存储元件106上施加的电压，将第一二端存储元件104和第二二端存储元件106编程至不同（例如相反）状态。换言之，在第一二端存储元件104和第二二端存储元件106中始终保存两个相逆的条件，并且可以确定差分读取。
[0076] 在图5中，第一二端存储元件104和第二二端存储元件106中的一个可以被反向连接。位线BL1 214A可以被电耦合至第一二端存储元件104的自由磁层432和第二二端存储元件106的固定磁层434。至少一个存取晶体管216可以被电耦合至第一二端存储元件104的固定磁层434和第二二端存储元件106的自由磁层432。
[0077] 在图5中，第一二端存储元件104和第二二端存储元件106可以沿相同方向被定向，例如第一二端存储元件104和第二二端存储元件106可以面向相同方向。连接第一二端存储元件104和第二二端存储元件106的电连接器（例如线）可以被布置成使得，第一二端存储元件104和第二二端存储元件106中的一个被反向连接。
[0078] 在图5中，第一二端存储元件104和第二二端存储元件106中的一个可以相对于在第一二端存储元件104和第二二端存储元件106上施加的电压被反向连接。换言之，当在第一二端存储元件104和二端存储元件106之间施加电压时，第一二端存储元件104的自由磁层432和固定磁层434之间的电位可以是+X，而第二二端存储元件106的自由磁层432和固定磁层434之间的电位可以是-X，即基本上与第一二端存储元件104的自由磁层432和固定磁层434之间的电位相等且相反。
[0079] 图6示出根据一个实施例的存储单元的读电路602。存储单元可以包括上面相对于图2描述的存储单元202。存储单元可以包括上面相对于图5描述的存储单元502。存储单元可以包括相对于存储单元102、202、502描述的所有特征的基本功能。方法300和400也可以被用来操作该存储单元。
[0080] 在读电路602中，至少一个存取晶体管216可以包括：第一存取晶体管216A，其被电耦合至第一二端存储元件104；以及第二存取晶体管216B，其被电耦合至第二二端存储元件106。
[0081] 第一存取晶体管216A可以被配置成控制经过第一二端存储元件104的电流，并且第二存取晶体管216B可以被配置成控制经过第二二端存储元件106的电流。
[0082] 读电路602的存储单元可以包括测量电路112，其中测量电路112可以包括差分放大器644。差分放大器644可以估计经过第一二端存储元件104和第二二端存储元件106的电流I1、I2之差，例如可以在位线BL1 214A与位线BL2 214B之间测量该差。
[0083] 图7示出根据一个实施例的用于形成存储单元的方法700。方法700可以包括：
[0084] 形成第一二端存储元件（在710中）；
[0085] 形成第二二端存储元件（在720中）；
[0086] 形成控制器电路，该控制器电路用于将第一二端存储元件编程至一个或多个状态并将第二二端存储元件编程至一个或多个状态，其中第一二端存储元件的状态和第二二端存储元件的状态相互依赖（在730中）；以及
[0087] 形成测量电路，该测量电路用于测量与第一二端存储元件的状态相关联的第一二端存储元件信号和与第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号（在740中）。
[0088] 方法700还可以包括：相对于在第一二端存储元件和第二二端存储元件上施加的电压，反向连接第一二端存储元件和第二二端存储元件中的一个。
[0089] 图8示出根据一个实施例的存储单元802。根据图8描述的存储单元802可以包括上面已描述的存储单元102、202、502中的任何一个。图8示出存储单元802的横截面和顶视图。可以在载体846上方形成存储单元302。载体846可以包括硅衬底。
[0090] 第一二端存储元件104和第二二端存储元件106中的每个可以被电耦合在至少一个位线（例如位线214A、214B）与至少一个存取晶体管216之间。第一二端存储元件104可以被电耦合在位线BL1 214A与至少一个存取晶体管216之间。第二二端存储元件106可以被电耦合在位线BL2 214B与至少一个存取晶体管216之间。
[0091] 位线214A、214B中的每个可以包括导电线，例如金属线（例如包括Cu、Al的金属线），例如衬里材料（例如Ti、TiN、Ta）。位线214A、214B可以被布置成基本上彼此平行。位线214A、214B可以被布置在第一二端存储元件104和第二二端存储元件106之上（例如上方）。
位线214A、214B可以被布置为基本上平行的位线BL1、BL2、…、BLn的阵列的一部分。
位线214A、214B可以被布置为基本上平行的位线BL1、BL2、…、BLn的阵列的一部分。
[0092] 第一二端存储元件104和第二二端存储元件106中的每个可以经由电连接被电耦合至至少一个存取晶体管216。第一二端存储元件104和第二二端存储元件106中的每个可以从与位线被布置的位置相反的侧（例如从第一二端存储元件104和第二二端存储元件106下方）被电连接至至少一个存取晶体管216。电连接可以包括通路（via）848A、848B，导电材料852（例如金属（例如Cu、A）；衬里材料（例如Ti、TiN、Ta）），以及电连接（例如电触点）854A、854B。导电材料852可以包括旁路导电线，例如旁路金属线。由于第一二端存储元件104和第二二端存储元件106中的每个可以被电连接至至少一个存取晶体管216的源极/漏极区218，因此第一二端存储元件104和第二二端存储元件106中的每个可以经由电连接被电连接至源极/漏极区218，所述电连接包括通路848A、848B，导电材料（例如金属）852，以及电连接
854A、854B。可以通过堆叠的通路结构（例如通路848A、848B），将其中可找到第一二端存储元件104和第二二端存储元件106的层（例如层次）移位至更高层次。
854A、854B。可以通过堆叠的通路结构（例如通路848A、848B），将其中可找到第一二端存储元件104和第二二端存储元件106的层（例如层次）移位至更高层次。
[0093] 在电触点854A、854B的背景中示出可被连接至至少一个存取晶体管216的栅极区224的字线228。至少一个存取晶体管216的源极/漏极区218可以包括电耦合至第一二端存储元件104和第二二端存储元件106的共源极/漏极区。字线228可以被布置成基本上垂直于位线214A、214B。字线228可以被布置为基本上平行的字线WL1、WL2、…、WLn的阵列的一部分。
在图9中示出与字线228相邻的另一字线WL2 2282。可以将字线228与位线214A、214B隔离，这是由于字线228可以被布置在与位线214A、214B不同的层次上，例如字线228可以被布置在第一二端存储元件104和第二二端存储元件106之下。
在图9中示出与字线228相邻的另一字线WL2 2282。可以将字线228与位线214A、214B隔离，这是由于字线228可以被布置在与位线214A、214B不同的层次上，例如字线228可以被布置在第一二端存储元件104和第二二端存储元件106之下。
[0094] 源极线228（例如SL1、SL2、…、SLn）可以被布置成基本上平行于位线214（例如BL1、BL2、…、BLn）。根据可替换实施例，源极线228（例如SL1、SL2、…、SLn）可以被布置成基本上垂直于位线214（例如BL1、BL2、…、BLn）。这可以节省面积（例如减小单元的面积），这是由于可以在第一二端存储元件104与第二二端存储元件106之间形成金属旁路线852。字线228（例如WL1、WL2、…、WLn）可以被布置成基本上垂直于位线214（例如BL1、BL2、…、BLn）。
[0095] 一个或多个电触点854A、854B可以被配置成连接有源区/扩散区864中的源极线226与上方层次中的导电材料852。第一源极/漏极区218可以被布置成接近于字线228。
[0096] 一个或多个隔离区862（例如浅沟槽隔离STI区）可以被布置在位线214（例如BL1、BL2、…、BLn）之间。
[0097] 一个或多个电触点856A、856B可以被配置成将源极线226电接触至导电材料852。
[0098] 存储单元802的大小可以由单元大小858定义。可以实现小于35 F2的单元大小（F：对应技术节点的特征大小），与传统FLASH单元相反，其完全影响逻辑收缩路径。
[0099] 图9示出根据一个实施例的存储单元902。图9示出存储单元902的横截面和顶视图。除对下列特征的修改外，根据图9描述的存储单元902可以包括存储单元802的所有特征和功能。字线228可以被修改为字线928。除了字线928可以包括被配置成延伸通过导电材料852（例如旁路线）的延伸区928A外，字线928可以包括字线228的所有特征和功能。换言之，存储单元802的导电材料852可以被修改为使得，将导电材料952分离为两个分离部分952A、
952B。除上述修改外，导电材料部分952A、952B可以包括导电材料852的所有功能和特征。字线928和字线延伸区928A可以被配置成与在单元的顶部处的有源区964重叠。字线延伸区
928A可以在导电材料部分952A与导电材料部分952B之间延伸。两个分离漏极区之间的经修改的存取晶体管216可以关断从经过第一二端存储元件104和第二二端存储元件106这二者的第一位线至未选择的字线上的其他位线的电流。一个或多个电触点956A、956B、956C可以被配置成将源极线226电接触至导电材料952A、952B。类似地，字线2282可以被修改为9282以包括相对于字线928描述的所有特征和功能。存储单元902的大小可以由单元大小958定义。
存储单元902可以包括至少一个存取晶体管216，该至少一个存取晶体管216包括：第一源极/漏极区218；第二源极/漏极区222；以及栅极区224，其中栅极区224可以被电耦合至存储单元902的字线928；其中字线928包括字线体区928和字线延伸区928A，字线延伸区928A被配置成与字线体区928成角度，其中字线延伸区928A可以被布置在第一二端存储元件104与第二二端存储元件106之间。字线延伸区928A与字线体区928之间的角度的范围可以从约0°至约180°（例如约30°至150°，例如约80°至约100°）。字线延伸区928A可以包括另一存取晶体管（未示出），例如字线延伸区928A可以形成另一存取晶体管，其被配置成将电耦合至第一二端存储元件的源极/漏极区与电耦合至第二二端存储元件的源极/漏极区隔离。根据一个实施例，字线延伸区928A可以形成另一存取晶体管，其被配置成将电耦合至第一二端存储元件的漏极区（例如漏极区218A）与电耦合至第二二端存储元件的漏极区（例如漏极区
218B）隔离。
952B。除上述修改外，导电材料部分952A、952B可以包括导电材料852的所有功能和特征。字线928和字线延伸区928A可以被配置成与在单元的顶部处的有源区964重叠。字线延伸区
928A可以在导电材料部分952A与导电材料部分952B之间延伸。两个分离漏极区之间的经修改的存取晶体管216可以关断从经过第一二端存储元件104和第二二端存储元件106这二者的第一位线至未选择的字线上的其他位线的电流。一个或多个电触点956A、956B、956C可以被配置成将源极线226电接触至导电材料952A、952B。类似地，字线2282可以被修改为9282以包括相对于字线928描述的所有特征和功能。存储单元902的大小可以由单元大小958定义。
存储单元902可以包括至少一个存取晶体管216，该至少一个存取晶体管216包括：第一源极/漏极区218；第二源极/漏极区222；以及栅极区224，其中栅极区224可以被电耦合至存储单元902的字线928；其中字线928包括字线体区928和字线延伸区928A，字线延伸区928A被配置成与字线体区928成角度，其中字线延伸区928A可以被布置在第一二端存储元件104与第二二端存储元件106之间。字线延伸区928A与字线体区928之间的角度的范围可以从约0°至约180°（例如约30°至150°，例如约80°至约100°）。字线延伸区928A可以包括另一存取晶体管（未示出），例如字线延伸区928A可以形成另一存取晶体管，其被配置成将电耦合至第一二端存储元件的源极/漏极区与电耦合至第二二端存储元件的源极/漏极区隔离。根据一个实施例，字线延伸区928A可以形成另一存取晶体管，其被配置成将电耦合至第一二端存储元件的漏极区（例如漏极区218A）与电耦合至第二二端存储元件的漏极区（例如漏极区
218B）隔离。
[0100] 图10示出根据一个实施例的存储单元1002。图10示出存储单元1002的横截面和顶视图。除对下列特征的修改外，根据图10描述的存储单元1002可以包括存储单元902中的至少一个的所有特征和功能。位线214A、214B与相邻位线之间的隔离区962（例如STI隔离区）可以由栅极多晶硅替换，以便甚至在编程期间增大所选字线928的有效宽度。换言之，字线928可以被修改为字线1028，其中除延伸区1028A外，字线1028还可以包括布置在位线214A、
214B与相邻位线之间的另外的延伸区1028B、1028C。字线延伸区1028A和另外的延伸区
1028B、1028C可以被配置成与在单元的顶部处的有源区1064重叠。存储单元1002的大小可以由单元大小1058定义。该概念可以由非差分单元阵列（例如仅具有由单元大小1066表示的单个存储元件的单个单元存储单元布置）应用。类似地，字线9282可以被修改为10282以包括相对于字线1028描述的所有特征和功能。
214B与相邻位线之间的另外的延伸区1028B、1028C。字线延伸区1028A和另外的延伸区
1028B、1028C可以被配置成与在单元的顶部处的有源区1064重叠。存储单元1002的大小可以由单元大小1058定义。该概念可以由非差分单元阵列（例如仅具有由单元大小1066表示的单个存储元件的单个单元存储单元布置）应用。类似地，字线9282可以被修改为10282以包括相对于字线1028描述的所有特征和功能。
[0101] 可以应用如根据各种实施例、相对于存储单元102、202、502以及还相对于方法300和400描述的差分感测概念，其中第一二端存储元件104和第二二端存储元件106可以被布置在分离（例如不同）比特单元中。然而，这可能具有更大的面积需求。
[0102] 图11示出根据一个实施例的存储单元1102。存储单元1102可以包括：第一二端存储元件104；第二二端存储元件106；控制器电路1108；以及测量电路1112，其中控制器电路1108和测量电路1112可以被配置成操作于第一模式或第二模式；以及其中在第一模式中，控制器电路1108可以被配置成将第一二端存储元件104编程至一个或多个状态并将第二二端存储元件106编程至一个或多个状态，其中第一二端存储元件104的状态和第二二端存储元件106的状态相互依赖；以及测量电路1112可以被配置成测量与第一二端存储元件104的状态相关联的第一二端存储元件信号和与第二二端存储元件106的状态相关联的第二二端存储元件信号之间的差信号；以及其中在第二模式中，控制器电路1108可以被配置成将第一二端存储元件104和第二二端存储元件106中的一个编程至一个或多个状态；以及测量电路1112可以被配置成测量与第一二端存储元件和第二二端存储元件中的一个的状态相关联的第一二端存储元件104和第二二端存储元件106中的一个中的信号。
[0103] 存储单元1102可以包括相对于如上所述可被配置成操作于第一模式（即差分模式）的存储单元102、202、502、802、902、1002中的任何一个描述的所有特征的基本功能。换言之，存储单元102、202、502、802、902、1002中的每个还可以被配置成操作于另一模式（即第二模式），其中控制器电路1108还可以被配置成将第一二端存储元件104和第二二端存储元件106中的一个编程至一个或多个状态；以及测量电路1112还可以被配置成测量与第一二端存储元件和第二二端存储元件中的一个的状态相关联的第一二端存储元件104和第二二端存储元件106的一个中的信号。
[0104] 存储单元1102可以包括正常连接的单元（例如第一二端存储元件104）和反向连接的单元（例如第二二端存储元件106），其中存储单元1102可以包括选择器件（例如存取晶体管216）。存储单元1102可以被配置成操作于第一模式和第二模式（例如具有两个读模式）。对于高速存储应用，存储单元1102可以被配置成操作于第一模式（即差分感测模式），并且控制器电路1108和测量电路1112可以被配置成操作于第一模式，如上面相对于存储单元
102、202、502、802、902、1002描述的，即针对每比特的“写”和“读”使用一个正常存储元件
104和一个反向连接存储元件104的对。对于高密度需求（例如更慢速度感测存储应用），存储单元1102可以被配置成操作于第二模式（即另一模式），并且控制器电路1108和测量电路
1112可以被配置成操作于第二模式，其中可以使用针对每比特“写”和“读”的单个存储元件（例如第一二端存储元件104或第二二端存储元件106）。
102、202、502、802、902、1002描述的，即针对每比特的“写”和“读”使用一个正常存储元件
104和一个反向连接存储元件104的对。对于高密度需求（例如更慢速度感测存储应用），存储单元1102可以被配置成操作于第二模式（即另一模式），并且控制器电路1108和测量电路
1112可以被配置成操作于第二模式，其中可以使用针对每比特“写”和“读”的单个存储元件（例如第一二端存储元件104或第二二端存储元件106）。
[0105] 各种实施例提供一种存储单元，其包括：第一二端存储元件；第二二端存储元件；控制器电路，其被配置成将所述第一二端存储元件编程至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及测量电路，其被配置成测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号。
[0106] 根据一个实施例，所述控制器电路被配置成将所述第一二端存储元件和所述第二二端存储元件编程至不同状态。
[0107] 根据一个实施例，所述控制器电路被配置成相互依赖地将所述第一二端存储元件编程至第一状态并将二端存储元件编程至第二状态，以及相互依赖地将所述第一二端存储元件编程至第二状态并将二端存储元件编程至第一状态。
[0108] 根据一个实施例，所述第一二端存储元件信号和所述第二二端存储元件信号中的每个包括电流信号。
[0109] 根据一个实施例，所述第一二端存储元件和所述第二二端存储元件被布置成使得，响应于在所述第一二端存储元件和所述第二二端存储元件上施加的电压，将所述第一二端存储元件和所述第二二端存储元件编程至不同状态。
[0110] 根据一个实施例，所述第一状态包括第一电阻值，并且所述第二状态包括第二电阻值，其中所述第一电阻值不同于所述第二电阻值。
[0111] 根据一个实施例，所述存储单元包括单比特存储单元。
[0112] 根据一个实施例，所述存储单元被配置成被编程至第一比特值，其中所述第一二端存储元件被编程至第一状态并且二端存储被编程至第二状态，以及其中被配置成被编程至第二比特值，其中所述第一二端存储元件被编程至第二状态并且二端存储元件被编程至第一状态。
[0113] 根据一个实施例，所述存储单元被配置成被编程至第一比特值，其中在所述第一二端存储元件和所述第二二端存储元件上施加第一电压，以及其中所述存储单元被配置成被编程至第二比特值，其中在所述第一二端存储元件和所述第二二端存储元件上施加第二电压。
[0114] 根据一个实施例，所述第一电压与所述第二电压相等且相反。
[0115] 根据一个实施例，所述第一二端存储元件和所述第二二端存储元件中的一个相对于在所述第一二端存储元件和所述第二二端存储元件上施加的电压被反向连接。
[0116] 根据一个实施例，所述第一二端存储元件和所述第二二端存储元件被电耦合在至少一个位线与至少一个存取晶体管之间。
[0117] 根据一个实施例，所述至少一个存取晶体管包括：第一存取晶体管，其被电耦合至所述第一二端存储元件；以及第二存取晶体管，其被电耦合至所述第二二端存储元件。
[0118] 根据一个实施例，所述至少一个存取晶体管被配置成控制经过所述第一二端存储元件和所述第二二端存储元件的电流，其中经过所述第一二端存储元件和所述第二二端存储元件的电流之差确定所述存储单元的比特值。
[0119] 根据一个实施例，所述存储单元还包括至少一个存取晶体管，所述至少一个存取晶体管包括：第一源极/漏极区；第二源极/漏极区；以及栅极区；其中所述第一源极/漏极区被电耦合至所述第一二端存储元件和所述第二二端存储元件；其中所述第二源极/漏极区被电耦合至所述存储单元的源极线；以及其中所述栅极区被电耦合至所述存储单元的字线。
[0120] 根据一个实施例，所述第一二端存储元件和所述第二二端存储元件中的每个包括磁阻随机存取二端存储元件。
[0121] 根据一个实施例，所述第一二端存储元件和所述第二二端存储元件中的每个包括磁隧道结堆叠；其中所述磁隧道结堆叠包括：自由磁层；以及通过隔离层与所述自由磁层分离的固定磁层。
[0122] 根据一个实施例，至少一个位线被电耦合至所述第一二端存储元件的自由磁层和所述第二二端存储元件的固定磁层；以及其中至少一个存取晶体管被电耦合至所述第一二端存储元件的固定磁层和所述第二二端存储元件的自由磁层。
[0123] 根据一个实施例，所述第一二端存储元件和第二二端存储元件中的每个包括导电桥接随机存取存储元件。
[0124] 根据一个实施例，所述第一二端存储元件和第二二端存储元件中的每个包括电阻随机存取存储元件。
[0125] 根据一个实施例，所述存储单元包括至少一个存取晶体管，所述至少一个存取晶体管包括：第一源极/漏极区；第二源极/漏极区；以及栅极区，其中所述栅极区可以被电耦合至所述存储单元的字线；其中所述字线包括字线体区和字线延伸区，所述字线延伸区被配置成与所述字线体区成角度，其中所述字线延伸区被布置在所述第一二端存储元件与所述第二二端存储元件之间。
[0126] 根据一个实施例，所述字线延伸区形成另一存取晶体管，所述另一存取晶体管被配置成将电耦合至所述第一二端存储元件的源极/漏极区与电耦合至所述第二二端存储元件的源极/漏极区隔离。
[0127] 各种实施例提供一种用于形成存储单元的方法，所述方法包括：形成第一二端存储元件；形成第二二端存储元件；以及形成控制器电路，所述控制器电路用于将所述第一二端存储元件编程至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及形成测量电路，所述测量电路用于测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号。
[0128] 根据一个实施例，所述方法还包括：相对于在所述第一二端存储元件和所述第二二端存储元件上施加的电压，反向连接所述第一二端存储元件和所述第二二端存储元件中的一个。
[0129] 各种实施例提供一种存储单元，其包括：第一二端存储元件；第二二端存储元件；控制器电路；以及测量电路，其中所述控制器电路和所述测量电路可以被配置成操作于第一模式或第二模式；以及其中在所述第一模式中，所述控制器电路可以被配置成将所述第一二端存储元件编程至一个或多个状态并将所述第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及所述测量电路可以被配置成测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号；
以及其中在所述第二模式中，所述控制器电路可以被配置成将所述第一二端存储元件和所述第二二端存储元件中的一个编程至一个或多个状态；以及所述测量电路可以被配置成测量与所述第一二端存储元件和所述第二二端存储元件中的一个的状态相关联的所述第一二端存储元件和所述第二二端存储元件中的一个中的信号。
以及其中在所述第二模式中，所述控制器电路可以被配置成将所述第一二端存储元件和所述第二二端存储元件中的一个编程至一个或多个状态；以及所述测量电路可以被配置成测量与所述第一二端存储元件和所述第二二端存储元件中的一个的状态相关联的所述第一二端存储元件和所述第二二端存储元件中的一个中的信号。
[0130] 各种实施例提供一种用于操作存储单元的方法，所述方法包括：将第一二端存储元件编程至一个或多个状态并将第二二端存储元件编程至一个或多个状态，其中所述第一二端存储元件的状态和所述第二二端存储元件的状态相互依赖；以及测量与所述第一二端存储元件的状态相关联的第一二端存储元件信号和与所述第二二端存储元件的状态相关联的第二二端存储元件信号之间的差信号。
[0131] MRAM和RRAM单元由良好的收缩属性表征，由于所需的高电压，这被认为在传统FLASH概念（小于40 nm）中非常关键。
[0132] 各种实施例提供一种存储单元，其中可以估计两个电耦合的二端存储单元的相逆状态（例如不同状态）之间的差异，而不是所述存储单元中的绝对电流。不需要附加参考电流和附加地专用的全局参考单元。
[0133] 各种实施例提供一种存储单元，其中可以在所述存储单元中提供局部参考，其中可以在不对存储单元面积进行加倍的情况下清楚地改进匹配属性。由于在MRAM单元和RRAM单元中需要相对较高的电流（例如大于100 μA），因此通常需要相对较宽的选择晶体管（即存取晶体管）。因此，单元面积可以由晶体管以及通过金属化中的第二存储元件来确定。对第二存储元件的包括对小的面积增加作出贡献。存储单元将不显著地更大，但是显然更鲁棒。
[0134] 与常规单MTJ单元相比，用于读取存储单元的状态的读窗口被加倍。读信号窗口可以被清楚地增大，并且，针对读窗口在周期后的移位、热存储、以及针对存储材料的物理属性的波动，系统可以更鲁棒。非易失性存储应用的各种实施例包括其在可靠性关键的汽车应用和耐久性关键的芯片卡应用中的使用。
[0135] 由于第二存储单元与第一存储单元直接电连接的位置，由长距离磁层变化导致的两个存储元件之间的电阻变化将非常低，这更将改进读窗口。
[0136] 尽管已经参照具体实施例特别地示出和描述了本发明，但是本领域技术人员应当理解，在不脱离如由所附权利要求限定的本发明的精神和范围的情况下，可以在其中作出形式和细节上的各种改变。本发明的范围因此由所附权利要求来指示，并且处于权利要求的等同物的含义和范围内的所有改变因此意图被包含。
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