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磁 存储器件及其制造方法

阅读：297发布：2020-05-13

专利汇可以提供磁存储器件及其制造方法专利检索，专利查询，专利分析的服务。并且一种磁存储器件包括：包括单元区和外围电路区的基板；第一层间绝缘层，覆盖基板的单元区和外围电路区；在第一层间绝缘层中的互连线；外围导线和外围导电接触，在外围电路区上的第一层间绝缘层上，外围导电接触在外围导线与互连线中的相应一条互连线之间；底电极接触，在单元区上的第一层间绝缘层上并且连接到互连线中的相应一条互连线；以及在底电极接触上的数据存储图案，其中外围导线处于底电极接触的顶表面与底电极接触的底表面之间的高度处。，下面是磁存储器件及其制造方法专利的具体信息内容。

权利要求

1.一种磁存储器件，包括：
包括单元区和外围电路区的基板；
第一层间绝缘层，覆盖所述基板的所述单元区和所述外围电路区；
在所述第一层间绝缘层中的互连线；
外围导线和外围导电接触，在所述外围电路区上的所述第一层间绝缘层上，所述外围导电接触在所述外围导线与所述互连线中的相应一条互连线之间；
底电极接触，在所述单元区上的所述第一层间绝缘层上并且连接到所述互连线中的相应一条互连线；和
在所述底电极接触上的数据存储图案，
其中所述外围导线处于所述底电极接触的顶表面与所述底电极接触的底表面之间的高度处。
2.如权利要求1所述的磁存储器件，其中：
所述互连线处于从所述基板起的相同高度处，
所述底电极接触的所述底表面与所述互连线中的所述相应一条互连线接触，以及所述数据存储图案在所述底电极接触的所述顶表面上。
3.如权利要求1所述的磁存储器件，还包括顺序堆叠在所述第一层间绝缘层上的第二层间绝缘层和保护绝缘层，
其中：
所述底电极接触穿透所述第二层间绝缘层和所述保护绝缘层，
所述外围导线和所述外围导电接触在所述第二层间绝缘层中，以及
所述保护绝缘层覆盖所述外围导线的顶表面。
4.如权利要求3所述的磁存储器件，还包括在所述保护绝缘层上的第三层间绝缘层，其中：
所述底电极接触穿透所述第三层间绝缘层，以及
所述底电极接触的所述顶表面位于与所述第三层间绝缘层的顶表面相同的高度处或比所述第三层间绝缘层的顶表面高的高度处。
5.如权利要求4所述的磁存储器件，其中所述第三层间绝缘层沿着所述保护绝缘层的顶表面从所述单元区延伸到所述外围电路区上。
6.如权利要求5所述的磁存储器件，其中所述外围电路区上的所述第三层间绝缘层的顶表面的高度低于所述单元区上的所述第三层间绝缘层的顶表面的高度。
7.如权利要求5所述的磁存储器件，还包括从所述数据存储图案的侧壁延伸到所述第三层间绝缘层的所述顶表面上的覆盖绝缘层，
其中，所述覆盖绝缘层沿着所述第三层间绝缘层的所述顶表面从所述单元区延伸到所述外围电路区上。
8.如权利要求7所述的磁存储器件，还包括：
穿透所述外围电路区上的所述覆盖绝缘层、所述第三层间绝缘层和所述保护绝缘层的外围接触插塞，所述外围接触插塞连接到所述外围导线；和
在所述基板上的上互连线，
其中：
所述数据存储图案在所述底电极接触与所述上互连线中的相应一条上互连线之间，以及
所述外围接触插塞在所述外围导线与所述上互连线中的相应一条上互连线之间。
9.如权利要求1所述的磁存储器件，其中所述外围导线包括与所述互连线相同的材料。
10.如权利要求9所述的磁存储器件，其中所述外围导电接触包括与所述外围导线相同的材料。
11.如权利要求1所述的磁存储器件，其中：
所述单元区包括存储单元区和参考单元区，
所述底电极接触和所述数据存储图案在所述存储单元区上的所述第一层间绝缘层上，所述磁存储器件还包括在所述参考单元区上的所述第一层间绝缘层上的单元导线和单元导电接触，
所述单元导电接触在所述单元导线与所述互连线中的相应一条互连线之间，以及所述单元导线处于所述底电极接触的所述顶表面与所述底电极接触的所述底表面之间的高度处。
12.如权利要求11所述的磁存储器件，其中所述单元导线和所述外围导线包括与所述互连线相同的材料。
13.如权利要求11所述的磁存储器件，其中所述单元导线的顶表面位于与所述外围导线的顶表面基本相同的高度处。
14.如权利要求11所述的磁存储器件，还包括顺序堆叠在所述第一层间绝缘层上的第二层间绝缘层、保护绝缘层和第三层间绝缘层，
其中：
所述底电极接触穿透所述第二层间绝缘层、所述保护绝缘层和所述第三层间绝缘层，所述单元导线、所述单元导电接触、所述外围导线和所述外围导电接触在所述第二层间绝缘层中，以及
所述保护绝缘层覆盖所述单元导线的顶表面和所述外围导线的顶表面。
15.如权利要求14所述的磁存储器件，其中：
所述外围电路区上的所述第三层间绝缘层的顶表面的高度低于所述存储单元区上的所述第三层间绝缘层的顶表面的高度，以及
所述外围电路区上的所述第三层间绝缘层的所述顶表面的所述高度低于所述参考单元区上的所述第三层间绝缘层的顶表面的高度。
16.一种磁存储器件，包括：
包括单元区和外围电路区的基板；
覆盖所述基板的所述单元区和所述外围电路区的第一层间绝缘层；
在所述第一层间绝缘层中的下互连结构；
顺序堆叠在所述第一层间绝缘层上的第二层间绝缘层和第三层间绝缘层；
在所述外围电路区上的所述第二层间绝缘层中的外围导线，所述第三层间绝缘层覆盖所述外围导线的顶表面；
穿透所述单元区上的所述第二层间绝缘层和所述第三层间绝缘层的底电极接触，所述底电极接触具有位于与所述第三层间绝缘层的顶表面相同的高度处或比所述第三层间绝缘层的顶表面高的高度处的顶表面；和
在所述底电极接触的所述顶表面上的数据存储图案。
17.如权利要求16所述的磁存储器件，还包括覆盖所述数据存储图案的侧壁并从所述数据存储图案的所述侧壁延伸到所述第三层间绝缘层的所述顶表面上的覆盖绝缘层。
18.如权利要求16所述的磁存储器件，还包括：
在所述第一层间绝缘层和所述第二层间绝缘层之间的第一保护绝缘层；和在所述第二层间绝缘层与所述第三层间绝缘层之间的第二保护绝缘层，其中：
所述下互连结构包括处于从所述基板起的相同高度处的互连线，
所述第一保护绝缘层与所述互连线的顶表面接触，以及
所述第二保护绝缘层与所述外围导线的所述顶表面接触。
19.如权利要求18所述的磁存储器件，其中：
所述底电极接触穿透所述第一保护绝缘层和所述第二保护绝缘层，和所述底电极接触的底表面与所述互连线中的相应一条互连线的顶表面接触。
20.如权利要求19所述的磁存储器件，还包括在所述外围电路区上的所述第二层间绝缘层中的外围导电接触，
其中所述外围导电接触在所述外围导线与所述互连线中的相应一条互连线之间，并将所述外围导线连接到所述相应一条互连线。
21.如权利要求18所述的磁存储器件，其中所述外围导线包括与所述互连线相同的材料。
22.如权利要求16所述的磁存储器件，其中所述数据存储图案包括顺序地堆叠在所述底电极接触的所述顶表面上的底电极、磁隧道结图案和顶电极。
23.如权利要求16所述的磁存储器件，还包括：
在所述第三层间绝缘层上的第四层间绝缘层；和
在所述第四层间绝缘层中的上互连线，
其中：
所述第四层间绝缘层覆盖所述数据存储图案，并沿着所述第三层间绝缘层的所述顶表面从所述单元区延伸到所述外围电路区上，以及
所述数据存储图案连接到所述上互连线中的相应一条上互连线。
24.如权利要求23所述的磁存储器件，还包括外围接触插塞，所述外围接触插塞穿透所述外围电路区上的所述第三层间绝缘层和所述第四层间绝缘层，从而连接到所述外围导线，
其中所述外围接触插塞连接到所述上互连线中的相应一条上互连线。
25.如权利要求24所述的磁存储器件，其中所述上互连线处于从所述基板起的相同高度处。

说明书全文

磁存储器件及其制造方法

技术领域

[0001] 实施方式涉及磁存储器件及其制造方法。

背景技术

[0002] 由于需要高速和/或低功耗的电子器件，因此还需要在其中使用的高速和/或低压半导体存储器件。已经开发了磁存储器件作为能够满足这些要求的半导体存储器件。因为它们的高速和/或非易失性特性，磁存储器件可以作为下一代半导体存储器件出现。

[0003] 磁存储器件可以包括磁隧道结(MTJ)。磁隧道结可以包括两个磁性层和在两个磁性层之间的绝缘层。磁隧道结的电阻值可以根据两个磁性层的磁化方向而改变。例如，当两个磁性层的磁化方向彼此反平行时，磁隧道结可以具有相对高的电阻值。当两个磁性层的磁化方向彼此平行时，磁隧道结可以具有相对低的电阻值。磁存储器件可以使用磁隧道结的电阻值之间的差来读/写数据。发明内容

[0004] 实施方式可以通过提供一种磁存储器件实现，该磁存储器件包括：包括单元区和外围电路区的基板；第一层间绝缘层，覆盖基板的单元区和外围电路区；在第一层间绝缘层中的互连线；外围导线和外围导电接触，在外围电路区上的第一层间绝缘层上，外围导电接触在外围导线与互连线中的相应一条互连线之间；底电极接触，在单元区上的第一层间绝缘层上并且连接到互连线中的相应一条互连线；和在底电极接触上的数据存储图案，其中外围导线处于底电极接触的顶表面与底电极接触的底表面之间的高度处。

[0005] 实施方式可以通过提供一种磁存储器件实现，该磁存储器件包括：包括单元区和外围电路区的基板；第一层间绝缘层，覆盖基板的单元区和外围电路区；在第一层间绝缘层中的下互连结构；顺序堆叠在第一层间绝缘层上的第二层间绝缘层和第三层间绝缘层；在外围电路区上的第二层间绝缘层中的外围导线，第三层间绝缘层覆盖外围导线的顶表面；穿透单元区上的第二层间绝缘层和第三层间绝缘层的底电极接触，底电极接触具有位于与第三层间绝缘层的顶表面相同的高度处或者比第三层间绝缘层的顶表面高的高度处的顶表面；以及在底电极接触的顶表面上的数据存储图案。
附图说明

[0006] 通过参考附图详细描述示例性实施方式，特征对于本领域技术人员而言将是显而易见的，其中：

[0007] 图1示出根据一些实施方式的磁存储器件的单位存储单元的电路图。

[0008] 图2示出根据一些实施方式的磁存储器件的平面图。

[0009] 图3示出沿图2的线I-I'、II-II'和III-III'截取的剖视图。

[0010] 图4A和图4B示出图3的数据存储图案的示例的剖视图。

[0011] 图5至图11示出对应于图2的线I-I'、II-II'和III-III'的剖视图，其显示了根据一些实施方式的用于制造磁存储器件的方法中的阶段。

[0012] 图12示出沿图2的线I-I'、II-II'和III-III'截取的剖视图，其显示了根据一些实施方式的磁存储器件。

[0013] 图13示出对应于图2的线I-I'、II-II'和III-III'的剖视图，其显示了根据一些实施方式的用于制造磁存储器件的方法中的阶段。

具体实施方式

[0014] 在下文，将参考附图详细描述实施方式。

[0015] 图1示出根据一些实施方式的磁存储器件的单位存储单元的电路图。

[0016] 参考图1，单位存储单元MC可以包括存储器件ME和选择器件SE。存储器件ME和选择器件SE可以彼此串联电连接。存储器件ME可以连接在位线BL和选择器件SE之间。选择器件SE可以连接在存储器件ME和源极线SL之间，并且可以由字线WL控制。例如，选择器件SE可以包括双极性晶体管或MOS场效应晶体管。

[0017] 存储器件ME可以包括磁隧道结MTJ，其包括彼此间隔开的磁性层ML1和ML2以及在磁性层ML1和ML2之间的隧道势垒层TBL。磁性层ML1和ML2中的一个可以是参考层，其具有被固定在一个方向上而与正常使用环境下的外部磁场无关的磁化方向。磁性层ML1和ML2中的另一个可以是自由层，其磁化方向可以通过外部磁场或编程电流中的电子的自旋扭矩在两个稳定态之间改变。在参考层和自由层的磁化方向彼此反平行时磁隧道结MTJ的电阻可以比在参考层和自由层的磁化方向彼此平行时磁隧道结MTJ的电阻大得多。例如，可以通过改变自由层的磁化方向来调节磁隧道结MTJ的电阻。因此，通过使用根据参考层和自由层的磁化方向的电阻差，可以将逻辑数据存储在单位存储单元MC的存储器件ME中。

[0018] 图2示出根据一些实施方式的磁存储器件的平面图。图3示出沿图2中的线I-I'、II-II'和III-III'截取的剖视图。图4A和图4B示出图3的数据存储图案的示例的剖视图。

[0019] 参考图2和图3，可以提供基板100(包括单元区CR和外围电路区PR)。单元区CR可以包括存储单元区MCR和参考单元区RCR。存储单元区MCR可以是基板100的一区域，在该区域上提供参考图1描述的存储单元MC。参考单元区RCR可以是基板100的另一区域，在该区域上提供参考单元(用于感测存储在存储单元MC中的数据)。例如，可以使用读取电流来检测参考图1描述的每个存储单元MC的存储器件ME的电阻(例如，根据参考层和自由层的磁化方向的电阻)。并且，可以通过比较读取电流与流过参考单元的参考电流来感测存储在存储单元MC中的数据。外围电路区PR可以是基板100的另一区域，在该区域上提供外围电路(用于驱动存储单元MC和参考单元)。基板100可以是半导体基板，其包括例如硅、绝缘体上硅(SOI)、硅锗(SiGe)、锗(Ge)或镓砷(GaAs)。

[0020] 在一个实施例中，多个晶体管可以在基板100上。存储单元区MCR上的每个晶体管可以用作参考图1描述的每个存储单元MC的选择器件SE。参考单元区RCR上的晶体管可以构成参考单元，并且外围电路区PR上的晶体管可以构成外围电路。晶体管可以是例如场效应晶体管。

[0021] 第一层间绝缘层110可以在基板100上。第一层间绝缘层110可以设置在基板100的单元区CR和外围电路区PR上，以覆盖所述多个晶体管。第一层间绝缘层110可以包括氧化物层、氮化物层或氧氮化物层中的至少一种。下互连结构LS可以设置在第一层间绝缘层110中。下互连结构LS可以包括互连线120和连接到互连线120的接触122。互连线120中的最下面的互连线可以通过连接到最下面的互连线120的接触122电连接到基板100。在一个实施例中，最下面的互连线120可以通过与其连接的接触122电连接到所述多个晶体管。互连线120中的最上面的互连线可以通过连接到最上面的互连线120的接触122电连接到互连线
120中的对应的(例如，下面的)互连线120。最上面的互连线120可以通过与最上面的互连线
120连接(例如，在最上面的互连线120和最下面的互连线120之间)的接触122和互连线120电连接到最下面的互连线120。在一实施例中，最上面的互连线120的顶表面可以与第一层间绝缘层110的顶表面基本上共面。互连线120和接触122可以包括金属(例如，铜)和/或金属氮化物。

[0022] 第一保护绝缘层115和第二层间绝缘层130可以顺序堆叠在第一层间绝缘层110上。第一保护绝缘层115和第二层间绝缘层130可以在基板100的单元区CR和外围电路区PR上，以覆盖第一层间绝缘层110的顶表面和最上面的互连线120的顶表面(例如，至少一部分)。第一保护绝缘层115可以在第一层间绝缘层110和第二层间绝缘层130之间，并且可以在第二层间绝缘层130与最上面的互连线120的顶表面之间延伸。第一保护绝缘层115可以与最上面的互连线120的顶表面接触。第一保护绝缘层115可以包括氮化物。例如，第一保护绝缘层115可以包括含碳的硅氮化物(例如，SiCN)。第二层间绝缘层130可以包括氧化物层、氮化物层或氮氧化物层中的至少一种。

[0023] 外围导线140P和外围导电接触142P可以在基板100的外围电路区PR上。外围导线140P和外围导电接触142P可以设置在外围电路区PR上的第一层间绝缘层110上。外围导线
140P可以穿透第二层间绝缘层130的上部。外围导线140P的顶表面140PU可以与第二层间绝缘层130的顶表面130U基本上共面。外围导电接触142P可以从外围导线140P的底表面向下(例如，朝向基板100)延伸，以穿透第二层间绝缘层130的下部和第一保护绝缘层115。外围导电接触142P可以连接到最上面的互连线120中的相应的(例如，下面的)互连线。外围导电接触142P可以在对应的最上面的互连线120与外围导线140P之间，以将外围导线140P连接到对应的最上面的互连线120。

[0024] 外围导电接触142P可以包括与外围导线140P相同的材料。外围导电接触142P和外围导线140P可以包括金属(例如，铜)。外围导电接触142P和外围导线140P还可以包括导电的金属氮化物。在一实施例中，外围导电接触142P和外围导线140P可以彼此接触以构成单个整体(例如，可以具有整体的单件结构)。例如，外围导电接触142P可以与外围导线140P接触而在它们之间没有界面。

[0025] 单元导线140C和单元导电接触142C可以位于基板100的参考单元区RCR上。单元导线140C和单元导电接触142C可以在参考单元区RCR上的第一层间绝缘层110上。单元导线140C可以穿透第二层间绝缘层130的上部。单元导线140C的顶表面140CU可以与第二层间绝缘层130的顶表面130U基本上共面。单元导线140C的顶表面140CU可以处于(例如，从基板
100起的)与外围导线140P的顶表面140PU基本相同的高度。在本说明书中，术语‘高度’可以意指在垂直于基板100的顶表面100U的方向上从基板100的顶表面100U测量的距离。单元导线140C的顶表面140CU和外围导线140P的顶表面140PU可以位于与第二层间绝缘层130的顶表面130U基本相同的高度。单元导电接触142C可以从单元导线140C的底表面向下延伸，以穿透第二层间绝缘层130的下部和第一保护绝缘层115。单元导电接触142C可以连接到最上面的互连线120中的相应一个。单元导电接触142C可以在对应的最上面的互连线120与单元导线140C之间，以将单元导线140C连接到所述对应的最上面的互连线120。

[0026] 单元导电接触142C可以包括与单元导线140C相同的材料。单元导电接触142C和单元导线140C可以包括金属(例如，铜)。单元导电接触142C和单元导线140C还可以包括导电的金属氮化物。在一实施例中，单元导电接触142C和单元导线140C可以彼此接触以构成单个整体。例如，单元导电接触142C可以与单元导线140C接触而在它们之间没有界面。

[0027] 单元导电接触142C、单元导线140C、外围导电接触142P和外围导线140P可以包括相同的材料。单元导电接触142C、单元导线140C、外围导电接触142P和外围导线140P可以包括与下互连结构LS的互连线120和接触122相同的材料。单元导电接触142C、单元导线140C、外围导电接触142P、外围导线140P、互连线120和接触122可以包括金属(例如，铜)。单元导线140C可以处于与外围导线140P基本相同的高度，并且单元导电接触142C可以处于与外围导电接触142P基本相同的高度。

[0028] 第二保护绝缘层135和第三层间绝缘层150可以顺序堆叠在第二层间绝缘层130上。第二保护绝缘层135和第三层间绝缘层150可以在基板100的单元区CR和外围电路区PR上，以覆盖第二层间绝缘层130的顶表面130U、外围导线140P的顶表面140PU的一部分、和单元导线140C的顶表面140CU的一部分。第二保护绝缘层135可以在第二层间绝缘层130和第三层间绝缘层150之间，并且可以在第三层间绝缘层150与外围导线140P的顶表面140PU之间以及第三层间绝缘层150与单元导线140C的顶表面140CU之间延伸。第二保护绝缘层135可以与外围导线140P的顶表面140PU和单元导线140C的顶表面140CU接触。例如，第二保护绝缘层135可以包括氮化物(例如，含碳的硅氮化物)。第三层间绝缘层150可以包括氧化物层、氮化物层或氮氧化物层中的至少一种。

[0029] 底电极接触160可以在基板100的存储单元区MCR上。底电极接触160可以在存储单元区MCR上的第一层间绝缘层110上。每个底电极接触160可以穿透第一保护绝缘层115、第二层间绝缘层130、第二保护绝缘层135和第三层间绝缘层150，并且可以连接到最上面的互连线120中的相应互连线。每个底电极接触160可以通过互连线120中的相应互连线和接触122中的相应接触电连接到所述多个晶体管中的相应一个晶体管的一个端子。当在平面图中看时，底电极接触160可以在平行于基板100的顶表面100U的第一方向D1和第二方向D2上彼此间隔开(例如，可以布置在第一方向D1和第二方向D2上)。第一方向D1和第二方向D2可以彼此交叉。

[0030] 底电极接触160的顶表面160U可以与第三层间绝缘层150的顶表面150U基本上共面。在一实施例中，底电极接触160的顶表面160U可以位于与第三层间绝缘层150的顶表面150U基本相同的高度。底电极接触160的顶表面160U可以处于比外围导线140P的顶表面
140PU和单元导线140C的顶表面140CU更高的高度处。底电极接触160的底表面160L可以分别与最上面的互连线120中的相应互连线接触。外围导线140P和单元导线140C可以处于底电极接触160的顶表面160U与底电极接触160的底表面160L之间的高度处。例如，外围导线
140P和单元导线140C可以具有比底电极接触160的底表面160L更远离基板100的下表面，并且可以具有比底电极接触160的顶表面160U更靠近基板的上表面。

[0031] 底电极接触160可以包括掺杂的半导体材料(例如，掺杂硅)、金属(例如，钨、钛、铜和/或钽)、导电的金属氮化物(例如，钛氮化物、钽氮化物和/或钨氮化物)、或金属-半导体化合物(例如，金属硅化物)中的至少一种。在一实施例中，底电极接触160可以包括与单元导电接触142C、单元导线140C、外围导电接触142P和外围导线140P相同的材料。在一实施例中，底电极接触160可以包括与单元导电接触142C、单元导线140C、外围导电接触142P和外围导线140P的材料不同的材料。

[0032] 数据存储图案DS可以在基板100的存储单元区MCR上。数据存储图案DS可以在存储单元区MCR上的第三层间绝缘层150上。数据存储图案DS可以分别在底电极接触160的顶表面160U上。数据存储图案DS可以彼此间隔开，并且当在平面图中看时，可以布置在第一方向D1和第二方向D2上。数据存储图案DS可以分别连接到底电极接触160。每个数据存储图案DS可以包括磁隧道结图案MTJ、在磁隧道结图案MTJ与每个底电极接触160之间的底电极BE、和在磁隧道结图案MTJ上的顶电极TE。顶电极TE可以与底电极BE间隔开，其间具有磁隧道结图案MTJ。在一实施例中，底电极BE可以与底电极接触160中的相应一个底电极接触的顶表面160U直接接触。底电极BE和顶电极TE可以包括导电的金属氮化物(例如，钛氮化物或钽氮化物)。

[0033] 参考图4A和图4B，磁隧道结图案MTJ可以包括参考层ML1、自由层ML2和在参考层ML1与自由层ML2之间的隧道势垒层TBL。参考层ML1可以具有被固定在一个方向上的磁化方向MD1，自由层ML2可以具有可改变为与参考层ML1的磁化方向MD1平行或反平行的磁化方向MD2。在一实施例中，如图4A和图4B所示，自由层ML2可以在隧道势垒层TBL和顶电极TE之间。在一实施例中，自由层ML2可以在隧道势垒层TBL和底电极BE之间。在一实施例中，如图4A所示，参考层ML1的磁化方向MD1和自由层ML2的磁化方向MD2可以基本上平行于隧道势垒层TBL和自由层ML2之间的界面。在这种情况下，参考层ML1和自由层ML2中的每个可以包括铁磁材料。参考层ML1还可以包括用于固定或钉扎包括在参考层ML1中的铁磁材料的磁化方向的反铁磁材料。在一实施例中，如图4B所示，参考层ML1的磁化方向MD1和自由层ML2的磁化方向MD2可以基本上垂直于隧道势垒层TBL和自由层ML2之间的界面。在这种情况下，参考层ML1和自由层ML2中的每个可以包括垂直磁性材料(例如，CoFeTb、CoFeGd或CoFeDy)、具有L10结构的垂直磁性材料、具有六方密堆积(HCP)晶格结构的CoPt 合金、或垂直磁结构中的至少一种。具有L10结构的垂直磁性材料可以包括具有L10结构的FePt、具有L10结构的FePd、具有L10结构的CoPd或具有L10结构的CoPt中的至少一种。垂直磁结构可以包括交替且重复堆叠的磁性层和非磁性层。例如，垂直磁结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n或(CoCr/Pd)n中的至少一种，其中“n”表示双层的数量。隧道势垒层TBL可以包括镁氧化物(MgO)层、钛氧化物(TiO)层、铝氧化物(AlO)层、镁锌氧化物(MgZnO)层或镁硼氧化物(MgBO)层中的至少一种。

[0034] 再次参考图2和图3，第四层间绝缘层170可以在第三层间绝缘层150上以覆盖数据存储图案DS。第四层间绝缘层170可以在基板100的单元区CR和外围电路区PR上，以覆盖第三层间绝缘层150的顶表面150U。覆盖绝缘层155可以在每个数据存储图案DS的侧壁与第四层间绝缘层170之间。当在平面图中看时，覆盖绝缘层155可以围绕每个数据存储图案DS的侧壁。覆盖绝缘层155可以从每个数据存储图案DS的侧壁延伸到第三层间绝缘层150和第四层间绝缘层170之间。覆盖绝缘层155可以在存储单元区MCR上覆盖第三层间绝缘层150的在数据存储图案DS之间的顶表面150U，并且可以在参考单元区RCR和外围电路区PR上覆盖第三层间绝缘层150的顶表面150U。覆盖绝缘层155可以包括氮化物(例如，硅氮化物)，第四层间绝缘层170可以包括氧化物层、氮化物层或氮氧化物层中的至少一种。

[0035] 上互连线200可以在第四层间绝缘层170中。上互连线200可以包括在存储单元区MCR上的第四层间绝缘层170中的第一上互连线200a、在参考单元区RCR上的第四层间绝缘层170中的第二上互连线200b、和在外围电路区PR上的第四层间绝缘层170中的第三互连线200c。第一上互连线200a可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。
每条第一上互连线200a可以共同连接到在第一方向D1上布置的数据存储图案DS。第二上互连线200b和第三上互连线200c中的每一条可以在第一方向D1上延伸。上互连线200可以包括金属(例如，铜)。上互连线200还可包括导电的金属氮化物。上互连线200可以用作位线。

[0036] 单元接触插塞180C可以在基板100的参考单元区RCR上，并且可以连接到第二上互连线200b。单元接触插塞180C可以从第二上互连线200b的底表面向下延伸，以穿透第四层间绝缘层170、覆盖绝缘层155、第三层间绝缘层150和第二保护绝缘层135。单元接触插塞180C可以连接到单元导线140C，并且可以与单元导线140C的顶表面140CU接触。单元接触插塞180C可以包括与第二上互连线200b相同的材料。单元接触插塞180C可以包括金属(例如，铜)。单元接触插塞180C还可以包括导电的金属氮化物。在一实施例中，单元接触插塞180C和第二上互连线200b可以彼此接触以构成单个整体。例如，单元接触插塞180C可以与第二上互连线200b接触而在它们之间没有界面。

[0037] 外围接触插塞180P可以在基板100的外围电路区PR上，并且可以连接到第三上互连线200c。外围接触插塞180P可以从第三上互连线200c的底表面向下延伸以穿透第四层间绝缘层170、覆盖绝缘层155、第三层间绝缘层150和第二保护绝缘层135。外围接触插塞180P可以连接到外围导线140P，并且可以与外围导线140P的顶表面140PU接触。外围接触插塞180P可以包括与第三上互连线200c相同的材料。外围接触插塞180P可以包括金属(例如，铜)。外围接触插塞180P还可以包括导电的金属氮化物。在一实施例中，外围接触插塞180P和第三上互连线200c可以彼此接触以构成单个整体。例如，外围接触插塞180P可以与第三上互连线200c接触，而在它们之间没有界面。

[0038] 当底电极接触160、数据存储图案DS、单元接触插塞180C和外围接触插塞180P在下互连结构LS与上互连线200之间时，单元接触插塞180C和外围接触插塞180P中的每一个可以具有与底电极接触160的垂直高度160H1与数据存储图案DS的垂直高度DS_H之和对应的垂直高度。如果底电极接触160的垂直高度160H1增加，则单元接触插塞180C和外围接触插塞180P的高宽比也会增加，因此可能难以形成单元接触插塞180C和外围接触插塞180P。如果底电极接触160的垂直高度160H1减小，则最上面的互连线120中的金属元素会经过底电极接触160扩散到数据存储图案DS，从而导致数据存储图案DS中的缺陷，和/或底电极接触160会在用于形成底电极接触160的平坦化工艺中被拉出或破坏。

[0039] 根据一些实施方式，单元导线140C和外围导线140P可以设置在第二层间绝缘层130中，并且每个底电极接触160的下部可以嵌入在第二层间绝缘层130中。例如，每个底电极接触160可以部分地嵌入第二层间绝缘层130中。单元接触插塞180C和外围接触插塞180P可以分别在单元导线140C和外围导线140P上。在这种情况下，单元接触插塞180C和外围接触插塞180P中的每一个可以具有与每个底电极接触160的仅上部的垂直高度160H2与每个数据存储图案DS的垂直高度DS_H之和对应的垂直高度。例如，底电极接触160的垂直高度
160H1可以得以维持，同时，单元接触插塞180C和外围接触插塞180P的高宽比可以减小。例如，可以帮助最小化或防止否则在底电极接触160的垂直高度160H1减小时可能导致的缺陷，并且可以容易地形成单元接触插塞180C和外围接触插塞180P。

[0040] 图5至图11示出了与图2的线I-I'、II-II'和III-III'对应的剖视图，以显示根据一些实施方式的用于制造磁存储器件的方法中的阶段。在下文中，为了说明的容易和方便，将省略或简要地提及对与参考图2、图3、图4A和图4B提及的相同技术特征的描述。

[0041] 参考图2和图5，可以在基板100上形成多个晶体管和下互连结构LS。基板100可以包括单元区CR和外围电路区PR，并且单元区CR可以包括存储单元区MCR和参考单元区RCR。所述多个晶体管可以是例如场效应晶体管。下互连结构LS可以包括互连线120和连接到互连线120的接触122。互连线120中的最下面的互连线可以通过连接到最下面的互连线120的接触122电连接到基板100。在一实施例中，最下面的互连线120可以通过与其连接的接触
122电连接到所述多个晶体管。互连线120中的最上面的互连线可以通过连接到最上面的互连线120的接触122电连接到互连线120中的相应互连线。最上面的互连线120可以通过连接到最上面的互连线120的接触122和互连线120电连接到最下面的互连线120。可以在基板
100上形成第一层间绝缘层110，以覆盖所述多个晶体管和下互连结构LS。在一实施例中，最上面的互连线120的顶表面可以与第一层间绝缘层110的顶表面基本共面。

[0042] 第一保护绝缘层115和第二层间绝缘层130可以顺序地形成在第一层间绝缘层110上。第一保护绝缘层115可以在基板100的单元区CR和外围电路区PR上覆盖第一层间绝缘层110的顶表面和最上面的互连线120的顶表面。第二层间绝缘层130可以覆盖基板100的单元区CR和外围电路区PR上的第一保护绝缘层115的顶表面。外围沟槽140PH和外围接触孔
142PH可以形成在外围电路区PR上的第二层间绝缘层130中。外围沟槽140PH可以穿透第二层间绝缘层130的上部，外围接触孔142PH可以从外围沟槽140PH的底表面向下延伸以穿透第二层间绝缘层130的下部和第一保护绝缘层115。外围接触孔142PH可以暴露最上面的互连线120中的相应一个的顶表面。可以在参考单元区RCR上的第二层间绝缘层130中形成单元沟槽140CH和单元接触孔142CH。单元沟槽140CH可以穿透第二层间绝缘层130的上部，并且单元接触孔142CH可以从单元沟槽140CH的底表面向下延伸以穿透第二层间绝缘层130的下部和第一保护绝缘层115。单元接触孔142CH可以暴露最上面的互连线120中的相应一个的顶表面。

[0043] 外围沟槽140PH和单元沟槽140CH可以同时形成。例如，外围沟槽140PH和单元沟槽140CH的形成可以包括在第二层间绝缘层130上形成具有限定外围沟槽140PH和单元沟槽
140CH的开口的第一掩模图案，并且使用第一掩模图案作为蚀刻掩模来蚀刻第二层间绝缘层130的上部。在形成外围沟槽140PH和单元沟槽140CH之后，可以去除第一掩模图案。外围接触孔142PH和单元接触孔142CH可以同时形成。例如，外围接触孔142PH和单元接触孔
142CH的形成可以包括在第二层间绝缘层130上形成填充外围沟槽140PH和单元沟槽140CH的牺牲层、在牺牲层上形成具有限定外围接触孔142PH和单元接触孔142CH的开口的第二掩模图案、以及通过使用第二掩模图案作为蚀刻掩模来蚀刻牺牲层、第二层间绝缘层130的下部和第一保护绝缘层115。在形成外围接触孔142PH和单元接触孔142CH之后，可以去除第二掩模图案和牺牲层。

[0044] 参考图2和图6，可以分别在外围沟槽140PH和外围接触孔142PH中形成外围导线140P和外围导电接触142P，并且可以分别在单元沟槽140CH和单元接触孔142CH中形成单元导线140C和单元导电接触142C。单元导电接触142C、单元导线140C、外围导电接触142P和外围导线140P可以同时形成。例如，单元导电接触142C、单元导线140C、外围导电接触142P和外围导线140P的形成可以包括在第二层间绝缘层130上形成填充单元沟槽140CH、单元接触孔142CH、外围沟槽140PH和外围接触孔142PH的导电层，以及平坦化该导电层直到第二层间绝缘层130的顶表面130U暴露。导电层可以包括金属(例如，铜)和导电的金属氮化物。单元导线140C的顶表面140CU和外围导线140P的顶表面140PU可以通过平坦化工艺与第二层间绝缘层130的顶表面130U基本上共面。单元导线140C的顶表面140CU可以位于从基板100起的与外围导线140P的顶表面140PU基本相同高度处。

[0045] 第二保护绝缘层135和第三层间绝缘层150可以顺序地形成在第二层间绝缘层130上。第二保护绝缘层135可以在基板100的单元区CR和外围电路区PR上覆盖第二层间绝缘层130的顶表面130U、外围导线140P的顶表面140PU和单元导线140C的顶表面140CU。第三层间绝缘层150可以在基板100的单元区CR和外围电路区PR上覆盖第二保护绝缘层135的顶表面。

[0046] 参考图2和图7，可以在基板100的存储单元区MCR上形成垂直孔160V。每个垂直孔160V可以穿透第一保护绝缘层115、第二层间绝缘层130、第二保护绝缘层135和第三层间绝缘层150，并且可以暴露最上面的互连线120中的相应一个的顶表面。当在平面图中看时，垂直孔160V可以在第一方向D1和第二方向D2上彼此间隔开。例如，垂直孔160V的形成可以包括在第三层间绝缘层150上形成具有限定垂直孔160V的开口的第三掩模图案，以及通过使用第三掩模图案作为蚀刻掩模顺序地蚀刻第三层间绝缘层150、第二保护绝缘层135、第二层间绝缘层130和第一保护绝缘层115。在形成垂直孔160V之后，可以去除第三掩模图案。

[0047] 参考图2和图8，可以分别在垂直孔160V中形成底电极接触160。底电极接触160的形成可以包括在第三层间绝缘层150上形成填充垂直孔160V的导电层以及平坦化该导电层直到第三层间绝缘层150的顶表面150U暴露。底电极接触160的顶表面160U可以通过平坦化工艺与第三层间绝缘层150的顶表面150U基本上共面。底电极接触160的顶表面160U可以处于比外围导线140P的顶表面140PU和单元导线140C的顶表面140CU更高的高度处。

[0048] 可以在第三层间绝缘层150上顺序地形成底电极层BEL和磁隧道结层MTJL。磁隧道结层MTJL可以包括顺序地堆叠在底电极层BEL上的参考层ML1、隧道势垒层TBL和自由层ML2。底电极层BEL和磁隧道结层MTJL可以在基板100的单元区CR和外围电路区PR上覆盖第三层间绝缘层150的顶表面150U和底电极接触160的顶表面160U。可以在存储单元区MCR上的磁隧道结层MTJL上形成导电掩模图案165。当在平面图中看时，导电掩模图案165可以在第一方向D1和第二方向D2上彼此间隔开。导电掩模图案165可以限定将在其中形成数据存储图案DS的区域。底电极层BEL和导电掩模图案165可以包括导电的金属氮化物(例如，钛氮化物或钽氮化物)。参考层ML1、隧道势垒层TBL和自由层ML2可以包括分别与参考图4A和图4B描述的参考层ML1、隧道势垒层TBL和自由层ML2相同的材料。

[0049] 参考图2和图9，可以在基板100的存储单元区MCR上形成数据存储图案DS。数据存储图案DS的形成可以包括通过使用导电掩模图案165作为蚀刻掩模来顺序地蚀刻磁隧道结层MTJL和底电极层BEL。磁隧道结层MTJL和底电极层BEL可以被蚀刻以分别形成磁隧道结图案MTJ和底电极BE。导电掩模图案165的在蚀刻工艺之后保留在磁隧道结图案MTJ上的部分可以用作顶电极TE。每个数据存储图案DS可以包括顺序地堆叠在每个底电极接触160上的底电极BE、磁隧道结图案MTJ和顶电极TE。可以执行磁隧道结层MTJL和底电极层BEL的蚀刻工艺，以暴露在存储单元区MCR上的数据存储图案DS之间的第三层间绝缘层150的顶表面150U以及在参考单元区RCR和外围电路区PR上的第三层间绝缘层150的顶表面150U。

[0050] 参考图2和图10，可以在第三层间绝缘层150上顺序地形成覆盖绝缘层155和第四层间绝缘层170。第四层间绝缘层170可以覆盖数据存储图案DS，并且可以覆盖在基板100的单元区CR和外围电路区PR上的第三层间绝缘层150的顶表面150U。覆盖绝缘层155可以在第四层间绝缘层170与每个数据存储图案DS的顶表面之间以及在第四层间绝缘层170与每个数据存储图案DS的侧壁之间。当在平面图中看时，覆盖绝缘层155可以围绕每个数据存储图案DS的侧壁。覆盖绝缘层155可以从每个数据存储图案DS的侧壁延伸到第三层间绝缘层150与第四层间绝缘层170之间。覆盖绝缘层155可以在存储单元区MCR上覆盖第三层间绝缘层150的在数据存储图案DS之间的顶表面150U，并且可以在参考单元区RCR和外围电路区PR上覆盖第三层间绝缘层150的顶表面150U。

[0051] 参考图2和图11，可以在第四层间绝缘层170中形成上沟槽200T。上沟槽200T可以包括形成在存储单元区MCR上的第四层间绝缘层170中的第一上沟槽200Ta、形成在参考单元区RCR上的第四层间绝缘层170中的第二上沟槽200Tb、以及形成在外围电路区PR上的第四层间绝缘层170中的第三上沟槽200Tc。第一上沟槽200Ta可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。每个第一上沟槽200Ta可以穿透第四层间绝缘层170的上部，并且可以暴露布置在第一方向D1上的数据存储图案DS的顶电极TE。在一实施例中，第二上沟槽200Tb和第三上沟槽200Tc中的每一个可以在第一方向D1上延伸。第二上沟槽200Tb和第三上沟槽200Tc中的每一个可以穿透第四层间绝缘层170的上部。例如，上沟槽200T的形成可以包括在第四层间绝缘层170上形成具有限定上沟槽200T的开口的第四掩模图案以及通过使用第四掩模图案作为蚀刻掩模来蚀刻第四层间绝缘层170的上部。在形成上沟槽200T之后，可以去除第四掩模图案。

[0052] 可以在基板100的参考单元区RCR上形成单元接触插塞孔180CH。单元接触插塞孔180CH可以从第二上沟槽200Tb的底表面向下延伸以穿透第四层间绝缘层170的下部、覆盖绝缘层155、第三层间绝缘层150和第二保护绝缘层135。单元接触插塞孔180CH可以暴露单元导线140C的顶表面140CU。可以在基板100的外围电路区PR上形成外围接触插塞孔180PH。
外围接触插塞孔180PH可以从第三上沟槽200Tc的底表面向下延伸以穿透第四层间绝缘层
170的下部、覆盖绝缘层155、第三层间绝缘层150和第二保护绝缘层135。外围接触插塞孔
180PH可以暴露外围导线140P的顶表面140PU。单元接触插塞孔180CH和外围接触插塞孔
180PH可以同时形成。例如，单元接触插塞孔180CH和外围接触插塞孔180PH的形成可以包括在第四层间绝缘层170上形成填充上沟槽200T的牺牲层、在该牺牲层上形成具有限定单元接触插塞孔180CH和外围接触插塞孔180PH的开口的第五掩模图案、以及通过使用第五掩模图案作为蚀刻掩模来蚀刻牺牲层、第四层间绝缘层170的下部、覆盖绝缘层155、第三层间绝缘层150和第二保护绝缘层135。在形成单元接触插塞孔180CH和外围接触插塞孔180PH之后，可以去除第五掩模图案和牺牲层。

[0053] 再次参考图2和图3，可以在上沟槽200T中形成上互连线200，并且可以分别在单元接触插塞孔180CH和外围接触插塞孔180PH中形成单元接触插塞180C和外围接触插塞180P。上互连线200、单元接触插塞180C和外围接触插塞180P可以同时形成。例如，上互连线200、单元接触插塞180C和外围接触插塞180P的形成可以包括在第四层间绝缘层170上形成填充上沟槽200T、单元接触插塞孔180CH和外围接触插塞孔180PH的导电层、以及平坦化该导电层直到第四层间绝缘层170的顶表面暴露。导电层可以包括金属(例如，铜)和导电的金属氮化物。

[0054] 图12示出了沿图2的线I-I'、II-II'和III-III'截取的剖视图，以示出根据一些实施方式的磁存储器件。在下文中，为了说明的容易和方便，将主要描述本实施方式与图2、图3、图4A和图4B的实施方式之间的差异。

[0055] 参考图2和图12，存储单元区MCR上的第三层间绝缘层150可以在数据存储图案DS之间具有凹陷的顶表面150Ur。在参考单元区RCR上的第三层间绝缘层150的顶表面150U1可以处于与存储单元区MCR上的第三层间绝缘层150的凹陷顶表面150Ur基本相同的高度处。外围电路区PR上的第三层间绝缘层150的顶表面150U2可以处于比存储单元区MCR上的第三层间绝缘层150的凹陷顶表面150Ur和参考单元区RCR上的第三层间绝缘层150的顶表面
150U1低的高度处。

[0056] 底电极接触160的顶表面160U可以处于比存储单元区MCR上的第三层间绝缘层150的凹陷顶表面150Ur高的高度处。覆盖绝缘层155可以共形地覆盖数据存储图案DS之间的第三层间绝缘层150的凹陷顶表面150Ur，并且可以沿着参考单元区RCR上的第三层间绝缘层150的顶表面150U1和外围电路区PR上的第三层间绝缘层150的顶表面150U2延伸。覆盖绝缘层155可以在第四层间绝缘层170与每个数据存储图案DS的侧壁之间以及在第四层间绝缘层170与第三层间绝缘层150的凹陷顶表面150Ur之间。覆盖绝缘层155可以在参考单元区RCR上在第四层间绝缘层170与第三层间绝缘层150的顶表面150U1之间延伸以及在外围电路区PR上在第四层间绝缘层170与第三层间绝缘层150的顶表面150U2之间延伸。

[0057] 除了上述差异之外，根据本实施方式的磁存储器件的其他特征和组件可以与根据参照图2、图3、图4A和图4B描述的实施方式的磁存储器件的对应特征和组件基本相同。

[0058] 图13示出了与图2的线I-I'、II-II'和III-III'对应的剖视图，以显示出根据一些实施方式的制造磁存储器件的方法中的阶段。在下文中，为了说明的容易和方便，将主要描述本实施方式与图5至图11的实施方式之间的差异。

[0059] 参考图2和图13，可以在基板100的存储单元区MCR上形成数据存储图案DS。数据存储图案DS的形成可以包括通过使用导电掩模图案165作为蚀刻掩模来顺序地蚀刻磁隧道结层MTJL和底电极层BEL，如参考图9所述。根据本实施方式，蚀刻磁隧道结层MTJL和底电极层BEL的蚀刻工艺可以包括例如使用离子束的离子束蚀刻工艺。离子束可以包括惰性气体的离子。可以通过蚀刻工艺使数据存储图案DS之间的第三层间绝缘层150的上部凹陷。因此，存储单元区MCR上的第三层间绝缘层150可以在数据存储图案DS之间具有凹陷的顶表面150Ur。参考单元区RCR上的第三层间绝缘层150的上部可以通过蚀刻工艺凹陷。参考单元区RCR上的第三层间绝缘层150的顶表面150U1可以处于与存储单元区MCR上的第三层间绝缘层150的凹陷顶表面150Ur基本相同的高度处。另外，外围电路区PR上的第三层间绝缘层150的上部可以通过蚀刻工艺凹陷。外围电路区PR上的第三层间绝缘层150的顶表面150U2可以处于比存储单元区MCR上的第三层间绝缘层150的凹陷顶表面150Ur和参考单元区RCR上的第三层间绝缘层150的顶表面150U1低的高度处。

[0060] 除了上述差异之外，根据本实施方式的用于制造磁存储器件的方法的其他特征和工艺可以与参考图5至图11描述的用于制造磁存储器件的方法的相应特征和工艺基本相同。

[0061] 通过总结和回顾，随着电子工业的发展已经考虑了高度地集成和/或低功率的磁存储器件。因此，正在进行各种研究。

[0062] 实施方式可以提供能够最小化缺陷的磁存储器件。

[0063] 实施方式可以提供能被容易地制造的磁存储器件。

[0064] 根据实施方式，可以保持存储单元区上的底电极接触的垂直高度，同时，可以减小参考单元区上的单元接触插塞和外围电路区上的外围接触插塞的高宽比。因此，可以最少化或防止当底电极接触的垂直高度减小时可能引起的缺陷，并且可以容易地形成单元接触插塞和外围接触插塞。结果，可以容易地制造其缺陷被最小化的磁存储器件。

[0065] 本文已经公开了示例实施方式，并且虽然采用了特定术语，但是它们仅以一般性和描述性意义来使用和解释，而不是出于限制的目的。在某些情况下，如本领域普通技术人员在提交本申请时显而易见的，结合特定实施方式描述的特征、特性和/或元件可以单独使用或者与结合其它实施方式描述的特性、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离如在以下权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

[0066] 2018年7月11日在韩国知识产权局提交的发明名称为“Magnetic Memory Device and Method for Manufacturing the Same(磁存储器件及其制造方法)”的韩国专利申请第10-2018-0080461号通过引用被整体合并于此。

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磁存储器件及其制造方法

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