本発明は、LDMOS(laterally diffused metal oxide semiconductorの略)を有する半導体装置に関し、例えば同一基板に対してPchMOSFETとNchMOSFETを混載した半導体装置およびその製造方法に適用されて好適なものである。

近年、回路小型化のため、レベルシフタや高耐圧スイッチとして使用されるLDMOSに対し、ゲート耐圧の高耐圧化の要望がある。ゲート耐圧が高いと、高い電圧を一度にレベルシフトできることから、レベルシフタにおいてLDMOSの素子数を低減できるなど、回路の簡素化が可能になる。

LDMOSとしては、例えば、ゲート絶縁膜を素子分離用のLOCOS(local oxidation of siliconの略)膜によって構成するものが開発されている。また、近年の低温プロセスに対応して、LOCOS膜の代替として使用できる高耐圧なMOSFETの開発も期待されており、STI(Shallow Trench Isolationの略)膜をゲート酸化膜として用いることも検討されている。

例えば、LDMOSとして、特許文献1に示されるものが提案されている。このLDMOSでは、p型の半導体基板の表面にn型ウェル層が備えられ、n型ウェル層の表層部にn型ベース領域が形成されていると共にn型ベース領域内で終端するようにp型ソース領域が形成されている。また、n型ベース領域から離れた位置において、n型ウェル層の表層部にバッファ層に相当するp型低濃度拡散層が形成され、p型低濃度拡散層内で終端するようにp型ドレイン領域が形成されている。さらに、p型ソース領域とp型ドレイン領域の間にLOCOS膜およびゲート絶縁膜が形成されていると共にこれらの表面にゲート電極が形成されている。そして、n型ウェル層のうちのn型ベース領域とバッファ層との間に位置する部分、いわゆるアキュムレーション領域における表層部に、n型ベース領域とバッファ層とを繋ぐようにp型表面拡散層を形成している。このように、アキュムレーション領域の表層部をp型表面拡散層とすることで、n型ウェル層のみで構成する場合よりもオン抵抗の低減が図れるようにしている。

特開2009−267211号公報

しかしながら、アキュムレーション領域にp型表面拡散層を形成する場合、耐圧低下を生じさせてしまう。すなわち、アキュムレーション領域にp型表面拡散層を形成する構造では、p型表面拡散層とバッファ層に相当するp型低濃度拡散層とが重なって比較的高濃度になる部分が発生する。このため、比較的高濃度の領域を通るように等電位線が集中する分布になり、LDMOSの等電位分布に密な領域が発生して、電界集中による耐圧低下が発生する。

また、LDMOSにおいてゲート絶縁膜をLOCOS膜で構成する場合やSTI膜によって構成する場合、ゲート絶縁膜が厚い膜になるため、閾値電圧Vtが高くなり、LDMOSを組み込んだ回路の動作電圧が高くなるという問題がある。特にSTI膜を用いる場合、LOCOS膜のような熱酸化ではなく、CVD(chemical vapor deposition)法による成膜になり、LOCOS膜と比較すると緻密な膜ではないため、LOCOS膜と同等の信頼性を実現するためにはより厚さが必要になる。このため、閾値電圧Vtが高くなる問題がより顕著になる。

本発明は上記点に鑑みて、より耐圧向上を図ることが可能で、かつ、閾値電圧Vtを軽減することが可能な半導体装置およびその製造方法を提供することを目的とする。

上記目的を達成するため、請求項1に記載の発明では、第1導電型の半導体層(33)を有する半導体基板(30)と、半導体層に形成され、該半導体層よりも高い不純物濃度とされた第1導電型のボディ層(21)と、ボディ層内で終端され、該ボディ層の表層部に形成された第2導電型のソース領域(22)と、半導体層内においてボディ層から離れて配置された第2導電型のドリフト層(23)と、ドリフト層内に形成され、該ドリフト層よりも高い不純物濃度とされた第2導電型のドレイン領域(25)と、ソース領域とドレイン領域との間に配置されたゲート絶縁膜(26)と、ゲート絶縁膜のうちボディ層と接する部分と対応する部分の上に形成されたゲート電極(27)と、ソース領域と接続されるソース電極(29a)と、ドレイン領域と接続されるドレイン電極(29b)と、を有する第2導電型チャネルのLDMOSを備え、ボディ層のうち、ゲート絶縁膜と接している部分はチャネル領域を構成する部分であり、該チャネル領域を構成する部分は、第2導電型不純物を含み、ボディ層のうちの残りの部分よりもキャリア濃度が低い埋込領域(21a)とされている。

このように、第2導電型チャネルのLDMOSのボディ層の表層部に埋込領域を備えるようにしている。これにより、閾値電圧Vtを低くすることが可能となる。また、ボディ層のうち埋込領域以外の部分については、第1導電型不純物濃度を比較的高いままにできるため、オン耐圧を確保した状態で閾値電圧Vtを低下させることが可能となる。さらに、第1導電型の半導体層によってアキュムレーション領域が構成されているため、特許文献1に示されるP型表面拡散層を形成する場合のようにドリフト層に部分的に高濃度な部分が形成されることはない。したがって、ドリフト層に部分的に高濃度になる部分が発生する場合のように、等電位線が集中する分布となって電界集中による耐圧低下が発生することを防止することができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。

第1実施形態にかかる半導体装置に備えられるNchMOSFETの断面図である。

第1実施形態にかかる半導体装置に備えられるPchMOSFETの断面図である。

図1に示すNchMOSFETの製造工程を示した断面図である。

図2に示すPchMOSFETの製造工程を示した断面図である。

NchMOSFETにおけるP型ボディ層を形成する際のドーズ量と閾値電圧Vtとの関係を示した図である。

PchMOSFETにおけるN型ボディ層を形成する際のドーズ量と閾値電圧Vtとの関係を示した図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

(第1実施形態) 第1実施形態について説明する。本実施形態では、LDMOSを備えた半導体装置として、同一基板に対してPchMOSFETとNchMOSFETを混載した半導体装置について説明する。

本実施形態の半導体装置は、図1に示すNch型のLDMOS(以下、単にNchMOSFETという)10と図2に示すPch型のLDMOS(以下、単にPchMOSFETという)20が同一基板に対して混載された構成とされている。図1と図2は、それぞれ本実施形態の半導体装置の別々の領域の断面を示したものであるが、これらの図に示すNchMOSFET10とPchMOSFET20は共に同一基板上、つまり1チップ内に混載されている。

図1および図2に示すように、本実施形態の半導体装置は、半導体基板としてSOI(Silicon On Insulator)基板30を用いて形成されている。SOI基板30は、シリコン等の半導体からなる支持基板31の上に埋込酸化膜32を介して活性層33が備えられたSOI構造とされている。本実施形態の場合、活性層33として所定の不純物濃度とされたN型シリコン基板を用いている。この活性層33に対してNchMOSFET10およびPchMOSFET20が形成されている。なお、図示していないが、NchMOSFET10やPchMOSFET20は素子分離構造などによって素子分離されている。

図1に示すように、NchMOSFET10には、活性層33の表層部に形成されたP型ボディ層11と、P型ボディ層11の表層部に形成されたN型ソース領域12とが備えられている。N型ソース領域12は、P型ボディ層11内で終端させられており、表面部が下層部よりもN型不純物濃度が濃くされたN⁺型コンタクト領域12aとされ、N⁺型コンタクト領域12aが活性層33の表面において露出させられている。

また、活性層33の表層部におけるP型ボディ層11から離れた位置にN型ドリフト層13が形成されており、さらにN型ドリフト層13の内部にN型バッファ層14が形成されている。N型バッファ層14は、N型ドリフト層13の表面で終端するように形成されており、N型ドリフト層13よりもN型不純物濃度が高くされている。このN型バッファ層14の表層部には、N型バッファ層14よりも不純物濃度が高くされたN⁺型ドレイン領域15が形成されており、N⁺型ドレイン領域15が活性層33の表面から露出させられている。

さらに、活性層33のうちN⁺型コンタクト領域12aとN⁺型ドレイン領域15との間には、STI膜16が形成されている。STI膜16は、活性層33に対して形成したトレンチ16a内に絶縁膜16bを埋め込むことによって形成されている。このSTI膜16によってゲート絶縁膜が構成されているとともに、ソース−ドレイン間が絶縁分離されている。

STI膜16の表面には、ドープトポリシリコンなどによって構成されるゲート電極17が形成されている。ゲート電極17は、少なくともP型ボディ層11のうちSTI膜16と接している表面と対向する位置、すなわちP型ボディ層11の表面部のうちN型ソース領域12と活性層33との間に位置している部分と対向する位置に形成されている。このため、ゲート電極17に対してゲート電圧を印加すると、P型ボディ層11の表面にチャネルが形成されるようになっている。

また、ゲート電極17の表面は絶縁膜18で覆われており、その上に更にソース電極19aやドレイン電極19bが形成され、さらに図1とは別断面においてゲート配線も形成されている。ソース電極19aは、N⁺型コンタクト領域12aと接触させられており、ドレイン電極19bは、N⁺型ドレイン領域15と接触させられている。そして、ゲート配線は絶縁膜18に形成されたコンタクトホールなどを通じてゲート電極17に接続されており、ゲート配線を通じて外部からゲート電極17に対して所望のゲート電圧を印加できるようになっている。このような構造によって、NchMOSFET10が構成されている。

一方、PchMOSFET20には、活性層33の表層部に形成されたN型ボディ層21と、N型ボディ層21の表層部に形成されたP型ソース領域22とが備えられている。P型ソース領域22は、N型ボディ層21内で終端させられており、表面部が下層部よりもP型不純物濃度が濃くされたP⁺型コンタクト領域22aとされ、P⁺型コンタクト領域22aが活性層33の表面から露出させられている。

さらに、PchMOSFET20では、N型ボディ層21の表面部のうちP型ソース領域22と活性層33との間に位置する部分に、N型ボディ層21の他の部分よりもキャリア濃度が低くされた埋込N型領域21aを形成している。埋込N型領域21aは、N型ボディ層21の表面部に対してP型不純物を注入することによって形成され、P型不純物によってN型不純物の一部が相殺されることでキャリア濃度が低下させられている。

また、活性層33の表層部におけるN型ボディ層21から離れた位置にP型ドリフト層23が形成されており、さらにP型ドリフト層23の内部にP型バッファ層24が形成されている。P型バッファ層24は、P型ドリフト層23の表面で終端するように形成されており、p型ドリフト層23よりもp型不純物濃度が高くされている。このP型バッファ層24の表層部には、P型バッファ層24よりも不純物濃度が高くされたP⁺型ドレイン領域25が形成されており、P⁺型ドレイン領域25が活性層33の表面から露出させられている。

さらに、活性層33のうちN⁺型コンタクト領域22aとP⁺型ドレイン領域25との間には、STI膜26が形成されている。STI膜26は、活性層33に対して形成したトレンチ26a内に絶縁膜26bを埋め込むことによって形成されている。このSTI膜26によってゲート絶縁膜が構成されているとともに、ソース−ドレイン間が絶縁分離されている。

STI膜26の表面には、ドープトポリシリコンなどによって構成されるゲート電極27が形成されている。ゲート電極27は、少なくともN型ボディ層21のうちSTI膜26と接している表面と対向する位置、すなわちN型ボディ層21の表面部のうちP型ソース領域22と活性層33との間に位置している部分と対向する位置に形成されている。このため、ゲート電極27に対してゲート電圧を印加すると、N型ボディ層21の表面にチャネルが形成されるようになっている。

また、ゲート電極27の表面は絶縁膜28で覆われており、その上に更にソース電極29aやドレイン電極29bが形成され、さらに図2とは別断面においてゲート配線も形成されている。ソース電極29aは、N⁺型コンタクト領域22aと接触させられており、ドレイン電極29bは、P⁺型ドレイン領域25と接触させられている。そして、ゲート配線は絶縁膜28に形成されたコンタクトホールなどを通じてゲート電極27に接続されており、ゲート配線を通じて外部からゲート電極27に対して所望のゲート電圧を印加できるようになっている。このような構造によって、PchMOSFET20が構成されている。

なお、上記した埋込N型領域21aは、N型ボディ層21の表面部に形成されているが、N型ボディ層21と後述するP型ドリフト層23との間に構成されるアキュムレーション領域の上層部には形成されていない。このため、アキュムレーション領域は、STI膜26と接する部分においてもN型となっている。このアキュムレーション領域の幅、つまりN型ボディ層21とP型ドリフト層23との間の距離は、耐圧設計やMOSFETのId−Vd特性、つまり電流の流れやすさの設計に基づいて適宜設定される。

このように、NchMOSFET10およびPchMOSFET20が構成されており、これらが同一のSOI基板30に共に形成されることで本実施形態にかかる半導体装置が構成されている。

続いて、上記のように構成された本実施形態にかかる半導体装置の製造方法について、図3および図4を参照して説明する。なお、図3はNchMOSFET10の製造工程を示しており、図4はPchMOSFET20の製造工程を示しているが、NchMOSFET10およびPchMOSFET20は別々の工程で製造されるのではなく、部分的に共通する工程を行いながら製造される。このため、先に、NchMOSFET10の製造工程について説明しつつ、後でPchMOSFET20の製造工程を説明する際に、NchMOSFET10の製造工程との関係についても説明する。

まず、NchMOSFET10の製造工程について説明する。図3(a)に示すように、SOI基板30を用意したのち、図3(b)に示すように、STI膜16の形成予定領域が開口する図示しないマスクを形成し、エッチングによりトレンチ16aを形成する。そして、CVD法によってトレンチ16a内を酸化膜などの絶縁膜16bで埋込んだのち、平坦化によって活性層33の表面上に形成されている絶縁膜16bを除去してトレンチ16a内にのみ残す。これにより、STI膜16が形成される。

次に、図3(c)に示すように、N型ドリフト層13の形成予定領域が開口する図示しないマスクを用いてN型不純物をイオン注入することでN型ドリフト層13を形成する。その後、図3(d)に示すように、N型バッファ層14の形成予定領域が開口する図示しないマスクを用いてN型不純物をイオン注入することでN型バッファ層14を形成する。このとき、N型バッファ層14は、N型ドリフト層13を形成する際に注入されたN型不純物に加えて更にN型不純物が注入されることで形成されることから、N型ドリフト層13よりもN型不純物濃度が高くなる。

続いて、図3(e)に示すように、P型ボディ層11の形成予定領域が開口する図示しないマスクを用いてP型不純物をイオン注入することでP型ボディ層11を形成する。その後、図3(f)に示すように、N型ソース領域12の形成予定領域が開口する図示しないマスクを用いて、STI膜16の一端側にN型不純物をイオン注入することでN型ソース領域12を形成する。

さらに、図3(g)に示すように、STI膜16などの表面を含む活性層33の表面にポリシリコン膜を成膜したのち、パターニングしてSTI膜16上に残すことでゲート電極17を形成する。そして、図3(h)に示すように、N型不純物をイオン注入することによって、STI膜16の一端側にN⁺型コンタクト領域12aを形成するとともに、STI膜16の他端側にN⁺型ドレイン領域15を形成する。このとき、イオン注入時の飛程がSTI膜16の厚みよりも小さくなるようにしておりSTI膜16が形成されていない位置にN⁺型コンタクト領域12aおよびN⁺型ドレイン領域15が形成される。

この後の工程については図示しないが、必要に応じて、ゲート電極17の所望位置に対して所望の不純物をドープする。また、絶縁膜18の形成工程を行ったのちコンタクトホール形成工程を行い、さらに電極材料を形成したのちパターニングすることでソース電極19aやドレイン電極19bおよび図示しないゲート配線を形成する。このようにして、NchMOSFET10を製造することができる。

続いて、PchMOSFET20の製造工程について説明する。図4(a)に示すように、SOI基板30を用意したのち、図4(b)に示すように、STI膜26の形成予定領域が開口する図示しないマスクを形成し、エッチングによりトレンチ26aを形成する。そして、CVD法によってトレンチ26a内を酸化膜などの絶縁膜26bで埋込んだのち、平坦化によって活性層33の表面上に形成されている絶縁膜26bを除去してトレンチ26a内にのみ残す。これにより、STI膜26が形成される。なお、これら図4(a)および図4(b)の工程は、図3(a)および図3(b)の工程と同じ工程として行われる。

次に、図4(c)に示すように、P型ドリフト層23の形成予定領域が開口する図示しないマスクを用いてP型不純物をイオン注入することでP型ドリフト層23を形成する。その後、図4(d)に示すように、P型バッファ層24の形成予定領域が開口する図示しないマスクを用いてP型不純物をイオン注入することでP型バッファ層24を形成する。このとき、P型バッファ層24は、P型ドリフト層23を形成する際に注入されたP型不純物に加えて更にP型不純物が注入されることで形成されることから、P型ドリフト層23よりもP型不純物濃度が高くなる。

続いて、図4(e)に示すように、N型ボディ層21の形成予定領域が開口するマスク40を用いてN型不純物をイオン注入することでN型ボディ層21を形成する。その後、図4(f)に示すように、N型ボディ層21を形成した際に用いたマスク40をそのまま用いてP型不純物をイオン注入することで埋込N型領域21aを形成する。このときのP型不純物のドーズ量については、N型ボディ層21がP型に反転しない量としており、注入されたP型不純物とN型ボディ層21に含まれるN型不純物とが相殺されたときのキャリア濃度が所望の濃度となるように設定している。

このように、N型ボディ層21と埋込N型領域21aを形成するためのイオン注入時に同一のマスク40を用いているため、マスクずれが生じない。したがって、N型ボディ層21と埋込N型領域21aをセルフアラインで位置ずれなく形成することができる。

また、図4(g)に示すように、P型ソース領域22の形成予定領域が開口する図示しないマスクを用いてP型不純物をイオン注入することで、STI膜26の一端側にP型ソース領域22を形成する。さらに、図4(h)に示すように、STI膜26などの表面を含む活性層33の表面にポリシリコン膜を成膜したのち、パターニングしてSTI膜26上に残すことでゲート電極27を形成する。なお、この図4(h)の工程は、図3(g)の工程と同じ工程として行われる。

そして、図4(i)に示すように、P型不純物をイオン注入することによって、STI膜26の一端側にP⁺型コンタクト領域22aを形成するとともに、STI膜26の他端側にP⁺型ドレイン領域25を形成する。このとき、イオン注入時の飛程がSTI膜26の厚みよりも小さくなるようにしておりSTI膜26が形成されていない位置にP⁺型コンタクト領域22aおよびP⁺型ドレイン領域25が形成される。

この後の工程については図示しないが、必要に応じて、ゲート電極27の所望位置に対して所望の不純物をドープする。また、絶縁膜28の形成工程を行ったのちコンタクトホール形成工程を行い、さらに電極材料を形成したのちパターニングすることでソース電極29aやドレイン電極29bおよび図示しないゲート配線を形成する。このようにして、PchMOSFET20を製造することができる。

以上のようにして、NchMOSFET10およびPchMOSFET20を備える半導体装置が製造される。続いて、上記のように構成される本実施形態の半導体装置の作動および効果について説明する。

上記のように構成された本実施形態にかかる半導体装置では、NchMOSFET10およびPchMOSFET20は、共にゲート電極17、27に対して所定のゲート電圧が印加されることで作動する。

具体的には、NchMOSFET10では、ゲート電極17に対しゲート電圧として正電圧が印加されると、ゲート電極17の下方、つまりゲート絶縁膜を構成するSTI膜16と接する部分において、P型ボディ層11に電子が引き寄せられて反転層が形成される。これにより、ソース−ドレイン間において電流を流すという作動を行う。

一方、PchMOSFET20では、ゲート電極27に対しゲート電圧として負電圧が印加されると、ゲート電極27の下方、つまりゲート絶縁膜を構成するSTI膜26と接する部分において、N型ボディ層21にホールが引き寄せられて反転層が形成される。これにより、ソース−ドレイン間において電流を流すという作動を行う。

ただし、PchMOSFET20においては、N型ボディ層21に対して埋込N型領域21aを備えていることから、N型ボディ層21の他の部分と比較してキャリア濃度が低くなっており、より反転層が形成され易くなる。したがって、STI膜26の厚みを厚くしたとしても、閾値電圧Vtが高くなること、より詳しくはゲート電圧とされる負電圧が負側に高い値になることを抑制することができる。これにより、本実施形態の半導体装置に備えられるPchMOSFET20を組み込んだ回路の動作電圧が高くなることを抑制でき、消費電力の低減を図ることが可能となる 特に、STI膜26を用いる場合には、素子分離のためのSTI構造と同時に形成可能になることから製造工程の簡略化が可能になる反面、LOCOS膜と比較して緻密な膜ではないため、LOCOS膜と同等の信頼性を実現するためにはより厚さが必要になる。このため、閾値電圧Vtが高くなりがちであるが、本実施形態のように、埋込N型領域21aを形成することで、閾値電圧Vtが高くなることを抑制することが可能となる。したがって、STI膜26をゲート絶縁膜として用いる構造において、埋込N型領域21aを備えることが有効となる。

さらに、埋込N型領域21aを形成する場合、埋込N型領域21aのうちSTI膜26との境界面よりも少し深い位置においてチャネルが形成されるようにでき、より結晶性の良い領域をチャネルとして用いて特性の良い半導体装置とすることができる。

また、N型ボディ層21の全体のN型不純物濃度を低下させるのではなく、N型ボディ層21のうちの表面部のみN型不純物濃度を低下させた埋込N型領域21aとしている。このため、N型ボディ層21のうち埋込N型領域21a以外の部分については、N型不純物濃度を比較的高いままにでき、オン耐圧を確保した状態で閾値電圧Vtを低下させることが可能となる。

また、本実施形態では、N型ボディ層21の一部に埋込N型領域21aを形成しているが、N型の活性層33によってアキュムレーション領域が構成されるようにしている。つまり、N型ボディ層21とP型ドリフト層23との間に、N型ボディ層21よりも不純物濃度が低いN型半導体が配置された構造となる。このため、特許文献1に示されるP型表面拡散層を形成する場合のようにP型ドリフト層23に部分的に高濃度な部分が形成されることはない。したがって、P型ドリフト層23に部分的に高濃度になる部分が発生する場合のように、等電位線が集中する分布となって電界集中による耐圧低下が発生することを防止することができる。

さらに、埋込N型領域21aを形成するためにP型不純物のイオン注入を行ったときに、P型不純物の注入量が多くなって埋込N型領域21aがP型化することもあり得る。しかしながら、この場合でもN型半導体によって構成されるアキュムレーション領域が形成されているため、アキュムレーション領域が介在することによってソース−ドレイン間がすべてP型層によって繋がってしまわないようにできる。したがって、ソース−ドレイン間でのリーク電流が増加することを抑制できる。

また、アキュムレーション領域によってN型ボディ層21とP型ドリフト層23との間の距離を離すことができる。そのため、N型ボディ層21とP型ドリフト層23とが直接接触する構造とする場合と比較して、逆バイアス時にN型ボディ層21とP型ドリフト層23とによるPNジャンクションに掛かる電界を下げることが可能となる。

また、製造プロセス中のアニールなどによって、アキュムレーション領域にP型ドリフト層23が熱拡散した構造となる。このため、N型ボディ層21側に向かうほどP型ドリフト層23のP型不純物濃度が徐々に低下する構造になる。つまり、P型ドリフト層23を形成していない構造のように、P型バッファ層24と活性層33とのPN接合において不純物濃度が急峻に変化した構造にならない。したがって、P型ドリフト層23をリサーフ層として機能させられ、逆バイアス時にN型ボディ層21とP型ドリフト層23とのジャンクションに掛かる電界を下げることができるため、オフ耐圧を下げることなく閾値電圧Vtを下げることが可能になる。

なお、本実施形態で示した構造において、P型バッファ層24が無い構造とすることもできるが、この場合でも、P型ドリフト層23が形成されていることで、上記の効果が得あれる。また、NchMOSFET10においても、N型バッファ層14が無い構造とすることができるが、この場合でも、N型ドリフト層23が形成されていることで、不純物濃度が徐々に変化した構造となるため、上記と同様の効果が得られる。

さらに、本実施形態の半導体装置では、NchMOSFET10とPchMOSFET20とを同一基板に形成する構造とされており、活性層33をN型半導体によって構成している。このような構造の場合、NchMOSFET10に関しては、N型の活性層33に対してP型不純物をイオン注入することによってチャネル領域を構成するP型ボディ層11を形成することになる。このため、P型不純物濃度を低くすることで容易にキャリア濃度を低く設定でき、容易に閾値電圧Vtを低く設定することができる。より詳しくは、チャネル領域を構成するためのボディ層の導電型がボディ層を形成する基板、ここでは活性層33と逆の導電型である場合には、図5Aに示すように、イオン注入のドーズ量を増やすほど閾値電圧Vtを低下させられる。よって、容易に閾値電圧Vtを低く設定できる。

これに対して、PchMOSFET20に関しては、N型の活性層33に対してN型不純物をイオン注入することによってチャネル領域を構成するN型ボディ層21を形成することになる。このため、活性層33のN型不純物濃度に加えて更にN型不純物が注入されてN型ボディ層21を形成することになり、N型不純物濃度を低くしようとしても、キャリア濃度を低く設定することが難しく、閾値電圧Vtを低く設定することが困難である。より詳しくは、チャネル領域を構成するためのボディ層の導電型がボディ層を形成する基板、ここでは活性層33と同じ導電型である場合には、図5Bに示すように、イオン注入のドーズ量を増やすほど閾値電圧Vtが高くなっていく。よって、容易に閾値電圧Vtを低く設定できない。

したがって、本実施形態のように、N型ボディ層21に対してP型不純物をイオン注入して埋込N型領域21aを形成することで、埋込N型領域21aのキャリア濃度を容易に低く設定でき、容易に閾値電圧Vtを設定することができる。

以上説明したように、本実施形態では、PchMOSFET20のN型ボディ層21の表層部に埋込N型領域21aを備えるようにしている。これにより、閾値電圧Vtを低くすることが可能となる。また、N型ボディ層21のうち埋込N型領域21a以外の部分については、N型不純物濃度を比較的高いままにしてあるため、オン耐圧を確保した状態で閾値電圧Vtを低下させることが可能となる。さらに、N型の活性層33によってアキュムレーション領域が構成されているため、特許文献1に示されるP型表面拡散層を形成する場合のようにP型ドリフト層23に部分的に高濃度な部分が形成されることはない。したがって、P型ドリフト層23に部分的に高濃度になる部分が発生する場合のように、等電位線が集中する分布となって電界集中による耐圧低下が発生することを防止することができる。

(他の実施形態) 本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。

例えば、上記実施形態では、第1導電型をN型、第2導電型をN型とし、第2導電型チャネルとしてP型チャネルを形成するPchMOSFET20について、埋込N型領域21aを形成する構造を説明した。これは、第2導電型チャネルが活性層33と逆の導電型となるためである。すなわち、第1導電型半導体に対して第2導電型チャネルを構成する場合において、第1導電型の埋込領域を形成する場合に対して上記実施形態で示した構造を適用できる。具体的には、P型半導体に対してLDMOSを形成する場合には、NchMOSFET10のP型ボディ層11の表層部に埋込P型領域を形成すれば上記実施形態と同様の効果を得ることができる。

また、上記実施形態では、NchMOSFET10に対してN型ドリフト層13を備えることで耐圧向上を図っているが、N型ドリフト層13を備えなくても良い。また、NchMOSFET10およびPchMOSFET20において、共に、N型バッファ層14やP型バッファ層24を形成しているが、これらについては備えていなくても良い。N型バッファ層14が備えられていない場合であっても、活性層33内にN⁺型ドレイン領域15が直接配置された構造、もしくはN型ドリフト層13が備えられる場合には活性層33内にN型ドリフト層13を介してN⁺型ドレイン領域15が配置された構造とすれば良い。同様に、P型バッファ層24を備えていない構造の場合には、P型ドリフト層23内にP⁺型ドレイン領域25が直接配置された構造とすれば良い。

また、上記実施形態では、LDMOSを形成する半導体層を有する半導体基板としてSOI基板30を用い、LDMOSが形成される第1導電型の半導体層としてSOI基板30の一部で構成される活性層33を例に挙げて説明した。しかしながら、これは第1導電型の半導体層が備えられる半導体基板の一例を示したに過ぎず、他の構造の半導体基板であっても良い。例えば、単なるシリコン基板を用いてLDMOSを形成しても良い。その場合、シリコン基板が第1導電型半導体、例えばN型で構成されているのであれば、そのシリコン基板に対してNchMOSFET10やPchMOSFET20を形成する場合に、上記実施形態で説明した構造とすれば良い。

また、上記実施形態では、ゲート絶縁膜としてSTI膜16、26を用いる場合について説明したが、LOCOS膜を用いる場合においても、上記実施形態と同様の構造を適用できる。

また、上記実施形態では、図3および図4に示す製造工程によってNchMOSFET10およびPchMOSFET20を製造する場合について説明したが、これも一例を示したに過ぎない。例えば、各不純物層の形成順については任意であり、どの不純物層から先に形成しても良い。ただし、N型ボディ層21を形成する際のN型不純物のイオン注入とその一部を埋込N型領域21aとするためのP型不純物のイオン注入については、同一マスクを用いるのであれば、これらの間で前後しても良いが、連続して行うこととなる。

10、20 Nch、PchMOSFET 11、21 P型、N型ボディ層 12、22 N型、P型ソース領域 13、23 N型、P型ドリフト層 14、24 N型、P型バッファ層 15、25 N⁺型、P⁺型ドレイン領域 16、26 STI膜 17、27 ゲート電極 19a、29a ソース電極 19b、29b ドレイン電極