本開示は、撮像装置およびその製造方法に関する。

デジタルカメラなどには、CCD(Charge Coupled Device)イメージセンサおよびCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが広く用いられている。これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。

他方、例えば、特許文献1に開示されているように、光電変換層を有する光電変換部を半導体基板の上方に配置した構造を有する撮像装置が提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、半導体基板に設けられた電荷蓄積領域(「FD:フローティングディフュージョン」と呼ばれる)に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたトランジスタを含むCCD回路またはCMOS回路を介して読み出される。

特開2009−164604号公報

半導体基板に設けられた電荷蓄積領域には、光電変換部に接続されるプラグが接続されている。当該プラグ、および、半導体基板に形成されたトランジスタのゲート電極のそれぞれと配線とのコンタクトが良くない場合、不要な抵抗が発生する場合がある。不要な抵抗の発生により、蓄積される、または読み出される信号電荷が減少し、撮像装置から得られる画像の画質が劣化する場合がある。

そこで、本開示は、電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対する配線のコンタクトが良好な撮像装置およびその製造方法を提供する。

本開示の限定的ではないある例示的な実施の形態によれば、以下が提供される。

本開示の一態様に係る撮像装置は、半導体基板と、複数の画素と、を備え、前記複数の画素のそれぞれは、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続された拡散領域と、前記拡散領域をソースおよびドレインの一方として含み、かつ、ゲートを備える第1トランジスタと、前記拡散領域に直接接続され、前記光電変換部に電気的に接続され、半導体を含むプラグと、を備え、前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい。

また、本開示の一態様に係る撮像装置の製造方法は、拡散領域を有する半導体基板の上方に半導体膜を形成する第1工程と、前記半導体膜の一部を除去することで、前記拡散領域に直接接続されたプラグと、前記拡散領域をソースおよびドレインの一方として含む第1トランジスタのゲートと、を形成する第2工程と、前記拡散領域および前記プラグに電気的に接続され、入射光を電荷に変換する光電変換部を形成する第3工程と、を含み、前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい。

また、包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。

また、開示された実施の形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および/または利点は、明細書および図面に開示の様々な実施の形態または特徴によって個々に提供され、これらの1つ以上を得るために全てを必要とはしない。

本開示によれば、電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対する配線のコンタクトが良好な撮像装置およびその製造方法を提供できる。

図1は、実施の形態に係る撮像装置の構成を示す図である。

図2は、実施の形態に係る撮像装置の回路構成を示す図である。

図3は、実施の形態に係る撮像装置の画素内のレイアウトを示す平面図である。

図4は、実施の形態に係る撮像装置の画素のデバイス構造を示す概略断面図である。

図5は、実施の形態に係る撮像装置のコンタクトプラグおよびゲート電極の近傍を拡大して示す断面図である。

図6は、実施の形態に係る撮像装置の製造方法を示すフローチャートである。

図7Aは、実施の形態に係る撮像装置の製造方法において、半導体膜を形成する第1工程の一例を示すフローチャートである。

図7Bは、実施の形態に係る撮像装置の製造方法において、半導体膜を形成する第1工程の別の一例を示すフローチャートである。

図8Aは、実施の形態に係る撮像装置の製造方法における、第1半導体膜の形成工程を説明するための断面図である。

図8Bは、実施の形態に係る撮像装置の製造方法における、第1半導体膜の除去工程を説明するための断面図である。

図8Cは、実施の形態に係る撮像装置の製造方法における、コンタクトホールの形成工程を説明するための断面図である。

図8Dは、実施の形態に係る撮像装置の製造方法における、第2半導体膜の形成工程を説明するための断面図である。

図8Eは、実施の形態に係る撮像装置の製造方法における、半導体膜の除去工程を説明するための断面図である。

図8Fは、実施の形態に係る撮像装置の製造方法における、サイドウォールおよび絶縁膜の形成工程を説明するための断面図である。

図8Gは、実施の形態に係る撮像装置の製造方法における、層間絶縁層およびプラグの形成工程を説明するための断面図である。

(本開示の概要) 本開示の一態様の概要は以下のとおりである。

本開示の一態様に係る撮像装置は、半導体基板と、複数の画素と、を備え、前記複数の画素のそれぞれは、入射光を電荷に変換する光電変換部と、前記半導体基板中に位置し、前記光電変換部に電気的に接続された拡散領域と、前記拡散領域をソースおよびドレインの一方として含み、かつ、ゲートを備える第1トランジスタと、前記拡散領域に直接接続され、前記光電変換部に電気的に接続され、半導体を含むプラグと、を備え、前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい。

これにより、電荷蓄積領域に接続されるプラグの高さとトランジスタのゲートの高さとが互いに等しいので、画素内での配線を接続する箇所の凹凸が少なくなる。配線を接続する箇所の凹凸が少なくなることで、プラグおよびゲートを形成した後に行われる、配線構造および絶縁層のパターニングの工程を精度良く行うことができる。したがって、プラグおよびゲートに対して、信頼性の高い配線構造を接続させることができる。このように、本態様によれば、電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対するコンタクトが良好な撮像装置を実現することができる。

また、例えば、前記プラグと前記ゲートとは、互いに同一の組成を有してもよい。

これにより、プラグとゲートとの各々に対して、同じ材料からなる配線構造を接続した場合に、互いに同じコンタクト特性を実現することができる。つまり、プラグおよびゲートの各々に対して良好なコンタクトを容易に実現することができる。

また、例えば、前記プラグは、半導体を含む第1層と、前記第1層上に位置し、半導体を含む第2層と、を有してもよい。

また、例えば、前記ゲートは、半導体を含む第3層と、前記第3層上に位置し、半導体を含む第4層と、を有してもよい。

また、例えば、前記第1層と前記第3層との組成は、互いに同一であり、前記第2層と前記第4層との組成は、互いに同一であってもよい。

これにより、プラグとゲートとの各々に対して、同じ材料からなる配線構造を接続した場合に、互いに同じコンタクト特性を実現することができる。つまり、プラグおよびゲートの各々に対して良好なコンタクトを容易に実現することができる。

また、例えば、前記第1層、前記第2層、前記第3層、および前記第4層の組成は、互いに同一であってもよい。

これにより、プラグとゲートとの各々に対して、同じ材料からなる配線構造を接続した場合に、互いに同じコンタクト特性を実現することができる。つまり、プラグおよびゲートの各々に対して良好なコンタクトを容易に実現することができる。

また、例えば、前記第1層は、貫通孔を有し、前記第2層は、前記貫通孔を介して前記拡散領域に直接接続されていてもよい。

これにより、上層側に位置する第2半導体層が拡散領域に接続されるので、第2半導体層の導電性を高めることで、プラグへのコンタクトと拡散領域へのコンタクトとを同時に良好にすることができる。

また、本開示の一態様に係る撮像装置の製造方法は、拡散領域を有する半導体基板の上方に半導体膜を形成する第1工程と、前記半導体膜の一部を除去することで、前記拡散領域に直接接続されたプラグと、前記拡散領域をソースおよびドレインの一方として含む第1トランジスタのゲートと、を形成する第2工程と、前記拡散領域および前記プラグに電気的に接続され、入射光を電荷に変換する光電変換部を形成する第3工程と、を含み、前記半導体基板の表面からの前記プラグの高さと前記ゲートの高さとは、互いに等しい。

これにより、電荷蓄積領域に接続されるプラグの高さとトランジスタのゲートの高さとが互いに等しいので、画素内での凹凸が少なくなる。このため、凹凸が少なくなることで、これらのプラグおよびゲートを形成した後に行われる、配線構造および絶縁層のパターニングの工程を精度良く行うことができる。したがって、プラグおよびゲートに対して、信頼性の高い配線構造を接続させることができる。このように、本態様によれば、電荷蓄積領域に接続されるプラグ、および、トランジスタのゲートに対するコンタクトが良好な撮像装置を製造することができる。

また、例えば、前記第1工程は、前記半導体基板上に位置する絶縁膜上に、第1半導体膜を形成する第4工程と、前記絶縁膜および前記第1半導体膜の、平面視において前記拡散領域に重なる第1領域に位置する部分を除去し、コンタクトホールを形成する第5工程と、前記コンタクトホール中および前記第1半導体膜上に、第2半導体膜を形成する第6工程と、を含み、前記第2工程では、前記第1半導体膜および前記第2半導体膜のうち、前記第1領域とは異なる第2領域に位置する部分を除去することで、前記プラグと前記ゲートとを形成してもよい。

これにより、半導体膜を2段階で形成することで、拡散領域へのコンタクトホールを形成する際に除去すべき第1半導体膜の膜厚を小さくすることができる。このため、エッチングの制御性を高めることができるので、半導体基板へのダメージを低減することができる。

また、例えば、前記第5工程において、前記第1半導体膜の前記第1領域に位置する部分を、ドライエッチングにより除去し、前記絶縁膜の前記第1領域に位置する部分を、ウェットエッチングにより除去してもよい。

これにより、絶縁膜をウェットエッチングで除去することにより、拡散領域に対するダメージを少なくすることができる。したがって、拡散領域へのリーク電流、または、拡散領域からのリーク電流を抑制することができる。

また、例えば、前記第1工程は、さらに、前記第6工程の後に行われる、前記第1半導体膜および前記第2半導体膜に第1導電型の不純物を注入する第7工程を含んでもよい。

これにより、第1導電膜の導電性を高めることができるので、コンタクト抵抗を低減することができる。

また、例えば、前記第1工程は、さらに、前記第4工程と前記第5工程との間に行われる、前記第1半導体膜に第1導電型の不純物を注入する第7工程を含んでもよい。

これにより、第1半導体膜の導電性を高めることができるので、コンタクト抵抗を低減することができる。

また、例えば、前記第1工程は、さらに、前記第6工程の後に行われる、前記第2半導体膜に前記第1導電型の不純物を注入する第8工程を含んでもよい。

これにより、第2半導体膜の導電性を高めることができるので、コンタクト抵抗を低減することができる。

また、例えば、前記第1工程は、さらに、前記第7工程よりも後に行われる、前記半導体基板を加熱する第9工程を含んでもよい。

これにより、第1半導体膜および/または第2半導体膜に注入された不純物を膜内に拡散させることができるので、第1半導体膜および第2半導体膜の導電性を高めることができる。

また、例えば、前記第1半導体膜および前記第2半導体膜はそれぞれ、ポリシリコン膜であってもよい。

これにより、金属導電膜を用いる場合に比べて、拡散領域または絶縁膜などへの金属の拡散を抑制することができるので、リーク電流の発生を抑制することができる。

以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明を省略または簡略化することがある。

また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物と異なり得る。つまり、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。

また、本明細書において、平行または一致などの要素間の関係性を示す用語、および、円形または矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数%程度の差異をも含むことを意味する表現である。

また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向(鉛直上方)および下方向(鉛直下方)を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、2つの構成要素が互いに間隔を空けて配置されて2つの構成要素の間に別の構成要素が存在する場合のみならず、2つの構成要素が互いに密着して配置されて2つの構成要素が接する場合にも適用される。また、本明細書において、「平面視」とは、半導体基板に垂直な方向から見たときのことを言う。

(実施の形態) 図1は、本実施の形態に係る撮像装置の構成を示す図である。図1に示すように、本実施の形態に係る撮像装置100は、半導体基板60に形成された複数の画素10および周辺回路40を有する。各画素10は、半導体基板60の上方に配置された光電変換部12を含む。つまり、本開示に係る撮像装置の一例として、積層型の撮像装置100について説明する。

図1に示す例では、画素10が、m行n列のマトリクス状に配置されている。ここで、mおよびnはそれぞれ、2以上の整数である。画素10は、半導体基板60に例えば2次元に配列されることにより、撮像領域R1を形成する。上述したように、各画素10は、半導体基板60の上方に配置された光電変換部12を含んでいる。そのため、撮像領域R1は、半導体基板60のうち、光電変換部12によって覆われている領域として規定される。なお、図1では、各画素10の光電変換部12は、説明を容易にする観点から、空間的に互いに分離されて示されているが、複数の画素10の光電変換部12は、互いに間隔をあけずに半導体基板60上に配置され得る。

画素10の数および配置は、図示する例に限定されない。例えば、撮像装置100に含まれる画素10の数は、1つであってもよい。この例では、各画素10の中心が正方格子の格子点上に位置しているが、画素10の配置はそのようになっていなくてもよい。例えば、各中心が、三角格子、六角格子などの格子点上に位置するように複数の画素10を配置してもよい。また、例えば、画素10を1次元に配列すれば、撮像装置100をラインセンサとして利用し得る。

図1に例示する構成では、周辺回路40は、垂直走査回路(「行走査回路」とも呼ばれる)46および水平信号読み出し回路(「列走査回路」とも呼ばれる)48を含んでいる。垂直走査回路46は、複数の画素10の各行に対応して設けられたアドレス信号線34との接続を有する。水平信号読み出し回路48は、複数の画素10の各列に対応して設けられた垂直信号線35との接続を有する。図1において模式的に示すように、これらの回路は、撮像領域R1の外側の周辺領域R2に配置される。周辺回路40は、信号処理回路、出力回路、制御回路、および、各画素10に所定の電圧を供給する電源などをさらに含んでいてもよい。周辺回路40の一部は、画素10の形成された半導体基板60とは異なる他の基板上に配置されていてもよい。

図2は、本実施の形態に係る撮像装置100の回路構成を示す図である。図2では、図面が複雑となることを避けるために、図1に示す複数の画素10のうち、2行2列に配列された4つの画素10を示している。

各画素10の光電変換部12は、光の入射を受けて正および負の電荷、典型的には正孔−電子対を発生させる。各画素10の光電変換部12は、蓄積制御線39との接続を有しており、撮像装置100の動作時、蓄積制御線39には所定の電圧が印加される。所定の電圧を蓄積制御線39に印加することにより、光電変換によって生成された正および負の電荷のうち、一方の電荷を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。

各画素10は、光電変換部12に電気的に接続された信号検出回路14を含む。図2に例示する構成において、信号検出回路14は、増幅トランジスタ22(「読み出しトランジスタ」とも呼ばれる)およびリセットトランジスタ26を含む。この例では、信号検出回路14は、さらに、アドレストランジスタ(「行選択トランジスタ」とも呼ばれる)24を含んでいる。後に図面を参照して詳しく説明するように、信号検出回路14の増幅トランジスタ22、リセットトランジスタ26およびアドレストランジスタ24は、典型的には、光電変換部12を支持する半導体基板60に形成された電界効果トランジスタ(FET:Field Effect Transistor)である。以下では、特に断りの無い限り、トランジスタとしてNチャネルMOS(Metal Oxide Semiconductor)トランジスタを用いる例を説明する。なお、FETの2つの拡散層のうちどちらがソースおよびドレインに該当するかは、FETの極性およびその時点での電位の高低によって決定される。そのため、どちらがソースおよびドレインであるかはFETの作動状態によって変動しうる。

図2において模式的に示すように、増幅トランジスタ22のゲートは、光電変換部12に電気的に接続されている。光電変換部12によって生成された信号電荷は、光電変換部12と増幅トランジスタ22との間の電荷蓄積ノード(「フローティングディフュージョンノード」とも呼ばれる)NDと接続された電荷蓄積領域に蓄積される。なお、電荷蓄積ノードNDとは、電荷蓄積領域と増幅トランジスタ22のゲートと光電変換部12の下部電極とを電気的に接続している配線、および電荷蓄積領域に相当する。

増幅トランジスタ22のドレインは、撮像装置100の動作時に各画素10に所定の電源電圧VDDを供給する電源配線32に接続されている。電源配線32に接続された電源(図示せず)は、ソースフォロア電源とも呼ばれる。電源電圧VDDは、例えば3.3V程度であるが、これに限らない。増幅トランジスタ22は、光電変換部12によって生成された信号電荷の量に応じた信号電圧を出力する。増幅トランジスタ22のソースは、アドレストランジスタ24のドレインに接続されている。

アドレストランジスタ24のソースには、垂直信号線35が接続されている。図1および図2に示すように、垂直信号線35は、複数の画素10の列ごとに設けられており、垂直信号線35の各々には、負荷回路42およびカラム信号処理回路(「行信号蓄積回路」とも呼ばれる)44が接続されている。負荷回路42は、増幅トランジスタ22とともにソースフォロア回路を形成する。

アドレストランジスタ24のゲートには、アドレス信号線34が接続されている。アドレス信号線34は、複数の画素10の行ごとに設けられる。アドレス信号線34は、垂直走査回路46に接続されており、垂直走査回路46は、アドレストランジスタ24のオンおよびオフを制御する行選択信号をアドレス信号線34に印加する。これにより、読み出し対象の行が垂直方向(「列方向」とも呼ばれる)に走査され、読み出し対象の行が選択される。垂直走査回路46は、アドレス信号線34を介してアドレストランジスタ24のオンおよびオフを制御することにより、選択した画素10の増幅トランジスタ22の出力を、対応する垂直信号線35に読み出すことができる。アドレストランジスタ24の配置は、図2に示す例に限定されず、増幅トランジスタ22のドレインと電源配線32との間であってもよい。

アドレストランジスタ24を介して垂直信号線35に出力された、画素10からの信号電圧は、垂直信号線35に対応して複数の画素10の列ごとに設けられた複数のカラム信号処理回路44のうち、対応するカラム信号処理回路44に入力される。カラム信号処理回路44および負荷回路42は、上述の周辺回路40の一部であり得る。

カラム信号処理回路44は、相関2重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換(「AD変換」とも呼ばれる)などを行う。カラム信号処理回路44は、水平信号読み出し回路48に接続されている。水平信号読み出し回路48は、複数のカラム信号処理回路44から水平共通信号線49に信号を順次読み出す。

図2に例示する構成において、信号検出回路14は、ドレインが電荷蓄積ノードNDに接続されたリセットトランジスタ26を含む。リセットトランジスタ26のゲートには、垂直走査回路46との接続を有するリセット信号線36が接続される。リセット信号線36は、アドレス信号線34と同様に複数の画素10の行ごとに設けられる。垂直走査回路46は、アドレス信号線34に行選択信号を印加することにより、リセットの対象となる画素10を行単位で選択することができる。また、垂直走査回路46は、リセットトランジスタ26のオンおよびオフを制御するリセット信号を、リセット信号線36を介してリセットトランジスタ26のゲートに印加することにより、選択された行のリセットトランジスタ26をオンとすることができる。リセットトランジスタ26がオンとされることにより、電荷蓄積ノードNDの電位がリセットされる。

この例では、リセットトランジスタ26のソースが、複数の画素10の列ごとに設けられたフィードバック線53のうちの1つに接続されている。すなわち、この例では、光電変換部12の電荷を初期化するリセット電圧として、フィードバック線53の電圧が電荷蓄積ノードNDに供給される。ここでは、上述のフィードバック線53は、複数の画素10の列ごとに設けられた反転増幅器50のうちの対応する1つにおける出力端子に接続されている。反転増幅器50は、上述の周辺回路40の一部であり得る。

複数の画素10の列のうちの1つに注目する。図2に示すように、反転増幅器50の反転入力端子は、その列の垂直信号線35に接続されている。また、反転増幅器50の出力端子と、その列に属する1以上の画素10とが、フィードバック線53を介して接続されている。撮像装置100の動作時、反転増幅器50の非反転入力端子には、所定の電圧Vrefが供給される。その列に属する1以上の画素10のうちの1つを選択し、アドレストランジスタ24およびリセットトランジスタ26をオンとすることにより、その画素10の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線35の電圧が、反転増幅器50の非反転入力端子への入力電圧Vrefに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードNDの電圧が、垂直信号線35の電圧がVrefとなるような電圧にリセットされる。電圧Vrefとしては、電源電圧および接地電圧の範囲内の任意の大きさの電圧を用い得る。例えば、電圧Vrefは、0V以上3.3V以下の範囲である。一例として、電圧Vrefは、1Vまたは1V近傍の正電圧である。反転増幅器50をフィードバックアンプと呼んでもよい。このように、撮像装置100は、反転増幅器50を帰還経路の一部に含むフィードバック回路16を有する。

よく知られているように、トランジスタのオンまたはオフに伴い、kTCノイズと呼ばれる熱ノイズが発生する。リセットトランジスタ26のオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位のリセット後、リセットトランジスタ26をオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタ26のオフに伴って発生するリセットノイズは、フィードバック回路16を利用することによって低減することが可能である。フィードバック回路16を利用したリセットノイズの抑制の詳細は、特許文献1において説明されている。参考のために、特許文献1の開示内容の全てを本明細書に援用する。

図2に例示する構成では、帰還経路の形成により、熱ノイズの交流成分がリセットトランジスタ26のソースにフィードバックされる。図2に例示する構成では、リセットトランジスタ26のオフの直前まで帰還経路が形成されるので、リセットトランジスタ26のオフに伴って発生するリセットノイズを低減することが可能である。

図3は、本実施の形態に係る撮像装置100の画素10内のレイアウトを示す平面図である。図3は、図4に示す画素10を、半導体基板60に垂直な方向から見たときの、半導体基板60に形成された各素子の配置を模式的に示している。具体的には、図3は、画素10に含まれる増幅トランジスタ22、アドレストランジスタ24およびリセットトランジスタ26の配置を示している。ここでは、増幅トランジスタ22およびアドレストランジスタ24は、紙面における上下方向に沿って直線状に配置されている。

図4は、本実施の形態に係る撮像装置100の画素10のデバイス構造を示す概略断面図である。図4は、図3中のIV−IV線に沿って画素10を切断し、矢印方向に展開した場合の断面図である。

なお、図3および図4において、n型不純物領域である第1拡散領域67nは、リセットトランジスタ26のドレイン領域であり、電荷蓄積領域(FD)である。第1拡散領域67nは、半導体基板60中に位置し、光電変換部12に電気的に接続された拡散領域の一例である。

図3および図4に示すように、本実施の形態に係る撮像装置100における画素10は、第1導電型の不純物を含み、光電変換部12によって変換された信号電荷を蓄積する第1拡散領域67nをソースおよびドレインの一方とし、第1導電型の不純物を含む第2拡散領域68anをソースおよびドレインの他方として含むリセットトランジスタ26を備える。リセットトランジスタ26は、第1拡散領域をソースおよびドレインの一方として含み、第1ゲートを備える第1トランジスタの一例である。

本実施の形態では、第1導電型は、n型である。つまり、第1拡散領域67nおよび第2拡散領域68anは、n型不純物領域である。第1拡散領域67nおよび第2拡散領域68anはそれぞれ、半導体基板60中の異なる位置に設けられている。

さらに、画素10は、増幅トランジスタ22およびアドレストランジスタ24を備える。増幅トランジスタ22およびアドレストランジスタ24は、第2拡散領域をソースおよびドレインの一方として含み、第2ゲートを備える第2トランジスタの一例である。増幅トランジスタ22は、n型不純物を含む第2拡散領域68bnをソースおよびドレインの一方として含み、n型不純物を含む第3拡散領域68cnをソースおよびドレインの他方として含む。アドレストランジスタ24は、n型不純物を含む第2拡散領域68dnをソースおよびドレインの一方として含み、n型不純物を含む第3拡散領域68cnをソースおよびドレインの他方として含む。第2拡散領域68bnおよび68dn、ならびに、第3拡散領域68cnはそれぞれ、半導体基板60中の異なる位置に設けられたn型不純物領域の一例である。

また、本実施の形態に係る撮像装置100では、半導体基板60は第2導電型の不純物を含む。第2導電型は、第1導電型とは異なる導電型であり、本実施の形態ではp型である。図4に模式的に示すように、画素10は、概略的には、半導体基板60の一部と、半導体基板60の上方に配置された光電変換部12と、配線構造80とを含む。配線構造80は、光電変換部12と半導体基板60との間に形成された層間絶縁層90内に配置され、半導体基板60に形成された増幅トランジスタ22と光電変換部12とを電気的に接続する構造を含む。ここでは、層間絶縁層90は、絶縁層90a、絶縁層90b、絶縁層90cおよび絶縁層90d(以下、絶縁層90a〜90dと省略する場合がある)の4層の絶縁層を含む積層構造を有する。配線構造80は、配線層80a、配線層80b、配線層80cおよび配線層80d(以下、配線層80a〜80dと省略する場合がある)の4層の配線層と、これらの配線層間に配置されたプラグpa1、プラグpa2、プラグpa3、プラグpa4、プラグpa5、プラグpa6、プラグpa7(以下、プラグpa1〜pa7などと省略する場合がある)、プラグpb、プラグpcおよびプラグpdを有する。

また、配線層80aは、配線構造80に含まれる複数の配線層のうち半導体基板60に最も近い層である。具体的には、配線層80aは、コンタクトプラグcp1、コンタクトプラグcp2、コンタクトプラグcp3およびコンタクトプラグcp4(以下、コンタクトプラグcp1〜cp4と省略する場合がある)、ならびに、ゲート電極22e、ゲート電極24eおよびゲート電極26eを含む。なお、言うまでもないが、層間絶縁層90中の絶縁層の数および配線構造80中の配線層の数は、この例に限定されず、任意に設定可能である。

光電変換部12は、層間絶縁層90上に配置される。光電変換部12は、層間絶縁層90上に形成された画素電極12a、画素電極12aに対向する透明電極12c、および、画素電極12aと透明電極12cとの間に配置された光電変換層12bを含む。光電変換部12の光電変換層12bは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極12cを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層12bは、典型的には、複数の画素10にわたって連続的に形成される。光電変換層12bは、平面視において、半導体基板60の撮像領域R1の大部分を覆う一枚の平板状に形成されている。つまり、光電変換層12bは、複数の画素10によって共用されている。言い換えると、画素10ごとに設けられた光電変換部12は、光電変換層12bの、画素10ごとに異なる部位を備える。また、光電変換層12bは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。光電変換層12bは、画素10ごとに分離して設けられていてもよい。

透明電極12cは、ITO(Indium Tin Oxide)などの透明な導電性材料から形成され、光電変換層12bの受光面側に配置される。透明電極12cは、典型的には、光電変換層12bと同様に、複数の画素10にわたって連続的に形成される。つまり、透明電極12cは、複数の画素10によって共用されている。言い換えると、画素10ごとに設けられた光電変換部12は、透明電極12cの、画素10ごとに異なる部位を備える。透明電極12cは、画素10ごとに分離して設けられていてもよい。

図4において図示が省略されているが、透明電極12cは、上述の蓄積制御線39との接続を有する。撮像装置100の動作時、蓄積制御線39の電位を制御して透明電極12cの電位と画素電極12aの電位とを異ならせることにより、光電変換で生成された信号電荷を画素電極12aによって収集することができる。例えば、透明電極12cの電位が画素電極12aの電位よりも高くなるように、蓄積制御線39の電位を制御する。具体的には、例えば10V程度の正電圧を蓄積制御線39に印加する。このことにより、光電変換層12bで発生した正孔−電子対のうち、正孔を画素電極12aによって信号電荷として収集することができる。画素電極12aで収集された信号電荷は、配線構造80を介して第1拡散領域67nに蓄積される。

画素電極12aは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極12aは、隣接する他の画素10の画素電極12aから空間的に分離されることにより、他の画素10の画素電極12aから電気的に分離されている。

半導体基板60は、図4に示すように、支持基板61と、支持基板61上に形成された1以上の半導体層とを含む。ここでは、支持基板61として、p型シリコン(Si)基板を例示する。この例では、半導体基板60は、支持基板61上のp型半導体層61p、p型半導体層61p上のn型半導体層62n、n型半導体層62n上のp型半導体層63pおよびp型半導体層63p上のp型半導体層65pを有する。p型半導体層63pは、支持基板61の全面にわたって形成される。p型半導体層65pは、p型半導体層65pよりも不純物の濃度が低いp型不純物領域66pと、p型不純物領域66p中に形成された第1拡散領域67nと、第2拡散領域68an、第2拡散領域68bnおよび第2拡散領域68dnと、第3拡散領域68cnと、素子分離領域69とを有する。

p型半導体層61p、n型半導体層62n、p型半導体層63pおよびp型半導体層65pの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。p型半導体層63pおよびp型半導体層65pにおける不純物濃度は、互いに同程度であり、かつ、p型半導体層61pの不純物濃度よりも高い。p型半導体層61pとp型半導体層63pとの間に配置されたn型半導体層62nは、信号電荷を蓄積する電荷蓄積領域である第1拡散領域67nへの、支持基板61または周辺回路40からの少数キャリアの流入を抑制する。撮像装置100の動作時、n型半導体層62nの電位は、図1に示す撮像領域R1の外側に設けられるウェルコンタクト(不図示)を介して制御される。

また、この例では、半導体基板60は、p型半導体層61pおよびn型半導体層62nを貫通するようにしてp型半導体層63pおよび支持基板61の間に設けられたp型領域64を有する。p型領域64は、p型半導体層63pおよびp型半導体層65pと比較して高い不純物濃度を有し、p型半導体層63pと支持基板61とを電気的に接続する。撮像装置100の動作時、p型半導体層63pおよび支持基板61の電位は、撮像領域R1の外側に設けられる基板コンタクト(不図示)を介して制御される。p型半導体層63pに接するようにp型半導体層65pを配置することにより、撮像装置100の動作時に、p型半導体層65pの電位を、p型半導体層63pを介して制御することが可能である。

半導体基板60には、増幅トランジスタ22、アドレストランジスタ24およびリセットトランジスタ26が形成される。リセットトランジスタ26は、第1拡散領域67nおよび第2拡散領域68anと、半導体基板60上に形成された絶縁層70の一部と、絶縁層70上のゲート電極26eとを含んでいる。ゲート電極26eは、第1ゲートの一例であり、具体的には、リセットトランジスタ26のゲートとして機能する。第1拡散領域67nおよび第2拡散領域68anは、リセットトランジスタ26のドレイン領域およびソース領域としてそれぞれ機能する。第1拡散領域67nは、光電変換部12によって生成された信号電荷を一時的に蓄積する電荷蓄積領域として機能する。

増幅トランジスタ22は、第2拡散領域68bnおよび第3拡散領域68cnと、絶縁層70の一部と、絶縁層70上のゲート電極22eとを含んでいる。ゲート電極22eは、第2ゲートの一例であり、具体的には、増幅トランジスタ22のゲートとして機能する。第2拡散領域68bnおよび第3拡散領域68cnは、増幅トランジスタ22のドレイン領域およびソース領域としてそれぞれ機能する。

第2拡散領域68bnと第1拡散領域67nとの間には素子分離領域69が配置される。素子分離領域69は、例えばp型の不純物拡散領域である。素子分離領域69の不純物濃度は、p型半導体層65pおよびp型不純物領域66pの不純物濃度より高い。素子分離領域69により、増幅トランジスタ22とリセットトランジスタ26とが電気的に分離される。

図4において模式的に示すように、第1拡散領域67nと素子分離領域69とは、第1拡散領域67nがp型不純物領域66p中に形成されることにより、互いに接しないように配置される。例えば、素子分離領域69としてp型不純物領域を用いた場合、第1拡散領域67nと素子分離領域69とが接していると、接合部におけるp型不純物濃度およびn型不純物濃度の双方が高くなる。そのため、第1拡散領域67nと素子分離領域69との接合部周辺に、この高い接合濃度に起因したリーク電流が発生しやすい。換言すれば、第1拡散領域67nと素子分離領域69とが互いに接しないように配置されることで、素子分離領域69に高濃度のp型不純物領域を用いても、pn接合濃度の上昇を抑制し、リーク電流を抑制することができる。また、素子分離領域69としてSTI(Shallow Trench Isolation)を用いる方法があるが、この場合もSTI側壁部での結晶欠陥に起因したリーク電流を低減するために、第1拡散領域67nとSTIとが互いに接しないように配置されることが望ましい。

素子分離領域69は、互いに隣接する画素10間にも配置されており、これらの間で、信号検出回路14同士を電気的に分離する。ここでは、素子分離領域69は、増幅トランジスタ22およびアドレストランジスタ24の組の周囲と、リセットトランジスタ26の周囲とに設けられる。

アドレストランジスタ24は、第3拡散領域68cnおよび第2拡散領域68dnと、絶縁層70の一部と、絶縁層70上のゲート電極24eとを含んでいる。ゲート電極24eは、第2ゲートの一例であり、具体的には、アドレストランジスタ24のゲートとして機能する。この例では、アドレストランジスタ24は、第3拡散領域68cnを増幅トランジスタ22と共有することにより、増幅トランジスタ22に電気的に接続されている。第3拡散領域68cnは、アドレストランジスタ24のドレイン領域として機能し、第2拡散領域68dnは、アドレストランジスタ24のソース領域として機能する。

この例では、リセットトランジスタ26のゲート電極26e、増幅トランジスタ22のゲート電極22eおよびアドレストランジスタ24のゲート電極24eを覆うように絶縁層71が設けられている。絶縁層71は、例えば、シリコン酸化膜である。絶縁層71は、複数の絶縁層を含む積層構造を有していてもよい。

絶縁層70および絶縁層71は、複数のコンタクトホールを有する。ここでは、絶縁層70および絶縁層71に、コンタクトホールh1、コンタクトホールh2、コンタクトホールh3、コンタクトホールh4、コンタクトホールh5、コンタクトホールh6、コンタクトホールh7、コンタクトホールh8、コンタクトホールh9、コンタクトホールh10およびコンタクトホールh11(以下、コンタクトホールh1〜h11などと省略する場合がある)が設けられている。コンタクトホールh1〜h4はそれぞれ、半導体基板60に垂直な方向から見たとき、第1拡散領域67n、ならびに、第2拡散領域68an、第2拡散領域68bnおよび第2拡散領域68dnに重なる位置に形成されている。コンタクトホールh1〜h4は、絶縁層70を貫通する貫通孔である。コンタクトホールh1〜h4の位置にはそれぞれ、コンタクトプラグcp1〜cp4が配置されている。絶縁層70の膜厚は、例えば10nmであるが、これに限らない。

コンタクトホールh5〜h7はそれぞれ、半導体基板60に垂直な方向から見たとき、ゲート電極26e、ゲート電極22eおよびゲート電極24eに重なる位置に形成されている。コンタクトホールh5〜h7は、絶縁層71を貫通する貫通孔である。コンタクトホールh5〜h7の位置にはそれぞれ、プラグpa3、プラグpa2、プラグpa4が配置されている。

コンタクトホールh8〜h11はそれぞれ、半導体基板60に垂直な方向から見たとき、コンタクトプラグcp1〜cp4に重なる位置に形成されている。コンタクトホールh8〜h11は、絶縁層71を貫通する貫通孔である。コンタクトホールh8〜h11の位置にはそれぞれ、プラグpa1、プラグpa5、プラグpa6、プラグpa7が配置されている。

図4に例示する構成において、配線層80aは、コンタクトプラグcp1〜cp4、ならびに、ゲート電極22e、ゲート電極24eおよびゲート電極26eを有する層であり、典型的には、n型不純物がドープされたポリシリコン層である。配線層80aは、配線構造80に含まれる配線層のうち、半導体基板60の最も近くに配置されている。

配線層80bならびにプラグpa1〜pa7は、絶縁層90a内に配置されている。配線層80bは、絶縁層90a内に配置されており、上述の垂直信号線35、アドレス信号線34、電源配線32、リセット信号線36およびフィードバック線53などをその一部に含み得る。

プラグpa1は、コンタクトプラグcp1と配線層80bとを接続している。プラグpa2は、ゲート電極22eと配線層80bとを接続している。つまり、第1拡散領域67nと増幅トランジスタ22のゲート電極22eとは、コンタクトプラグcp1、プラグpa1およびプラグpa2、ならびに、配線層80bを介して互いに電気的に接続されている。

プラグpa3は、配線層80bに含まれるリセット信号線36とゲート電極26eとを接続している。プラグpa4は、配線層80bに含まれるアドレス信号線34とゲート電極24eとを接続している。プラグpa5は、配線層80bに含まれるフィードバック線53とコンタクトプラグcp2とを接続している。プラグpa6は、配線層80bに含まれる電源配線32(図4には示していない)とコンタクトプラグcp3とを接続している。プラグpa7は、配線層80bに含まれる垂直信号線35とコンタクトプラグcp4とを接続している。

この構成により、垂直信号線35は、プラグpa7およびコンタクトプラグcp4を介して第2拡散領域68dnに接続されている。アドレス信号線34は、プラグpa4を介してゲート電極24eに接続されている。電源配線32は、プラグpa6およびコンタクトプラグcp3を介して第2拡散領域68bnに接続されている。リセット信号線36は、プラグpa3を介してゲート電極26eに接続されている。フィードバック線53は、プラグpa5およびコンタクトプラグcp2を介して第2拡散領域68anに接続されている。

なお、垂直信号線35、アドレス信号線34、電源配線32、リセット信号線36およびフィードバック線53の少なくとも1つは、配線層80bではなく、配線層80cまたは80dに含まれてもよい。

絶縁層90b内に配置されたプラグpbは、配線層80bと配線層80cとを接続している。同様に、絶縁層90c内に配置されたプラグpcは、配線層80cと配線層80dとを接続している。絶縁層90d内に配置されたプラグpdは、配線層80dと光電変換部12の画素電極12aとを接続している。配線層80b〜80d、ならびに、プラグpa1〜pa7およびプラグpb〜pdは、典型的には、銅またはタングステンなどの金属、金属窒化物、または金属酸化物などの金属化合物などから形成される。

プラグpa1、プラグpa2、プラグpb〜pd、配線層80b〜80d、コンタクトプラグcp1は、光電変換部12と半導体基板60に形成された信号検出回路14とを電気的に接続する。プラグpa1、プラグpa2、プラグpb〜pd、配線層80b〜80d、コンタクトプラグcp1、光電変換部12の画素電極12a、増幅トランジスタ22のゲート電極22e、および、第1拡散領域67nは、光電変換部12によって生成された信号電荷を蓄積する電荷蓄積ノードとして機能する。

ここで、半導体基板60に形成されたn型不純物領域に着目する。半導体基板60に形成されたn型不純物領域のうち、第1拡散領域67nは、pウェルとしてのp型半導体層65p内に形成されたp型不純物領域66p内に配置される。第1拡散領域67nは、半導体基板60の表面の近傍に形成されており、その少なくとも一部は、半導体基板60の表面に位置している。p型不純物領域66pおよび第1拡散領域67nの間のpn接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能し、電荷蓄積ノードの一部を構成する。

図4に例示する構成において、第1拡散領域67nは、第1領域67aおよび第2領域67bを含む。第1拡散領域67n中の第2領域67bは、第1領域67a内に形成されており、第1領域67aよりも高い不純物濃度を有する。また、第2領域67b上にコンタクトホールh1が位置しており、コンタクトホールh1を介して第2領域67bにコンタクトプラグcp1が接続されている。

上述したように、p型半導体層63pに隣接してp型半導体層65pを配置することにより、撮像装置100の動作時にp型半導体層65pの電位を、p型半導体層63pを介して制御することが可能である。このような構造の採用により、光電変換部12との電気的接続を有するコンタクトプラグcp1と半導体基板60とが接触する部分である、第1拡散領域67nの第2領域67bの周囲に、相対的に不純物濃度の低い領域である、第1拡散領域67nの第1領域67aおよびp型不純物領域66pを配置することが可能になる。コンタクトプラグcp1と半導体基板60との接続部分である第2領域67bの不純物濃度を相対的に高くすることにより、コンタクトプラグcp1と半導体基板60との接続部分の周囲に空乏層が広がること、すなわち、空乏化を抑制する効果が得られる。

このように、コンタクトプラグcp1と半導体基板60とが接触する部分の周囲の空乏化を抑制することにより、コンタクトプラグcp1と半導体基板60との界面における半導体基板60の欠陥準位(「界面準位」とも呼ばれる)に起因するリーク電流を抑制し得る。また、比較的高い不純物濃度を有する第2領域67bにコンタクトプラグcp1を接続することにより、コンタクト抵抗を低減する効果が得られる。

また、この例では、第1拡散領域67nの第2領域67bとp型不純物領域66pとの間に、第2領域67bよりも不純物濃度の低い第1領域67aが介在し、第1拡散領域67nの第2領域67bとp型半導体層65pとの間にも第1領域67aが介在している。第2領域67bの周囲に相対的に不純物濃度の低い第1領域67aを配置することにより、第1拡散領域67nとp型半導体層65pまたはp型不純物領域66pとのpn接合によって形成される電界強度を緩和し得る。この電界強度が緩和されることにより、pn接合によって形成される電界に起因するリーク電流が抑制される。

上述したように、第1拡散領域67nとp型不純物領域66pとの間に空乏層領域が形成される。一般的に、半導体基板60の内部における結晶欠陥密度よりも、半導体基板60の表面付近における結晶欠陥密度の方が高い。そのため、第1拡散領域67nとp型不純物領域66pとが接合する部分であるpn接合部に形成される空乏層領域のうち、半導体基板60の内部のpn接合部に形成される空乏層領域よりも、半導体基板60の表面付近の接合部に形成される空乏層領域の方がリーク電流は大きくなる。

また、半導体基板60の表面の接合部に形成される空乏層領域(以下、「界面空乏層」と記載する)の面積が増大すると、リーク電流が増大し易い。言い換えると、半導体基板60の表面に露出する界面空乏層の面積を小さくすることで、リーク電流を抑制することができる。例えば、界面空乏層の面積を最小にしてもよい。

以下では、図4および図5を用いて、コンタクトプラグcp1およびゲート電極26eの各々の具体的な構成について説明する。

コンタクトプラグcp1は、半導体を含む第1プラグの一例であり、第1拡散領域67nに直接接続されている。コンタクトプラグcp1は、光電変換部12に電気的に接続されている。ここで、電気的に接続されているとは、光電変換部12の画素電極12aと実質的に電位が等しくなることを意味する。なお、配線抵抗は考慮していない。

コンタクトプラグcp2、コンタクトプラグcp3およびコンタクトプラグcp4はそれぞれ、半導体を含む第2プラグの一例である。コンタクトプラグcp2は、第2拡散領域68anに接続されている。コンタクトプラグcp3は、第2拡散領域68bnに接続されている。コンタクトプラグcp4は、第2拡散領域68dnに接続されている。コンタクトプラグcp2、コンタクトプラグcp3およびコンタクトプラグcp4は、光電変換部12には電気的に接続されていない。

本実施の形態では、コンタクトプラグcp1〜cp4はそれぞれ、2つの半導体層が積層された2層構造を有する。また、ゲート電極22e、ゲート電極24eおよびゲート電極26eも同様に、2つの半導体層が積層された2層構造を有する。半導体基板60の表面からのコンタクトプラグcp1の高さとゲート電極26eの高さとは、互いに等しい。また、コンタクトプラグcp1とゲート電極26eとは、互いに同一の組成を有する。

図5は、本実施の形態に係る撮像装置100のコンタクトプラグcp1およびゲート電極26eの近傍を拡大して示す断面図である。具体的には、図5は、図4に示される断面図において、コンタクトプラグcp1およびゲート電極26eを含む範囲を拡大して示している。

図5に示すように、コンタクトプラグcp1は、第1半導体層cp1aと、第1半導体層cp1a上に位置する第2半導体層cp1bとを有する。

第1半導体層cp1aは、絶縁層70上に設けられており、半導体基板60には接触していない。第1半導体層cp1aは、貫通孔cph1を有する。貫通孔cph1は、図5に示すように、絶縁層70に形成されたコンタクトホールh1と繋がっている。具体的には、平面視において、貫通孔cph1とコンタクトホールh1とは、実質的に同じ位置に、同じ大きさおよび同じ形状で設けられている。

第2半導体層cp1bは、貫通孔cph1を介して第1拡散領域67nに接続されている。図5に示すように、断面視において、第2半導体層cp1bは、T字状に形成されている。第2半導体層cp1bの側面と第1半導体層cp1aの側面とは、例えば面一であるが、段差を有してもよい。第2半導体層cp1bの上面および側面、ならびに、第1半導体層cp1aの側面を覆うように絶縁層71が設けられている。第2半導体層cp1bの上面の一部は、絶縁層71に設けられたコンタクトホールh8によって露出している。この露出部分に、プラグpa1が接続されている。

このように、第2半導体層cp1bは、第1拡散領域67nおよびプラグpa1の両方に直接接続されている。第1半導体層cp1aは、第1拡散領域67nおよびプラグpa1のいずれにも直接接続されていない。

第1半導体層cp1aおよび第2半導体層cp1bはそれぞれ、ポリシリコンなどの導電性の半導体材料を用いて形成されている。第1半導体層cp1aおよび第2半導体層cp1bはそれぞれ、第1導電型の不純物を含んでいる。第1導電型の不純物は、例えば、リンなどのn型不純物である。第1半導体層cp1aと第2半導体層cp1bとの組成は、互いに同一であるが、異なっていてもよい。例えば、第1半導体層cp1aに含まれる不純物の濃度は、第2半導体層cp1bに含まれる不純物の濃度より低くてもよく、高くてもよい。

図5に示すように、ゲート電極26eは、第3半導体層26e1と、第3半導体層26e1上に位置する第4半導体層26e2とを有する。第3半導体層26e1は、絶縁層70上に設けられており、半導体基板60には接触していない。第3半導体層26e1の側面と第4半導体層26e2の側面とは、例えば面一であるが、段差を有してもよい。第4半導体層26e2の上面および側面、ならびに、第3半導体層26e1の側面を覆うように絶縁層71が設けられている。第4半導体層26e2の上面の一部は、絶縁層71に設けられたコンタクトホールh5によって露出している。この露出部分に、プラグpa3が接続されている。このように、第4半導体層26e2がプラグpa3に直接接続されており、第3半導体層26e1は、プラグpa3には直接接続されていない。

第3半導体層26e1および第4半導体層26e2はそれぞれ、ポリシリコンなどの導電性の半導体材料を用いて形成されている。第3半導体層26e1および第4半導体層26e2はそれぞれ、第1導電型の不純物を含んでいる。第1導電型の不純物は、例えば、リンなどのn型不純物である。例えば、第3半導体層26e1と第4半導体層26e2との組成は、互いに同一である。例えば、第3半導体層26e1に含まれる不純物の濃度は、第4半導体層26e2に含まれる不純物の濃度より低くてもよく、高くてもよい。

本実施の形態では、第1半導体層cp1aと第3半導体層26e1との組成は、互いに同一である。また、第2半導体層cp1bと第4半導体層26e2との組成は、互いに同一である。具体的には、第1半導体層cp1a、第2半導体層cp1b、第3半導体層26e1および第4半導体層26e2の組成は、互いに同一である。

また、半導体基板60の表面からの第1半導体層cp1aの高さと第3半導体層26e1の高さとは、互いに等しい。例えば、第1半導体層cp1aの膜厚と第3半導体層26e1の膜厚とは、互いに等しい。また、半導体基板60の表面からの第2半導体層cp1bの高さと第4半導体層26e2の高さとは、互いに等しい。例えば、第2半導体層cp1bの膜厚と第4半導体層26e2の膜厚とは、互いに等しい。詳細については後述するが、第1半導体層cp1aと第3半導体層26e1とは、同時に形成される。第2半導体層cp1bと第4半導体層26e2とは、同時に形成される。つまり、コンタクトプラグcp1とゲート電極26eとは、同時に形成される。

上述したように、半導体基板60の表面からのコンタクトプラグcp1の高さとゲート電極26eの高さとは、互いに等しい。これにより、画素10内でのプラグが接続される箇所の凹凸が少なくなるので、プラグpa1およびプラグpa3の形成が容易になる。したがって、プラグpa1とコンタクトプラグcp1との接続、および、プラグpa3とゲート電極26eとの接続の信頼性が高くなる。よって、プラグとコンタクトプラグまたはゲート電極との間の接触不良の発生を抑制することができ、良好なコンタクトを実現することができる。

なお、図4に示す例では、コンタクトプラグcp1〜cp4は、互いに同じ構成を有する。つまり、コンタクトプラグcp1〜cp4のそれぞれは、半導体基板60の表面からの高さが互いに等しい。また、コンタクトプラグcp2〜cp4はそれぞれ、コンタクトプラグcp1と同様に、2つの半導体層の積層構造を有する。コンタクトプラグcp2〜cp4のそれぞれの下層側の第1半導体層は、貫通孔を有している。コンタクトプラグcp2〜cp4のそれぞれの上層側の第2半導体層は、第1半導体層に設けられた貫通孔を介して、半導体基板60に設けられた第2拡散領域68an、第2拡散領域68bnおよび第2拡散領域68dnにそれぞれ接続されている。

また、ゲート電極22e、ゲート電極24eおよびゲート電極26eは、互いに同様の構成を有する。具体的には、ゲート電極22e、ゲート電極24eおよびゲート電極26eのそれぞれは、半導体基板60の表面からの高さが互いに等しい。図4に示す例では、コンタクトプラグcp1〜cp4、ならびに、ゲート電極22e、ゲート電極24eおよびゲート電極26eのそれぞれは、半導体基板60の表面からの高さが互いに等しい。これにより、画素10内の全てのコンタクトプラグおよびゲート電極に対して、良好なコンタクトを実現することができる。

続いて、本実施の形態に係る撮像装置100の製造方法について説明する。まず、図6、図7Aおよび図7Bを用いて撮像装置100の製造方法の概要を説明する。

図6は、本実施の形態に係る撮像装置100の製造方法を示すフローチャートである。図6に示すように、撮像装置100の製造方法では、第1拡散領域67nを有する半導体基板60の上方に半導体膜を形成する第1工程(S10)が行われる。次に、半導体膜の一部を除去することで、第1拡散領域67nに直接接続されたコンタクトプラグcp1と、第1拡散領域67nをソースおよびドレインの一方として含むリセットトランジスタ26のゲート電極26eとを形成する第2工程(S20)が行われる。次に、第1拡散領域67nおよびコンタクトプラグcp1に電気的に接続され、入射光を電荷に変換する光電変換部12を形成する第3工程(S30)が行われる。

半導体膜を形成する第1工程(S10)は、複数の工程を含んでいる。図7Aおよび図7Bはそれぞれ、本実施の形態に係る撮像装置100の製造方法において、半導体膜を形成する第1工程の具体例を示すフローチャートである。

例えば、図7Aに示すように、第1工程では、まず、半導体基板60上に位置する絶縁膜上に、第1半導体膜を形成する第4工程(S11)が行われる。次に、絶縁膜および第1半導体膜の一部を除去し、コンタクトホールh1を形成する第5工程が行われる(S13)。次に、コンタクトホールh1および第1半導体膜上に、第2半導体膜を形成する第6工程(S15)が行われる。次に、第1半導体膜および第2半導体膜に第1導電型の不純物を注入する第7工程(S17)が行われる。最後に、半導体基板60を加熱する第9工程(S19)が行われる。

あるいは、図7Bに示すように、第1工程では、第4工程(S11)と第5工程(S13)との間に、第1半導体膜に第1導電型の不純物を注入する第7工程(S12)が行われてもよい。また、第6工程(S15)の後に、第2半導体膜に第1導電型の不純物を注入する第8工程(S18)が行われてもよい。

以下では、図6、図7Aおよび図7Bに含まれる各工程の具体的な処理について、図8A〜図8Gを用いて説明する。

図8A〜図8Gは、本実施の形態に係る撮像装置100の製造方法に含まれる各工程を説明するための断面図である。なお、図8A〜図8Gは、図面が複雑化することを避けるために、支持基板61、および、半導体基板60のp型半導体層61p、n型半導体層62n、p型半導体層63p、p型領域64、p型不純物領域66pおよび素子分離領域69の図示を省略している。

まず、図8Aに示すように、半導体基板60上に絶縁膜70aおよび第1半導体膜26aを順に形成する(図7Aおよび図7BのステップS11)。なお、絶縁膜70aを形成する前に、半導体基板60には、第1拡散領域67n、第2拡散領域68an、第2拡散領域68bnおよび第2拡散領域68dn、ならびに、第3拡散領域68cnがイオン注入によって形成されている。

より具体的には、半導体基板60上に、プラズマCVD(Chemical Vapor Deposition)などによりシリコン酸化膜などからなる絶縁膜70aを形成する。形成された絶縁膜70aは、所定形状にパターニングされることで、図4に示す絶縁層70になる。絶縁膜70aの膜厚は、例えば10nmである。

次に、半導体基板60上に位置する絶縁膜70a上に第1半導体膜26aを形成する。例えば、絶縁膜70a上にプラズマCVDなどによりポリシリコン膜からなる第1半導体膜26aを形成する。第1半導体膜26aは、所定形状にパターニングされることで、図5に示す第1半導体層cp1aおよび第3半導体層26e1、ならびに、コンタクトプラグcp2〜cp4、ゲート電極22eおよびゲート電極24eの下層側の半導体層になる。

ここで、図7BのステップS12に示すように、第1半導体膜26aに対して、第1導電型の不純物を注入してもよい。例えば、リンなどのn型不純物を注入することで、第1半導体膜26aに導電性を持たせることができる。

次に、図8Bに示すように、第1半導体膜26aの第1領域に位置する部分を除去する。第1領域は、平面視において、第1拡散領域67nに重なる領域を含む。具体的には、第1領域は、平面視において、第1拡散領域67n、ならびに、第2拡散領域68an、第2拡散領域68bnおよび第2拡散領域68dnに重なる領域である。第1領域は、平面視において、第1拡散領域67n、ならびに、第2拡散領域68an、第2拡散領域68bnおよび第2拡散領域68dnの各々の内側に位置し、かつ、各々より狭い領域である。

これにより、図8Bに示すように、第1半導体膜26aに、貫通孔cph1、貫通孔cph2、貫通孔cph3および貫通孔cph4(以下、貫通孔cph1〜cph4などと省略する場合がある)が形成される。貫通孔cph1は、コンタクトプラグcp1の第1半導体層cp1aに設けられた貫通孔である。貫通孔cph2〜cph4はそれぞれ、コンタクトプラグcp2〜cp4の下層側の第1半導体層に設けられた貫通孔である。貫通孔cph1〜cph4の各々には、絶縁膜70aが露出している。

第1半導体膜26aの除去は、フォトリソグラフィとエッチングによって行われる。具体的には、レジストパターンを第1半導体膜26a上に形成した後、ドライエッチングによって第1半導体膜26aの一部を除去する。このとき、貫通孔cph1〜cph4の各々に露出した絶縁膜70aの表面の一部が除去されてもよい。ドライエッチングの後、第1半導体膜26a上に形成されたレジストパターンが除去される。

次に、絶縁膜70aの、第1領域に位置する部分を除去する。具体的には、絶縁膜70aの、貫通孔cph1〜cph4に露出した部分を除去する。絶縁膜70aの除去は、例えばウェットエッチングで行われる。

なお、ウェットエッチングは、等方性エッチングであるため、厚み方向だけでなく、基板水平方向への掘り込みが発生しやすい。しかしながら、絶縁膜70aの膜厚が10nm程度で極薄であるため、掘り込みをほとんど発生させることなく、貫通孔cph1〜cph4内の絶縁膜70aの露出部分を精度良く除去することができる。また、ウェットエッチングでは選択性が高い。したがって、半導体基板60をほとんどエッチングせず、言い換えるとほとんどダメージを与えずに絶縁膜70aをエッチングすることができる。

これにより、図8Cに示すように、コンタクトホールh1〜h4が形成される(図7Aおよび図7BのステップS13)。また、絶縁膜70aがパターニングされることにより、コンタクトホールh1〜h4が設けられた絶縁層70が形成される。コンタクトホールh1〜h4にはそれぞれ、第1拡散領域67n、第2拡散領域68an、第2拡散領域68bnおよび第2拡散領域68dnが露出している。

本実施の形態では、絶縁膜70aの除去にウェットエッチングを利用することで、ドライエッチングの場合に比べて、半導体基板60に与えるダメージを抑制することができる。第1拡散領域67nの表面に欠陥が形成されるのが抑制されるので、第1拡散領域67nへの、または、第1拡散領域67nからのリーク電流を抑制することができる。第2拡散領域68an、第2拡散領域68bnおよび第2拡散領域68dnについても同様である。

次に、図8Dに示すように、コンタクトホールh1〜h4中および第1半導体膜26a上に、第2半導体膜26bを形成する。例えば、第1半導体膜26aの全面にプラズマCVDなどによりポリシリコン膜からなる第2半導体膜26bを形成する。コンタクトホールh1〜h4および貫通孔cph1〜cph4の各々が第2半導体膜26bによって充填される。

ここで、図7AのステップS17または図7BのステップS18に示すように、第2半導体膜26bおよび/または第1半導体膜26aに対して、第1導電型の不純物を注入する。例えば、リンなどのn型不純物を注入することで、第2半導体膜26bおよび/または第1半導体膜26aに導電性を持たせることができる。

さらに、不純物の注入後に、半導体基板60の加熱を行う(図7Aおよび図7BのステップS19)。加熱により、第1半導体膜26aおよび第2半導体膜26bに注入された不純物が均一になるように膜内に拡散する。これにより、第1半導体膜26aおよび第2半導体膜26bの導電性を高めることができる。

以上の工程を経て、半導体基板60の上方に半導体膜、具体的には、第1半導体膜26aおよび第2半導体膜26bの積層構造を形成する第1工程(図6のステップS10)が終了する。

次に、図8Eに示すように、半導体膜の一部を除去することで、コンタクトプラグcp1およびゲート電極26eを形成する(図6のステップS20)。具体的には、第1半導体膜26aおよび第2半導体膜26bのうち、第1領域とは異なる第2領域に位置する部分を除去することで、コンタクトプラグcp1およびゲート電極26eを形成する。

第2領域は、コンタクトプラグcp1〜cp4、ならびに、ゲート電極22e、ゲート電極24eおよびゲート電極26eを形成すべき領域以外の領域である。例えば、第2領域は、平面視において、素子分離領域69に重なる領域である。第1半導体膜26aおよび第2半導体膜26bの、第2領域に位置する部分を除去することで、コンタクトプラグcp1〜cp4、ならびに、ゲート電極22e、ゲート電極24eおよびゲート電極26eが形成される。

第1半導体膜26aおよび第2半導体膜26bの除去は、例えば、フォトリソグラフィとエッチングによって行われる。具体的には、レジストパターンを第2半導体膜26b上に形成した後、ドライエッチングによって第2半導体膜26bおよび第1半導体膜26aの一部を一括して除去する。このとき、絶縁層70の表面の一部が除去されてもよい。ドライエッチングの後、第2半導体膜26b上に形成されたレジストパターンが除去される。

次に、図8Fに示すように、絶縁層71とサイドウォールSWとを形成する。例えば、コンタクトプラグcp1〜cp4、ならびに、ゲート電極22e、ゲート電極24eおよびゲート電極26eの全面を覆うように、プラズマCVDによってシリコン酸化膜を成膜し絶縁層71を形成する。さらに、絶縁層71上にプラズマCVDによってシリコン酸化膜あるいはシリコン窒化膜などを成膜後、エッチバックを行うことにより、サイドウォールSWを形成する。なお、絶縁層71およびサイドウォールSWの形成方法は特に限定されない。

次に、図8Gに示すように、絶縁層90aを形成した後、コンタクトプラグcp1〜cp4、ならびに、ゲート電極22e、ゲート電極24eおよびゲート電極26eの各々に接続するプラグpa1〜pa7を形成する。具体的には、シリコン酸化膜を絶縁層90aとしてプラズマCVDにより成膜した後、フォトリソグラフィおよびエッチングによって、絶縁層90aおよび絶縁層71を貫通する貫通孔を形成する。当該貫通孔に銅などの金属材料を充填することにより、プラグpa1〜pa7を形成する。

以降、配線層80b、絶縁層90b、プラグpb、配線層80c、絶縁層90c、プラグpc、配線層80d、絶縁層90d、プラグpdを順に形成することで、層間絶縁層90および配線構造80を形成する。最後に、画素電極12a、光電変換層12bおよび透明電極12cを順に形成することで、光電変換部12を形成する(図6のステップS30)。

以上の工程を経て、本実施の形態に係る撮像装置100が製造される。

このように、本実施の形態では、コンタクトプラグcp1とゲート電極26eとが同時に形成される。仮に、ゲート電極26eがコンタクトプラグcp1より先に形成された場合、ゲート電極26eに基づく凹凸によって、コンタクトプラグcp1の微細加工が難しくなる場合がある。このため、コンタクトプラグcp1が設計通りの形状に形成されなくなる可能性があり、リーク電流の増加またはコンタクト抵抗の増加などの特性不良の要因となりうる。コンタクトプラグcp1がゲート電極26eより先に形成された場合も同様である。本実施の形態では、ゲート電極26eとコンタクトプラグcp1とが同時に形成されるので、ゲート電極26eおよびコンタクトプラグcp1の両方を適切に形成することができ、特性不良の発生を抑制することができる。

本実施の形態では、コンタクトプラグcp1およびゲート電極26eだけでなく、コンタクトプラグcp1〜cp4、ならびに、ゲート電極22e、ゲート電極24eおよびゲート電極26eが同時に形成される。このため、画素10内での特性不良の発生をより一層抑制することができる。

(他の実施の形態) 以上、本開示に係る撮像装置およびその製造方法について、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したものや、実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。

例えば、光電変換部12は、半導体基板60内に形成されたフォトダイオードであってもよい。つまり、撮像装置100は、積層型の撮像装置でなくてもよい。

また、例えば、コンタクトプラグcp1およびゲート電極26eなどに注入される第1導電型の不純物は、p型不純物であってもよい。例えば、コンタクトプラグcp1およびゲート電極26eは、ボロンなどのp型不純物を含むポリシリコン層であってもよい。

また、例えば、コンタクトプラグcp1とゲート電極26eとは、異なる組成を有してもよい。具体的には、コンタクトプラグcp1に含まれる不純物の濃度と、ゲート電極26eに含まれる不純物の濃度とは、異なっていてもよい。また、コンタクトプラグcp1に含まれる不純物と、ゲート電極26eに含まれる不純物とは、異なる種類の不純物であってもよい。コンタクトプラグcp2〜cp4およびゲート電極22eおよび24eについても同様である。また、第1半導体層cp1a、第2半導体層cp1b、第3半導体層26e1および第4半導体層26e2の少なくとも1つは、他と異なる組成を有してもよい。

また、例えば、第1半導体層cp1aの膜厚と第3半導体層26e1の膜厚とは異なっていてもよい。同様に、第2半導体層cp1bと第4半導体層26e2の膜厚とは異なっていてもよい。例えば、第1半導体層cp1aの膜厚が第3半導体層26e1の膜厚より小さく、第2半導体層cp1bの膜厚が第4半導体層26e2の膜厚より大きくてもよい。各膜厚が調整されることで、コンタクトプラグcp1の高さとゲート電極26eの高さとが一致していればよい。

また、例えば、加熱工程(図7Aおよび図7BのステップS19)は、第2工程(図6のステップS20)の後に行われてもよい。また、加熱工程は、不純物を注入する第7工程の後に、複数回行われてもよい。

また、本開示の実施の形態および変形例によれば、リーク電流による影響を低減し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ22、アドレストランジスタ24およびリセットトランジスタ26の各々は、NチャネルMOSFETであってもよいし、PチャネルMOSFETであってもよい。各トランジスタがPチャネルMOSFETである場合、第1導電型の不純物がp型不純物であり、第2導電型の不純物がn型不純物である。これらのトランジスタの全てがNチャネルMOSFETまたはPチャネルMOSFETのいずれかに統一されている必要もない。画素中のトランジスタの各々をNチャネルMOSFETとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。

また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

本開示によれば、暗電流による影響を抑制して高画質で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。

10 画素 12 光電変換部 12a 画素電極 12b 光電変換層 12c 透明電極 14 信号検出回路 16 フィードバック回路 22 増幅トランジスタ 22e、24e、26e ゲート電極 24 アドレストランジスタ 26 リセットトランジスタ 26a 第1半導体膜 26b 第2半導体膜 26e1 第3半導体層 26e2 第4半導体層 32 電源配線 34 アドレス信号線 35 垂直信号線 36 リセット信号線 39 蓄積制御線 40 周辺回路 42 負荷回路 44 カラム信号処理回路 46 垂直走査回路 48 水平信号読み出し回路 49 水平共通信号線 50 反転増幅器 53 フィードバック線 60 半導体基板 61 支持基板 61p、63p、65p p型半導体層 62n n型半導体層 64 p型領域 66p p型不純物領域 67a 第1領域 67b 第2領域 67n 第1拡散領域 68an、68bn、68dn 第2拡散領域 68cn 第3拡散領域 69 素子分離領域 70、71、90a、90b、90c、90d 絶縁層 70a 絶縁膜 80 配線構造 80a、80b、80c、80d 配線層 90 層間絶縁層 100 撮像装置 R1 撮像領域 R2 周辺領域 cp1、cp2、cp3、cp4 コンタクトプラグ cp1a 第1半導体層 cp1b 第2半導体層 cph1、cph2、cph3、cph4 貫通孔 h1、h2、h3、h4、h5、h6、h7、h8、h9、h10、h11 コンタクトホール pa1、pa2、pa3、pa4、pa5、pa6、pa7、pb、pc、pd プラグ