本発明は、柱状半導体装置と、その製造方法に関する。

近年、代表的な柱状半導体装置であるSGT(Surrounding Gate Transistor)は、高集積な半導体装置を提供する半導体素子として注目されている。また、SGTを有する半導体メモリ装置の更なる高集積化、高性能化が求められている。

通常のプレナー型MOSトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に存在する。これに対して、SGTのチャネルは、半導体基板の上表面に対して垂直な方向に存在する(例えば、非特許文献1を参照)。このため、SGTはプレナー型MOSトランジスタと比べ、半導体装置の高密度化が可能である。

図10に、NチャネルSGTの構造模式図を示す。P型又はi型(真性型)の導電型を有するSi柱100(以下、シリコン半導体柱を「Si柱」と称する。)内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるN⁺領域101a、101b(以下、ドナー不純物を高濃度で含む半導体領域を「N⁺領域」と称する。)が形成されている。このソース、ドレインとなるN⁺領域101a、101b間のSi柱100の部分がチャネル領域102となる。このチャネル領域102を囲むようにゲート絶縁材料層103が形成されている。このゲート絶縁材料層103を囲むようにゲート導体層104が形成されている。SGTでは、ソース、ドレインとなるN⁺領域101a、101b、チャネル領域102、ゲート絶縁材料層103、ゲート導体層104が、単一のSi柱100内に形成される。このため、平面視において、SGTの占有面積は、プレナー型MOSトランジスタの単一のソース又はドレインN⁺領域の占有面積に相当する。そのため、SGTを有する回路チップは、プレナー型MOSトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化が実現できる。

実際のLSI回路チップ上には図10に示したSGTが多数形成されている。各SGTのソース、ドレイン、ゲート導体層は、他のSGTのソース、ドレイン、ゲート導体層、または外部回路に繋がる配線と、回路設計に従って、接続されている。この接続方法は、LSI回路チップの集積度、性能、製造の容易性に大きく影響を与える。

Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

H.Itoh, T.Moriya, and M.Kashiwagi : " Selective CVD of tungsten and its applications to MOSLSI ", Solid-State Techn., November, pp.83 (1986)

SGTを用いたLSI回路の高密度化、高性能化、低コスト化の実現が求められている。

本発明の第1の観点に係る、柱状半導体装置は、 基板上に、垂直方向に配置される第1の半導体柱と、 前記第1の半導体柱の下方にある第1の不純物領域と、 前記第1の不純物領域に繋がり、且つ水平方向に延びている、半導体または導体よりなる第1不純物領域接続層と、 前記第1の半導体柱の上方にある第2の不純物領域と、 前記第1の不純物領域と、前記第2の不純物領域の間にある前記第1の半導体柱を囲んだ第1のゲート絶縁層と、 前記第1の絶縁層を囲んだ第1のゲート導体層と、 前記基板上に、垂直方向に配置される第2の半導体柱と、 前記第2の半導体柱の下方にある第3の不純物領域と、 前記第2の半導体柱の上方にある第4の不純物領域と、 前記第3の不純物領域と、前記第4の不純物領域の間にある前記第2の半導体柱を囲んだ第2のゲート絶縁層と、 前記ゲート絶縁層を囲んだ第2のゲート導体層と、 前記第2のゲート導体層に繋がり、且つ水平方向に延びている導体よりなる第2ゲート接続導体層と、 前記第1不純物領域接続層と、前記第2ゲート接続導体層と、に繋がり、且つ、平面視において、少なくとも前記第2ゲート接続導体層に重なる部分の底部の垂直方向での位置が、前記第2のゲート導体層と、前記第2ゲート接続導体層と、の上表面位置より低い第1のコンタクトホールと、 前記第1のコンタクトホール内に前記第1の不純物領域と、前記第2ゲート接続導体層と、に繋がる第1の接続導体層を有する、 ことを特徴とする。

前記柱状半導体装置において、前記第1の接続導体層の上表面位置が、垂直方向において、前記第2のゲート導体層、及び前記第2ゲート接続導体層の上表面位置より下にある、 ことが望ましい。 前記柱状半導体装置において、前記第2のゲート導体層と、前記第2ゲート接続導体層と、が同じ材料層よりなる、 ことが望ましい。

前記柱状半導体装置において、平面視において、前記第1のコンタクトホールが、 前記第1不純物領域接続層上または前記第2ゲート接続導体層上にある第2のコンタクトホールと、 前記第2のコンタクトホールが前記第1不純物領域接続層上にある場合は、前記第2ゲート接続導体層とに繋がり、前記第2のコンタクトホールが前記第2ゲート接続導体層上にある場合は、前記第1不純物領域接続層に繋がる、第3のコンタクトホールと、よりなり、 前記第3のコンタクトホールの底部が、前記第2のゲート導体層、及び前記第2ゲート接続導体層の上表面位置より下にあり、 前記第1の接続導体層が、前記第2のコンタクトホール内にある第2の接続導体層と、前記第2の接続導体層に繋がり、且つ前記第3のコンタクトホール内にある第3の接続導体層と、よりなる、 ことが望ましい。

前記柱状半導体装置において、前記第1のゲート導体層に繋がり、且つ水平方向に延びている第1ゲート接続導体層と、 前記第1ゲート接続導体層と、前記第2ゲート接続導体層との側面を囲んだ第1の層間絶縁層と、 前記第1の層間絶縁層側面を囲んだ、前記第1の層間絶縁層と異なる材料であり、且つ前記第1のコンタクトホール形成のための第2の層間絶縁層とを有する、 ことが望ましい。

前記柱状半導体装置において、前記第1ゲート接続導体層側面と、前記第2ゲート接続導体層の側面と、前記第1の接続導体層側面と、の間にシリコン酸化膜の誘電率より低い誘電率の第3の層間絶縁層を有する、 ことが望ましい。

前記柱状半導体装置において、前記第1ゲート接続導体層側面と、前記第2ゲート接続導体層の側面と、の片方または両方と、前記第1の接続導体層側面と、の間に、空孔がある第4の層間絶縁層を有する、 ことが望ましい。

前記柱状半導体装置において、前記第3のコンタクトホールの底に繋がり、且つ前記第3のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第4のコンタクトホールと、 前記第4のコンタクトホール内に、第4の接続導体層を有する、 ことが望ましい。

前記柱状半導体装置において、前記第1のコンタクトホールの底部が前記第1の不純物領域の内部にある、ことが望ましい。

本発明の第2の観点に係る、柱状半導体装置の製造方法は、 第1の不純物領域、第1の半導体柱及び第2の不純物領域が、基板上に垂直方向に階層的に配置されると共に、第3の不純物領域、第2の半導体柱及び第4の不純物領域が、基板上に垂直方向に階層的に配置されており、 前記第1の不純物領域は、前記第1の半導体柱の下方に配置されており、 前記第3の不純物領域は、前記第2の半導体柱の下方に配置されており、 半導体または導体の第1不純物領域接続層が、前記第1の不純物領域に繋がり、且つ水平方向に延びており、 前記第1の半導体柱を囲むように第1のゲート絶縁層を形成する工程と、 前記第2の半導体柱を囲むように第2のゲート絶縁層を形成する工程と、 前記第1のゲート絶縁層を囲むように第1のゲート導体層を形成する工程と、 前記第2のゲート絶縁層を囲むように第2のゲート導体層を形成する工程と、 前記第2のゲート導体層に繋がり、且つ水平方向に延びた第2ゲート接続導体層を形成する工程と、 前記第1不純物領域接続層と、前記第2ゲート接続導体層と、に繋がり、且つ、平面視において、少なくとも前記第2のゲート導体層に重なる部分の底部の垂直方向での位置が、前記第2のゲート導体層、及び前記第2ゲート接続導体層の上表面位置より低い第1のコンタクトホールを形成する工程と、 前記第1のコンタクトホール内に前記第1の不純物領域と、前記第2ゲート接続導体層と、に繋がる第1の接続導体層を形成する工程を有する、 ことを特徴とする。

前記方法において、前記第1の接続導体層の上表面位置が、垂直方向において、前記第2のゲート導体層、及び前記第2ゲート接続導体層の、上表面位置より下になるように形成する、 ことが望ましい。 前記方法において、前記第2のゲート導体層と、前記第2ゲート接続導体層と、を同じ材料層で形成する、ことが望ましい。

前記方法において、前記第1不純物領域接続層上に、第2のコンタクトホールを形成する工程と、 前記第2のコンタクトホール内に第2の接続導体層を形成する工程と、 前記第2のコンタクトホール上と、前記第2ゲート接続導体層上と、に繋がる第3のコンタクトホールを形成する工程と、 第3のコンタクトホール内に第3の接続導体層を形成する工程を有し、 前記第2のコンタクトホールと、前記第3のコンタクトホールとが、合わさって前記第1のコンタクトホールであり、 前記第2の接続導体層と、第3の接続導体層と、が合わさって前記第1の接続導体層となっている、 ことが望ましい。

前記方法において、前記第2ゲート接続導体層上に、第4のコンタクトホールを形成する工程と、 前記第4のコンタクトホール内に第4の接続導体層を形成する工程と、 前記第4のコンタクトホール上と、前記第1不純物接続層上と、に繋がる第5のコンタクトホールを形成する工程と、 前記第5のコンタクトホール内に第5の接続導体層を形成する工程を有し、 前記第4のコンタクトホールと、前記第5のコンタクトホールとが、合わさって前記第1のコンタクトホールであり、 前記第4の接続導体層と、第5の接続導体層と、が合わさって前記第1の接続導体層となっている、 ことが望ましい。

前記方法において、前記第1ゲート接続導体層と、前記第2ゲート接続導体層との側面を囲んだ第1の層間絶縁層を形成する工程と、 前記第1の層間絶縁層側面を囲み、前記第1の層間絶縁層と異なる材料であり、且つ前記第1のコンタクトホール形成のためのエッチング種が前記第1の層間絶縁層より高いエッチング速度である第2の層間絶縁層を形成する工程とを有する、 ことが望ましい。

前記方法において、前記第1の接続導体層側面を囲み、且つ比誘電率がシリコン酸化膜より低い第3の層間絶縁層を形成する工程を有する、 ことが望ましい。

前記方法において、前記第1の接続導体層を囲み、且つその中に空孔がある第4の層間絶縁層を形成する工程を有する、ことが望ましい。

前記方法において、前記第3のコンタクトホールの底に繋がり、且つ前記第3のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第6のコンタクトホールを形成する工程と、 前記第3のコンタクトホールと、前記第6のコンタクトホールとの内側に、第6の接続導体層を有する、 ことが望ましい。

前記方法において、前記第4のコンタクトホールの底に繋がり、且つ前記第4のコンタクトホールより下方にある半導体、または導電層である材料層まで繋がった第7のコンタクトホールを形成する工程と、 前記第4のコンタクトホールと、前記第7のコンタクトホールとの内側に、第7の接続導体層を形成する工程を有する、 ことが望ましい。

前記方法において、前記第1のコンタクトホールの底部が、前記第1不純物領域接続層の内部にある、ことが望ましい。

本発明によれば、SGTを有する柱状半導体メモリ装置において、1つのメモリセルが少なくとも3個の半導体柱より形成され、且つ少ない数のメモリセル内の配線層を繋ぐコンタクトホールにより形成される。これにより、高密度のSRAMセル回路が実現できる。

本発明の第1実施形態に係るSGTを有する柱状半導体メモリ装置を説明するためのSRAMセル回路図である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第1実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

本発明の第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

本発明の第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

本発明の第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

本発明の第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

本発明の第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

本発明の第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第2実施形態に係るSGTを有する柱状半導体メモリ装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第1実施形態に係るSGTを有するインバータチエーン回路装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第1実施形態に係るSGTを有するインバータチエーン回路装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第1実施形態に係るSGTを有するインバータチエーン回路装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

第1実施形態に係るSGTを有するインバータチエーン回路装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

本発明の第2実施形態に係るSGTを有するインバータチエーン回路装置の製造方法を説明するための平面図(a)と断面構造図(b)、(c)、(d)である。

従来例のSGTを示す模式構造図である。

以下、本発明の実施形態に係る、SGTを有する柱状半導体メモリ装置の製造方法について、図面を参照しながら説明する。

(第1実施形態) 以下、図1、図2A〜図2Kを参照しながら、本発明の第1実施形態に係る、SGTを有する柱状半導体メモリ装置であるSRAMセルの製造方法について説明する。

図1に、本実施形態のSRAMセル構造の等価回路図を示す。本SRAMセル回路は2個のインバータ回路を含んでいる。1つのインバータ回路は負荷トランジスタとしてのPチャネルSGT_Pc1と、駆動トランジスタとしてのNチャネルSGT_Nc1と、から構成されている。もう1つのインバータ回路は負荷トランジスタとしてのPチャネルSGT_Pc2と、駆動トランジスタとしてのNチャネルSGT_Nc2と、から構成されている。PチャネルSGT_Pc1のゲートとNチャネルSGT_Nc1のゲートが接続されている。PチャネルSGT_Pc2のドレインとNチャネルSGT_Nc2のドレインが接続されている。PチャネルSGT_Pc2のゲートとNチャネルSGT_Nc2のゲートが接続されている。PチャネルSGT_Pc1のドレインとNチャネルSGT_Nc1のドレインが接続されている。

図1に示すように、PチャネルSGT_Pc1、Pc2のソースは電源端子Vddに接続されている。そして、NチャネルSGT_Nc1、Nc2のソースはグランド端子Vssに接続されている。選択NチャネルSGT_SN1、SN2が2つのインバータ回路の両側に配置されている。選択NチャネルSGT_SN1、SN2のゲートはワード線端子WLtに接続されている。選択NチャネルSGT_SN1のソース、ドレインはNチャネルSGT_Nc1、PチャネルSGT_Pc1のドレインとビット線端子BLtに接続されている。選択NチャネルSGT_SN2のソース、ドレインはNチャネルSGT_Nc2、PチャネルSGT_Pc2のドレインと反転ビット線端子BLRtに接続されている。このように、本実施形態のSRAMセルを有する回路(以下、「SRAMセル回路」という。)は、2個のPチャネルSGT_Pc1、Pc2と、4個のNチャネルSGT_Nc1、Nc2、SN1、SN2とからなる合計6個のSGTから構成されている。

以下に、図1に示すSRAMセルの等価回路に係る、第1実施形態のSRAMセル構造の製造フローを説明する。 まず、図2Aに示すように、P層基板1上にエピタキシャル成長法によりN層2を形成する。そして、N層2表層に例えばイオン注入法により、N⁺層3a、3b、P⁺層4を形成する。そして、N⁺層3a、3b、P⁺層4上にエピタキシャル成長法によりi層5を形成する。そして、i層5上に酸化シリコン(SiO₂)層(図示せず)と、窒化シリコン(SiN)層(図示せず)と、SiO₂層(図示せず)と、よりなる絶縁材料層6を形成する。なお、N層2は、P層基板1に含まれているアクセプタ不純物濃度よりも、多くのドナー不純物濃度を含んでいるのが望ましい。そして、N⁺層3a、3b、P⁺層4はSGTのソース、またはドレインとなるので、出来るだけ高い濃度のドナー、またはアクセプタ不純物を含んでいることが望ましい。そして、i層5はアクセプタ、及びドナー不純物を含まない固有形(Intrinsic conductivity type)だけでなく、ドナーまたはアクセプタ不純物を含んだP層、またはN層であってもよい。

次に、図2Bに示すように、リソグラフィ法と、絶縁材料層6のRIE(Reactive Ion Etching)法により、i層5上に絶縁材料層6a、6bを形成する。そして、絶縁材料層6a、6bをマスクにして、i層5、N⁺層3a、3b、P⁺層4、N層2、P層1をエッチングして、絶縁材料層6aの下にi層5a、N⁺層3aa、3bb、P⁺層4a、N層2a、P層基板1aよりなるSi柱台と、絶縁材料層6bの下にi層5b、N⁺層3cc(図示せず)、3dd(図示せず)、P⁺層4b、N層2b、P層基板1aよりなるSi柱台と、を形成する。

次に、図2Cに示すように、リソグラフィ法とRIE法とを用いて、絶縁材料層6aをパターンニングして、絶縁材料層10a、10b、10c、10d(図示せず)、10e、10fを形成する。そして、絶縁材料層10a〜10fをマスクにして、絶縁材料層6a、6b、i層5a、5b、N⁺層3aa、3bb、3cc、3ddをエッチングして、Si柱11a、11b、11c、11d、11e、11fを形成する。Si柱11a〜11fの底部にN⁺層12a、12b、12c(図示せず)、12d(図示せず)、P⁺層13a、13bが形成される。そして、N⁺層12a、12b下にあって、P層基板1a上にN層2aが形成される。そして、N⁺層12c、12d下のP層基板1a上にN層2bが形成される。そして、薄いSiO₂層(図示せず)を全体に形成した後、全体にSiN層(図示せず)を被覆する、そして、Si柱11a〜11fの外周部に、上表面の位置が、N⁺層12a、12b、12c、12d、P⁺層13a、13bの上表面より、上にあるSiO₂層15を形成する。そして、SiO₂層15の上表面より、上部のSi柱11a〜11fを囲んだSiN層と、SiO₂層を除去する。そして、例えば化学洗浄(Chemical Cleaning)により、薄いSiO₂層(図示せず)をSi柱11a〜11fの側面に形成した後に、全体にゲート絶縁材料層である酸化ハフニウム(HfO₂)層16を、ALD(Atomic Layer Deposition)法を用いて、形成する。そして、全体にゲート導体層である窒化チタン(TiN)層17を形成する。

次に、図2Dに示すように、タングステン(W)膜(図示せず)を、その上表面位置が絶縁材料層10a〜10fより上になるように形成する。そして、CMP(Chemical Mechanical Polish)法により、W層と、TiN層17を研磨して、上表面位置が絶縁材料層10a〜10fの上表面位置と同じくなるW層20とTiN層17a、HfO₂層16aを形成する。

次に、図2Eに示すように、RIE(Reactive Ion Etching)法を用いて、W層20とTiN層17aをエッチバック(Etch Back)して、W層20aとTiN層17bを形成する。

次に、図2Fに示すように、リソグラフィ法とRIE法とを用いて、平面視において、Si柱11aを囲むW層22a、TiN層23aと、Si柱11b、11cとを囲むW層22b、TiN層23bと、Si柱11d、11eとを囲むW層22c、TiN層23cと、Si柱11fとを囲むW層22d、TiN層23d(図示せず)を形成する。

次に、図2Gに示すように、全体にSiO₂層(図示せず)を被覆した後に、CMP法によりSiO₂層の上表面位置が絶縁層10a〜10fの上表面位置と同じくなるように研磨してSiO₂層25を形成する。そして、全体にSiN層26を形成する。そして、リソグラフィ法とRIE法を用いて、SiN層26とSiO₂層25をエッチングして、底部がW層22a〜22dの上表面となる、平面視において、N⁺層12a、P⁺層13aと、W層22cに繋がる空孔27aと、N⁺層12d、P⁺層13bと、W層22bに繋がる空孔27bと、を形成する。なお、SiO₂層25上の空孔27a、27bの底部は、SiO₂層25のオーバーエッチングにより、W層22a〜22dの上表面より下になる。

次に、図2Hに示すように、更にW層22a〜22dのエッチングを進める。そして、更にSiO₂層25のエッチングを進める。これにより、底部がW層22cの上表面より下にあり、且つ平面視において、N⁺層12aとP⁺層13aと境界上あり、且つその底部がN⁺層12a、P⁺層13aの上表面位置、またはN⁺層12a、P⁺層13aの内部になるように形成したコンタクトホール27aaを形成する。同じく、底部がW層22bの上表面より下にあり、且つ平面視においてN⁺層12dと、P⁺層13bとの境界上にあり、且つその底部がN⁺層12d、P⁺層13bの上表面位置、またはN⁺層12d、P⁺層13bの内部になるように形成したコンタクトホール27aaを形成する。

次に、図2Iに示すように、ALD法を用いてコンタクトホール27aa、27bb内に、例えばTiとTiNとからなるバリヤ導体層(図示せず)を形成する。そして、続けて全体にW層(図示せず)を、その上表面位置が、絶縁材料層10a〜10f、SiO₂層25の上表面位置より高く形成する。そして、CMP法により、SiO₂層25上の、W層とバリヤ導体層を研磨して除去する。そして、コンタクトホール27aa、27bb内のW層とバリヤ導体層との上部をエッチングして、バリヤ導体層28a、28b、W層29a、29bを形成する。これにより、バリヤ導体層28a、W層29aを介して、N⁺層12a、P⁺層13aと、W層22cとが接続される。同様に、バリヤ導体層28b、W層29bを介して、N⁺層12d、P⁺層13bと、W層22bとが接続される。そして、全体にSiO₂層(図示せず)を、その上表面位置が絶縁材料層10a〜10fの上表面位置より高く形成する。そして、CMP法により、上表面位置が絶縁材料層10a〜10fの上表面位置と同じになるようにSiO₂層を研磨して、コンタクトホール27aa、27bb内の、バリヤ導体層28a、28b、W層29a、29b上にSiO₂層30a、30bを形成する。

次に、図2Jに示すように、RIE法によりSiO₂層25、30a、30bの上層をエッチングする。そして、Si柱11a〜11fの外周部にSiO₂層32を形成する。そして、リソグラフィ法とイオン注入法により、Si柱11a、11c、11d、11fの頂部にN⁺層33a、33c、33d(図示せず)、33f(図示せず)と、Si柱11b、11eの頂部にP⁺層33b、33eを形成する。なお、N⁺層33a、33c、33d、33fと、P⁺層33b、33eとは、SGTのソース、またはドレインになるので、できるだけ多くのドナー、またはアクセプタ不純物を含んでいることが望ましい。

次に、図2Kに示すように、全体にSiO₂層35を形成する。そして、リソグラフィ法とRIEエッチング法により、W層22a、22d上にコンタクトホール36a、36dと、Si柱11c、11d上にコンタクトホール36b、36dと、を形成する。そして、SiO₂層35上に、コンタクトホール36a、36bを介して、W層22a、22dと繋がったワード配線金属層WLと、コンタクトホール36b、36cを介して、N⁺層33c、33dに繋がったグランド配線金属層Vss1、Vss2を形成する。そして、全体にSiO₂層37を形成する。そして、リソグラフィ法とRIEエッチング法を用いて、Si柱11a、11b、11e、11f上にコンタクトホール38a、38b、38c、38dを形成する。そして、SiO₂層37上に、コンタクトホール38aを介してN⁺層33aに繋がったビット配線金属層BLと、コンタクトホール38b、38cを介して、P⁺層33b、33eに繋がった電源配線金属層VDDと、コンタクトホール38dを介して、N⁺層33fに繋がった反転ビット配線金属層RBLと、を形成する。これにより、P層基板1a上に、SRAMセル回路が形成される。

本実施形態では、以下のような特徴が供せられる。 1.本実施形態では、N⁺層12a、P⁺層13aと、ゲートTiN層17bに繋がったW層22cと、がW層29aを介して接続されている。W層29aは、W層22c内では、コンタクトホール27aaに埋め込まれた構造になっている。同様に、W層29bは、W層22b内では、コンタクトホール27bbに埋め込まれた構造になっている。これにより、この埋め込みがない場合と比べて、W層22cとW層29aと、が確実に接続される。そして、W層22cとW層29aの接続面積を大きくできるため、この埋め込みがない場合と比べて、W層22cとW層29aと、の接続抵抗を小さくできる。これは、W層22bとW層29bにおいても同様である。 2.本実施形態では、W層29a、29bの上表面位置が、ゲートTiN層23a、23b、23c、23dの上面位置、およびゲートTiN層23a、23b、23c、23dに繋がるW層22a、22b、22c、22dの上表面位置とより低くなっている。これにより、W層29a、29bの上表面位置が、ゲートTiN層23a、23b、23c、23d、およびW層22a、22b、22c、22dの上表面位置より確実に低くできるので、W層29a、29bと、SiO₂層35上に形成されたワード配線金属層WL、グランド配線金属層VSS1、VSS2との電気的短絡不良を確実に防止できる。そして、W層29a、29bと、例えばゲートTiN層23a〜23d、W層22a〜22dと、の結合容量を小さく出来る。これにより、駆動電圧の低減による低消費電力化を図ることができる。 3.本実施形態では、コンタクトホール27aaの底部は、W層22cの上表面より下にあり、且つ平面視において、N⁺層12aとP⁺層13aと境界上あり、且つその底部がN⁺層12a、P⁺層13aの上表面位置、またはN⁺層12a、P⁺層13aの内部になるように形成した。コンタクトホール27aaの底部がN⁺層12a、P⁺層13aの内部になるように形成することにより、W層29aと、N⁺層12a、P⁺層13aとの接触面積を広くすることができる。これにより、W層29aと、N⁺層12a、P⁺層13aとの接続抵抗を低くできる。この接続抵抗減少効果は、平面視におけるコンタクトホール27aaの面積が小さくなるほど大きい。このため、SGT回路の高集積化に対して有効となる。

(第2実施形態) 以下、図3A〜図3Eを参照しながら、本発明の第2実施形態に係る、SGTを有する柱状半導体メモリ装置であるSRAMセルの製造方法について説明する。

図3Aに示すように、図2Gにおける空孔27a、27bを形成する前までを第1実施形態と同じ工程を行った後、リソグラフィ法と、SiN層26、SiO₂層25のRIEエッチング法により、平面視において、N⁺層12aとP⁺層13aの境界を含む領域上と、N⁺層12dとP⁺層13bの境界を含む領域上と、にコンタクトホール40a、40bを形成する。

次に、図3Bに示すように、コンタクトホール40a、40b内に、その上表面位置が、W層22a〜22dの上表面位置より低くなるように、バリヤ導体層41a、41b(図示せず)と、W層42a、42b(図示せず)と、を形成する。そして、W層42a、42bと、バリヤ導体層41a、41bとの上にあって、且つコンタクトホール40a、40b内にSiO₂層43a、43bを形成する。

次に、図3Cに示すように、全体にSiN層45を形成した後、平面視において、コンタクトホール40aと、W層22cに繋がるコンタクトホール46aと、コンタクトホール40bと、W層22bに繋がるコンタクトホール46bを、リソグラフィ法と、SiN層45、SiO₂層25のRIEエッチング法により、形成する。この場合、コンタクトホール46aの底部は、W層42a、22cの上表面になっており、コンタクトホール46bの底部は、W層42b、22bの上表面になっている。

次に、図3Dに示すように、続けてW層42a、42b、22c、22b、バリヤ導体層41a、41bをエッチングする。これにより、W層22c、22b上表面から内部に繋がる凹みをもつコンタクトホール46aa、46bbが形成される。

次に、図3Eに示すように、コンタクトホール46aa、46bb内とSiN層45上にバリヤ導体層(図示せず)とW層(図示せず)を形成し、CMP法によりバリヤ導体層とW層をSiO₂層25の上表面まで研磨する。そして、バリヤ導体層とW層をRIE法によりエッチングする。そして、バリヤ導体層41a、41bとW層42a、42bとの上に、その上表面位置が、ゲートW層22a〜22dの上表面位置より低い、バリヤ導体層48a、48bとW層49a、49bとを形成する。そして、バリヤ導体層48a、48bとW層49a、49b上のコンタクトホール46aa、46bb内にSiO₂層50a、50bを形成する。そして、図2I〜図2Kと同じ工程を行うことにより、P層基板1a上にSRAM回路が形成される。

本実施形態では、以下のような特徴が供せられる。 第1実施形態では、N⁺層12a、P⁺層13aとW層22cとの接続、及びN⁺層12d、P⁺層13bと、W層22bとの接続を、一度のリソグラフィ法とRIEエッチング法により形成したコンタクトホール27aa、27bbを介して行った(図2H参照)。これに対して、本実施形態では、最初のコンタクトホール40a、40bは、N⁺層12a、12d、P⁺層13a、13bの上面に形成され、且つ2回目目のコンタクトホール46aa、46bbは、最初のコンタクトホール40a、40b内を、上面位置がW層22a〜22dの上表面位置までWを埋め込んだ後に形成した。このため、2回目目のコンタクトホール46aa、46bbは、W層42a、42bと、W層22b、22cとの上で同じ深さに形成することができる。これにより、W層49a、49bを確実に形成することができる。

(第3実施形態) 以下、図4A、図4Bを参照しながら、本発明の第3実施形態に係る、SGTを有する柱状半導体メモリ装置であるSRAMセルの製造方法について説明する。

図4Aに示すように、第2実施形態の図3Dに示した工程までを行い、バリヤ導体層41a、41bとW層42a、42bとの上にあって、且つコンタクトホール46aa、46bbの底部にWの選択エピタキシャル法を用いてW層51a、51bとを形成する。Wの選択成長法(非特許文献2を参照)では、絶縁材料層であるSiO₂層25と絶縁材料層10a〜10fとの表面にはW原子が付着せず、コンタクトホール46aaの底部のW層42a、22c上、バリヤ導体層41a上と、コンタクトホール46bbの底部のW層42b、22b上、バリヤ導体層41b上と、に形成される。そして、更にWの成長を進めて、Wの水平方向の成長を行うことによって、W層42aと、W層22cとに繋がったW層51aと、W層22bとW層42bとに繋がったW層51bと、が形成される。

次に図4Bに示すように、第2実施形態の図3Eで示したと同様に、W層51a、51b上にあって、その上表面位置がSiO₂層25と、絶縁材料層10a〜10fの上表面位置と同じとなるSiO₂層52a、52bをコンタクトホール46aa、46bb内に形成する。そして、その後、第1実施形態の図2J、2Kで示した工程を行うことによって、P層基板1a上にSRAM回路を形成することができる。

本実施形態では、以下のような特徴が供せられる。 第2実施形態では、図3D,図3Eを用いて説明したように、コンタクトホール46aa、46bb内とSiN層45上にバリヤ導体層(図示せず)とW層(図示せず)を形成し、CMP法によりバリヤ導体層とW層をSiO₂層25の上表面まで研磨する。そして、バリヤ導体層とW層をRIE法によりエッチングする。そして、バリヤ導体層48a、48bとW層49a、49bとの上のコンタクトホール46aa、46bbの底部にバリヤ導体層48a、48bとW層49a、49bとを形成した。これに対して、本実施形態では、CMP法、そしてRIE法を用いないで、直接Wの選択成長法により、直接に、41a、41bとW層42a、42bとの上に、W層51a、51bを形成した。これにより、製造工程が簡略化される。

(第4実施形態) 以下、図5A、図5Bを参照しながら、本発明の第4実施形態に係る、SGTを有する柱状半導体メモリ装置であるSRAMセルの製造方法について説明する。

図5Aに示すように、図3Aにおけるコンタクトホール40a、40bを形成するまでの工程を行い、その後に、全体にCVD(Chemical Vapor Deposition)法、またはALD法でSiO₂層(図示せず)を堆積し、そしてRIE法によりSiO₂層をエッチングして、コンタクトホール40a、40bの側面にSiO₂層53a、53bを形成する。

次に、図5Bに示すように、図3Bと同様に、コンタクトホール40a、40b内にバリヤ材料層54a、54bと、W層55a、55bと、を形成する。そして、第2実施形態と同じ工程を行うことによって、P層基板1a上にSRAM回路を形成することができる。

本実施形態では、以下のような特徴が供せられる。 本実施形態では、W層55a、55bとW層22a〜22dとの間に、絶縁材料層であるSiO₂層53a、53bが存在する。これによって、コンタクトホール40a、40bの形成時でのリソグラフィ法におけるマスク合せズレによって、発生するW層55a、55bとW層22a〜22dとの間の電気的短絡不良を防止することができる。

(第5実施形態) 以下、図6A、図6Bを参照しながら、本発明の第5実施形態に係る、SGTを有する柱状半導体メモリ装置であるSRAMセルの製造方法について説明する。

図6Aに示すように、第1実施形態の図2Fに示した工程まで行い、次に全体にSiN層56をALD法により形成する。

図6Bに示すように、リソグラフィ法とRIE法によりN⁺層12a、12d、P⁺層13a、13bと、W層22c、22bとの上にコンタクトホール27aa、27bbを形成する。そして、図2I〜図2Kで示した工程を行うことによって、P層基板1a上にSRAM回路を形成することができる。

本実施形態では、以下のような特徴が供せられる。 本実施形態ではコンタクトホール27aa、27bbとW層22a〜22dとの間にはSiN層56と、SiO₂層25がある。コンタクトホール27aa、27bb形成はSiO₂層25のRIE法によるエッチングによりなされる。この場合、SiN層56はSiO₂層25のエッチングに対するエッチングストッパーの役割をおこなう。これにより、コンタクトホール27aa、27bbの形成時におけるリソグラフィ法のマスク合せズレによるW層22a〜22dとW層29a、29bとの電気的短絡不良を防止することができる。 (第6実施形態) 以下、図7A、図7Bを参照しながら、本発明の第6実施形態に係る、SGTを有する柱状半導体メモリ装置であるSRAMセルの製造方法について説明する。

図7Aに示すように、第1実施形態における図2Fまでの工程を行い、そして、その上表面位置がW層22a〜22dの上表面位置と同じくなる低誘電率材料である例えばカーボン含有SiO₂(SiOC:Carbon-incorporated Silicon Oxide)層60を形成する。このSiOC層60は、全体にSiOC層(図示せず)を上表面位置が、絶縁材料層10a〜10fの上表面より上になるように堆積し、そして、CMP法により、上表面を平坦にした後に、RIEエッチング法により、上表面位置がW層22a〜22dの上表面位置になるようにエッチングして形成する。

次に、Si柱の外周を囲んでSiO₂層61を形成する。そして、第1実施形態における図2Hと同様に、全体にSiN層26を形成する。そして、図7Bに示すように、底部がW層22cの上表面より下にあり、且つN⁺層12a、P⁺層13a上にあるコンタクトホール27aaと、底部がW層22bの上表面より下にあり、且つN⁺層12d、P⁺層13b上にあるコンタクトホール27bbと、を形成する。そして、図2I〜図2Kの工程を行うことにより、P層基板1a上にSRAM回路を形成することができる。

本実施形態では、以下のような特徴が供せられる。 本実施形態では、第1実施形態におけるSiO₂層25(比誘電率:3.9〜4.3)に替えて低い比誘電率を有するSiOC層60(比誘電率:2.7〜2.9)が用いられる。 これにより、SRAM回路として完成すると、低誘電率SiOC層60の両側にあるゲート導体層であるW層22a〜22dと、接続配線導体層であるW層29a、29bとの結合容量を、第1実施形態と比べて小さくすることができる。これにより、駆動電圧の低減による低消費電力化を図ることができる。

(第7実施形態) 以下、図8A、図8Bを参照しながら、本発明の第7実施形態に係る、SGTを有する柱状半導体メモリ装置であるSRAMセルの製造方法について説明する。

第1実施形態の2A〜図2Iで説明した工程を行ったあと、図8Aに示すように、SiO₂層25、30a、30bを除去する。これにより、W層22a〜22dとW層29aとの間に狭い部分を含む空間63が形成される。

そして、CVD法によりSiO₂層64を形成する。このSiO₂層64の形成において、W層22a〜22dとW層29a、29bとの間に狭い部分に空孔65a、65b、65c、65dが形成される。 そして、第1実施形態における図2J,図2Kと同じ工程を行うことにより、P層基板1a上にSRAM回路が形成される。

本実施形態では、以下のような特徴が供せられる。 本実施形態では、ゲート導体層であるW層22a〜22dと、接続配線導体層であるW層29a、29bとの間に非誘電率が1である空孔65a、65b、65cが存在することにより、ゲート導体層であるW層22a〜22dと、接続配線導体層であるW層29a、29bとの間の結合容量を、全体に非誘電率が3.9〜4.3のSiO₂層25を用いている第1実施形態と比べて小さくすることができる。これにより、駆動電圧の低減による低消費電力化を図ることができる。

(第8実施形態) 以下、図9A〜図9Eを参照しながら、本発明の第8実施形態に係る、SGTを有するCMOSインバータチエーン回路の製造方法について説明する。

図9Aに示すように、N⁺層基板70上に、Siエピタキシャル成長法を用いて、下から順番にi層71、N⁺層72、P⁺層73、i層74を形成する。

次に図9Bに示すように、例えばSiO₂層とSiN層よりなるマスク材料層75a、75b、75cを形成する。そして、マスク材料層をエッチングマスクにして、Si柱76a、76b、76cを形成する。これにより、Si柱76a、76b、76c内にN⁺層72a、72b、72cと、P⁺層73a、73b、73cを形成する。そして、Si柱76a、76b、76cを囲んで、ゲート絶縁材料層である例えばHfO2層(図示せず)を形成する。そして、HfO2層を囲んで、ゲート導体層である、例えばTiN層(図示せず)とW層(図せず)を形成する。そして、W層の外周部に上表面位置がN⁺層72a、72b、72cの下端に位置したSiN層90aを形成する。そして、垂直方向において、下端をN⁺層72a、72b、72cの下端とし、上端をP⁺層73a、73b、73cの上端とした、W層、TiN層、HfO2層79a、79b、79cを水平方向に貫通してN⁺層72a、72b、72cと、P⁺層73a、73b、73cと、の側面に至る孔を開ける。これによりHfO2層、TiN層、W層が上下に分離されて、HfO2層78、79a、79b、79c、TiN層80a、80b、80c、81a、81b、81c、W層82a、82b、82c、83a、83b、83cが形成される。平面視において、Y−Y‘線に沿って形成されたSi柱76a、76cを囲むTiN層80a、81a、80c、81c、W層82a、82c、83a、83cと、Si柱76bを囲むTiN層80b、81b、W層82b、83bとは、上下方向に入れ違って配置される。そして、孔の上下側面にSiO₂層85a、85b、85c、86a、86b、86cを形成する。そして、N⁺層72a、P⁺層73aの側面に繋がった、例えばNiSi層88aと、N⁺層72b、P⁺層73bの側面に繋がった、NiSi層88bと、N⁺層72c、P⁺層73cの側面に繋がった、NiSi層88cと、を形成する。平面視において、NiSi層88a、88b、88cと、TiN層80a、80b、80c、81a、81b、81c、W層82a、82b、82c、83a、83b、83cとは、Si柱76a、76b、76cのそれぞれにおいて、Y−Y’方向において、上下に入れ違って配置される。そして、上表面位置がW層83a、83b、83cの上表面に位置するSiO₂層90bを形成する。そして、上表面位置がマスク材料層75a、75b、75cの上表面位置と同じSiO₂層90cを形成する。

次に、図9Cに示すように、SiO₂層90c、W層83a、SiO₂層86a、SiO₂層90b、SiO₂層85aを貫通し、その底部がW層82a内部まで達したコンタクトホール93aと、SiO₂層90c、W層83b、SiO₂層86b、SiO₂層90b、SiO₂層85bを貫通し、その底部がW層82b内部まで達したコンタクトホール93bと、SiO2層90c、W層83c、SiO₂層86c、SiO₂層90b、SiO₂層85cを貫通し、その底部がW層82c内部まで達したコンタクトホール93aと、を形成する。そして、コンタクトホール93a、93b、93cの内部に、その上表面位置がW層83a、83b、83cの上表面位置より低いバリヤ導体層91a、91b、91cと、W層92a、92b、92cと、を形成する。

次に、図9Dに示すように、SiO₂層90c、SiO₂層90bを貫通し、底部がNiSi層88a上とW層83b内部とに繋がってあるコンタクトホール97aと、底部がNiSi層88b上とW層83c内部とに繋がってあるコンタクトホール97bと、底部がNiSi層88c上とW層(図示せず)内部とに繋がってあるコンタクトホール97cと、を形成する。そして、コンタクトホール97a、97b、97cの内部に、その上表面位置がW層83a、83b、83cの上表面位置より低いバリヤ導体層95a、95b、95cと、W層96a、96b、96cと、を形成する。

次に、図9Eに示すように、RIE法によりTiN層81a、81b、81c、HfO2層79a、79b、79cの上部と、SiO層90c、マスク材料層75a、75b、75cを除去する。そして、例えばイオン注入法により、Si柱76aの頂部にP⁺層98aと、Si柱76bの頂部にP⁺層98bと、Si柱76cの頂部にP⁺層98cと、を形成する。そして、コンタクトホール97a、97b、97cを埋めて、且つ全体に、上表面が平坦なSiO₂層99を形成する。そして、W層92a上にコンタクトホール100aと、P⁺層98a、98b、98c上にコンタクトホール100b、100c、100dと、を形成する。そして、コンタクトホール100aを介して、W層82a、83aに繋がる入力配線金属層VINと、コンタクトホール100b、100c、100dを介してP⁺層98a、98b、98cに繋がる電源配線金属層Vddと、を形成する。そして、底部のN⁺層基板70aは、外部でグランド配線金属層(図示せず)に接続される。これにより、N⁺層基板70a上にCMOSインバータチエーン回路が形成される。

本実施形態では、以下のような特徴が供せられる。 本実施形態では、Si柱76a、76b、76cの上下に2個のSGTが形成されている構造において、垂直方向において、3つの層に分かれて形成されているNiSi層88aと、ゲート導体層であるW層82bと、W層83bとが、接続導体層であるW層96a、92bを介して接続されている。第2実施形態を参照すると、N⁺層12a、P⁺層13aがNiSi層88aに対応し、ゲートのW層22cがゲートのW層83bに対応し、接続導体層であるW層42aが接続導体層のW層92aに対応し、接続導体層であるW層49aが接続導体層のW層96aに対応している。ただ、第1実施形態では、接続導体層であるW層42aの底部が、ゲートのW層22cの内部に止まっているのに対して、本実施形態では、接続導体層であるW層92aが、ゲートのW層82bと、ゲートのW層83bとが、垂直方向に繋がって形成される。これは、平面視において、重なった層間に接続を高密度に形成できることを示している。これにより、SGTを用いた回路の高密度化ができる。

なお、第1実施形態では、P層基板1a上にSRAM回路を形成した場合について説明したが、例えばSOI(Silicon On Insulator)などの他の基板を用いてもよい。このことは、他の実施形態においても同様である。

また、第1実施形態では、SRAMセル回路を形成する場合について説明したが、他のSGTを用いた回路に適用してもよい。第1実施形態では、1つのSi柱11aの底部にあるN⁺層12aと、別のSi柱11dのゲートW層22cとを、W層29aにより接続している。また、1つのSi柱11aの底部にあるN⁺層12aと、別のSi柱11eのゲートW層22cとを、W層29aにより接続している。同様に、1つのSi柱11bの底部にあるP⁺層13aと、別のSi柱11d,11eのゲートW層22cとを、W層29aにより接続している。このように、本発明は、1つのSGTが形成されているSi柱の底部にある不純物層と、別のSGTが形成されているSi柱のゲート導体層との接続に適用される。従って、本発明は、1つのMOS電界効果トランジスタのソースまたはドレインと、別のMOS電界効果トランジスタのゲートと、を繋げる回路、例えば各種フリップフロップ回路、ラッチ回路、DRAM(Random Access Memory)のセンス回路などにも適用できる。これにより、これら回路の高集積化が図れる。このことは、他の実施形態においても同様である。

また、第1実施形態では、各Si柱11a〜11fに1個のSGTを形成した場合について説明したが、各Si柱11a〜11fに2個以上のSGTを形成した場合にも、本発明は適用される。このことは、他の実施形態においても同様である。

また、第1実施形態では、ゲートTiN層23a〜23dと、これに接続してW層22a〜22dを形成した。これに対し、ゲートTiN層23a〜23dと、W層22a〜22dとは他の材料層であってもよい。また、ゲートTiN層23a〜23dと、W層22a〜22dとは同じ材料層より形成されてもよい。また、バリヤ金属層を含めて、ゲートTiN層23a〜23dと、W層22a〜22dとは、複数層よりなる導体層であってもよい。このことは、他の実施形態においても同様である。

また、第1実施形態では、Si柱11a〜11fの底部のN⁺層12a〜12d、P⁺層13a、13bは、Si柱11a〜11fの底部に繋がって水平方向に延びて形成されている。N⁺層12a〜12d、P⁺層13a、13bの中で、水平に延びている領域は、この領域上に接続W層29a、29bを形成するための不純物領域接続層としての役割を有する。この水平方向に延びている不純物領域接続層は、他の半導体、または導体材料層で形成されてもよい。このことは、他の実施形態においても同様である。

また、第1実施形態では、ゲート導体層であるTiN層23a〜23dに繋がって、W層22a〜22dが水平方向に延びている。W層22a〜22dは、W層22a〜22d上に接続W層29a、29bを形成するためのゲート接続導体層の役割を有する。この水平方向に延びているゲート接続導体層は、ゲート導体層と同じ導体材料層であっても、また異なる導体材料層であってもよい。このことは、他の実施形態においても同様である。

また、第1実施形態では、コンタクトホール27aa、27bbは、N⁺層12a、22d、P⁺層13a、13b上に形成された。これに対し、コンタクトホール27aa、27bbは、N⁺層12a、22d、P⁺層13a、13b上に形成したシリサイド層または金属層上に形成してもよい。また、Si柱11a〜11fの下部にN⁺層またはP⁺層を形成し、これらN⁺層又はP⁺層側面に繋がった低抵抗の半導体層または導体層上にコンタクトホール27aa、27bbが形成されてもよい。なお、このN⁺層又はP⁺層側面に繋がった低抵抗の半導体層は、同じ半導体層が繋がって形成されてもよく、または異なった半導体層より形成されてもよい。このことは、他の実施形態においても同様である。

また、第1実施形態では、ゲート絶縁膜としてHfO₂層16aを用いたが、他の材料層を用いてもよい。また、複数の材料層よりゲート絶縁材料層を形成してもよい。このことは、他の実施形態においても同様である。

また、第1実施形態では、Siを材料とするSi柱11a〜11f、N⁺層12a〜12d、33a、33c、33d、33f、P⁺層13a、13b、33b、33eを用いたが、他の半導体材料を用いてもよい。このことは、他の実施形態においても同様である。

また、第1実施形態では、SGTのソース及びドレインは、同じ導電性より形成されている。これに対して、ソース及びドレインの導電性が異なるトンネル型SGTを用いてもよい。このことは、他の実施形態においても同様である。

また、第1実施形態では、リソグラフィ法を用いて、各材料層のパターンニングを行っている。このリソグラフィ法では、レジスト層だけのパターンニングだけでなく、レジスト層の下に単層または複数層の材料を形成して、エッチングしたい材料層のマスク材料層を形成してもよい。このことは、他の実施形態においても同様である。

また、第2実施形態では、最初にN⁺層12a、P⁺層13a上のコンタクトホール43aと、N⁺層12d、P⁺層13b上のコンタクトホール43bを形成した。そして次に、平面視において、コンタクトホール43aとW層22cにまたがるコンタクトホール46aと、コンタクトホール43bと、W層22bにまたがるコンタクトホール46bを形成した。このコンタクトホール43a、43bと、コンタクトホール46a、46bと、の形成の順番を変えてもよい。

また、第2実施形態では、W層42a、22b上にバリヤ導体層48a、48bを形成したが、W層42a、22bとW層49a、49bとの接続では、バリヤ導体層48a、48bは無くてもよい。W層42a、22bとW層49a、49bとに替えて他の導体材料層を用いた場合の、回路動作上、バリヤ導体層がなくてもよい場合は、このバリヤ導体層は無くてもよい。このことは、W層42a、22bとW層49a、49bとの接続のように、少なくとも2つの導体層を接続する、他の実施形態においても同様である。

また、第3実施形態及び第4実施形態では、選択成長法によるW層51a、51b、55a、55bを形成した。W層51a、51b、55a、55bに替えて、選択成長法による他の導体材料であってもよい。

また、第4実施形態では、コンタクトホール40a、40bの側面にSiO₂層53a、53bを形成したが、SiO₂層53a、53bに替えて他の絶縁材料層を用いてもよい。

また、第5実施形態は、第1実施形態での工程を用いて説明したが、他の実施形態に対しても同様に適用できる。

また、第5実施形態における、SiN層56は、コンタクトホール27aa、27bbを形成するときのエッチングに対して、エッチングストッパとなる材料であれば、他の絶縁材料層であってもよい。

また、第6実施形態では、低誘電率材料であるSiOC層60を用いたが、例えば、多孔質シリカ、SiOFなどの他の材料層であってもよい。

また、第7実施形態における、SiO₂層64に替えて、他の絶縁層を用いてもよい。

また、第7実施形態においては、W層29aの両側にあるW層22a、22bの間のSiO₂層64に空孔65a、65bが形成されている。これら空孔65a〜65dの形成場所は、SRAMセルまたは他の回路の設計により異なってもよい。

また、第8実施形態では、CMOSインバータチエーン回路を形成する場合について説明したが、他のSGTを用いた回路に適用してもよい。

また、第8実施形態では、接続導体層であるW層92bにより、ゲートW層82bとゲートW層83bとの接続を行ったが、形成回路によって、同一Si柱76bにおける、W層83bと不純物領域P⁺層73b、N⁺層72bのいずれか、もしくは両方との接続、または、不純物領域N⁺層70a接続であってもよい。

また、第8実施形態では、W層96aは、P⁺層73a、N⁺層72aに繋がったNiSi層88aと、ゲートTiN層81bに繋がったW層83bと、を繋げている。これに対して、形成する回路によって、W層96aは、P⁺層73a、N⁺層72aのいずれかに繋がった接続導体層に繋がってもよい。また、Si柱76aにおいて、W層96aは、P⁺層73a、N⁺層72aより下部にあるW層82a、N⁺層70aのいずれか、または両方に繋がっていてもよい。これは、Si柱76a以外のSi柱76cとの関係においても同じである。また、形成する回路によっては、Si柱76bと他の複数のSi柱との間にまたがった接続においても同じである。

また、第8実施形態では、1つのSi柱に2個のSGTを形成した回路に本発明を適用した場合について説明したが、1つのSi柱に1個、または3個以上のSGTを形成した場合にも、本発明が適用される。1つのSi柱に1個のSGTが形成された回路では、ゲート導体層と、このゲート導体層の下部にあるソースまたはドレインの不純物領域を貫通するコンタクトホールを介して繋がる導体層を有する。または、1個のSi柱に3個以上のSGTを形成している場合、コンタクトホール93bに対応した、例えば3つ以上の導体層、または不純物領域を繋ぐ、貫通コンタクトホールが形成される。

また、第8実施形態では、垂直方向において、下端をN⁺層72a、72b、72cの下端とし、上端をP⁺層73a、73b、73cの上端とした、W層、TiN層、HfO2層79a、79b、79cを水平方向に貫通してN⁺層72a、72b、72cと、P⁺層73a、73b、73cと、の側面に至る孔を開ける。これによりHfO2層、TiN層、W層が上下に分離されて、HfO2層78、79a、79b、79c、TiN層80a、80b、80c、81a、81b、81c、W層82a、82b、82c、83a、83b、83cが形成された。これに対して、最初に、HfO2層78、TiN層80a、80b、80c、W層82a、82b、82cを形成し、そして、上下にSiO₂層85a、85b、85c、86a、86b、86cを持つNiSi層88a、88b、88cを形成し、そして、HfO2層79a、79b、79c、TiN層81a、81b、81c、W層83a、83b、83cを形成してもよい。また、他の方法、及び材料層により各SGTのゲート絶縁層と、ゲート導体層と、N⁺層72a、72b、72c、P⁺層73a、73b、73cに繋がる導体接続層、この導体接続層の上下の絶縁層を形成してもよい。

また、第1実施形態では、コンタクトホール27aaの底部がN⁺層12a、P⁺層13aの内部になるように形成することにより、W層29aと、N⁺層12a、P⁺層13aとの接触面積を広くすることができることを述べた。これにより、W層29aと、N⁺層12a、P⁺層13aとの接続抵抗を低くできる。このことは、他の実施形態においても同様である。

本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。

本発明に係る、柱状半導体メモリ装置、およびその製造方法によれば、高集積度、高性能、低コストの半導体装置が得られる。

Pc1、Pc2 PチャネルSGT Nc1、Nc2、Nc3、Nc4、SN1、SN2 NチャネルSGT BLt ビット線端子 BLRt 反転ビット線端子 WLt ワード線端子 Vss グランド端子 Vdd 電源端子Gp1、Gp2、Gn1、Gn2、Gn3、Gn4、Gs1、Gs2 ゲート 1、1a P層基板 2、2a、2b N層 3a、3b、3aa、3bb、12a、12b、12c、12d、33a、33c、33f、72、72a、72b、72c N⁺層 4、4a、4b、13a、13b、33b、33e、73、73a、73b、73c P⁺層 5、5a、5b、71、74 i層 6、6a、6b、10a、10b、10c、10d、10e、10f、75a、75b、75c 絶縁材料層 11a、11b、11c、11d、11e、11、76a、76b、76c Si柱 14、26、45、56、90a SiN層 15、25、30a、30b、32、35、36、37、43a、43b、50a、50b、52a、52b、53a、53b、64、77、90b、90c、99、85a、85b、85c、86a、86b、86c SiO₂層 16、16a、78、79a、79b、79c HfO₂層 17、17a、17b、23a、23b、23c、23d、80a、80b、80c、81a、81b、81c TiN層 20、20a、22a、22b、22c、22d、29a、29b、42a、42b、49a、49b、51a、51b、55a、55b、82a、82b、82c、83a、83b、83c、92a、92b、92c、96a、96b、96c W層 27a、27b 空孔 27aa、27bb、36a、36b、36c、36d、38a、38b、38c、38d、40a、40b、46a、46b、46aa、46bb、93a、93b、93c、97a、97b、97c 100a、100b、100c、100d コンタクトホール 28a、28b、41a、41b、48a、48b、54a、54b、91a、91b、91c、95a、95b、95c バリヤ導体層 WL ワード配線金属層 Vss1、Vss2 グランド配線金属層 BL ビット配線金属層 RBL 反転ビット配線金属層 VDD、Vdd 電源配線金属層 60 SiCO層 63 空間 65a、65b、65c 空孔 70、70a N⁺層基板 88a、88b、88c NiSi層